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TWI410970B - 控制記憶體的方法及記憶體系統 - Google Patents

控制記憶體的方法及記憶體系統 Download PDF

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TWI410970B
TWI410970B TW095125069A TW95125069A TWI410970B TW I410970 B TWI410970 B TW I410970B TW 095125069 A TW095125069 A TW 095125069A TW 95125069 A TW95125069 A TW 95125069A TW I410970 B TWI410970 B TW I410970B
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Toshio Sunaga
Norio Fujita
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Description

控制記憶體的方法及記憶體系統
本發明有關於一種記憶體架構，尤其是有關於一種用於改善記憶體中的週期時間與資料輸入/輸出(I/O)的資料速率之記憶體系統，及其控制方法。
PSRAM利用DRAM作為基礎配置(代替傳統的SRAM)，已被廣泛地使用在需要低消耗電流與高記憶體容量(32M至128M)的裝置中，例如在手機。在PSRAM中，增加速度以及在待機(stand－by)及運作(作業)時間的低電流耗損，近來隨著欲被利用的裝置之功能與效能的改良，而變成重要的元件。例如，在符合SRAM介面(SRAM－compliant interface)之非同步(asynchronous)系統中，已經導入週期時間為15ns至20ns的呼叫模式(page mode)，而且具有更增進速度的目標，一般說來，已經開始採用像是SDRAM的同步系統。在這種同步系統中，依據爆發模式(burst mode)可進行8或16字元的寫入與讀取，其時脈為75MHz到100HMz或更多。
同時，依據裝置使用時的需求，在寫入系統(writing system)中，除了爆發模式之外，有只能寫入一個字元的單一寫入系統。藉由切換可程式模式的暫存器(programmable mode register)或類似者，依據裝置的作業，選擇爆發寫入或是單一寫入。既然單一寫入系統只寫入一個字元，其作業基本上無法增加速度。在讀取的情形中，由於只使用8或16字元爆發模式的系統，因此單一寫入的速率被認為是頗低於爆發讀取(burst read)。
再者，更重要的是，一旦進入單一寫入模式，就會花費很長的時間在與讀取模式間的切換。這造成包括記憶體單一寫入的存取週期時間增加更長。再者，縱若可藉由利用爆發讀取長字元而達成增加速度，在結合爆發讀取單一寫入的情形之下，資料輸入/輸出的平均資料速率變的遠低於一最大資料速率(理論值)，該最大資料速率係由時脈頻率乘以資料匯流排寬度所決定的。
圖1顯示簡單地描述在傳統典型的同步PSRAM中，其讀取與寫入作業之示意圖。在圖1，讀取潛時(read latency)設為5個時脈週期，且寫入潛時(write latency)設為4個時脈週期。CLK代表一時脈，且CMD代表存取命令訊號。CMD－R與CMD－w則分別代表讀取命令與寫入命令。在CMD為低位準(low)時，開始讀取或寫入作業。ATC代表著”陣列時A間常數(Array Time Constant)”並意味著從一位址解碼之一串記憶體陣列啟動程序，該位址係與CMD時脈一起被下載道字元線的電位(potential)增加、感應放大器之作業(驅動)、重讀、字元線停止作業、感應放大器停止作業、以及位元線的預先充電(pre－charge)。Data I/O表示資料輸入與輸出。
另外還有選替的寫入致能(write enable,WE)訊號未描述在圖1中。當CMD為低位準時，如果WE同時為高位準(high)，則開始一讀取作業，但如果WE為低位準，則開始一寫入作業。此外，在圖1亦未描述位址與CMD時脈一起被下載，及進行該位址指定胞的存取。第一個讀取命令(CMD－R1)是用來讀取，而且是在該位址與CMD－R1通過一位址匯流排時一起被下載之後才被解碼。然後，啟動一陣列，且8字元(8－word)的爆發資料在CMD－R1的第5時脈來到資料I/O(參見標號2)。
在圖1中，讀取資料時，其假設爆發讀取是利用預取系統(prefetch system)。在開啟感應放大器之後，每個I/O 8字元(8 words)的爆發資料被暫存在閉鎖電路(latching circuit)(未圖示)，其係透過一位元切換(未圖示)一記憶體胞(memory cell)的其中之一週邊電路。因此，因為記憶體陣列可在預取資料之後隨即預先充電，故可在非常短的時間內完成ATC。在典型的PSRAM中，下一個存取命令被輸入到爆發讀取的最後資料之第二時脈。圖1中，在這個時間點插入寫入單一寫入的CMD－W1。在讀取作業相同的時段之後，在ATC－W1期間從CMD－W1啟動記憶體陣列。自CMD－W1於第四時脈進入到資料I/O的寫入資料，係被寫入記憶體胞(參見標號4)。
圖1顯示的作業中，類似的讀取與寫入將在以下重複。在資料I/O中，資料只有在爆發(burst)時係成串使用，然而，因為要在讀取與寫入作業之間切換，所以資料是非連續的。一組讀取與寫入(單一寫入)所需的週期要21個時脈，然而資料I/O卻只有用到9個時脈。因此，資料I/O的使用率僅為43%(9/21)。所以一個週期的資料I/O的平均資料速率亦只有43%，而且這還是理論最大值。如上所述，一般的PSRAM中，在讀取與寫入作業中(包括單一寫入模式)，資料速率下降許多。
相關的先前技術文獻包括，例如，日本未審的專利公開號(Kokai)第3362775號。此公開文獻揭露一種改良DRAM的資料傳輸速率的技術。然而，在公開文獻中所揭露的發明目標是，在讀取與寫入作業具有相同的爆發長度(burst length)與低位址改變(low address changes)時的爆發存取(burst access)，該發明並非為了是要在包括單一寫入的各種存取週期中改良週期時間與資料速率。
[專利文獻1]為日本未審查的專利公開號(Kokai)第3362775號。
本發明之一目的係要降低存取週期時間，並改善單一可寫入記憶體中資料輸入/輸出(I/O)的資料速率。
本發明之另一目的係要達到增加包括單一寫入模式之記憶體存取速度。
本發明係有關於一種控制記憶體之方法，該記憶體包括一記憶體胞陣列，且連接一位址輸入及一資料輸入/輸出，此方法包含步驟：從位址輸入接收一讀取位址；從位址輸入接收一寫入位址；閉鎖將要寫入對應寫入位址的記憶體胞之單一寫入資料(single write data)，其係來自資料輸入/輸出；啟動對應讀取位址之記憶體胞；從被啟動的記憶體胞輸出讀取資料至資料輸入/輸出；於輸出讀取資料至資料輸入/輸出時，啟動對應寫入位址之記憶體胞；以及寫入被閉鎖的單一寫入資料到對應寫入位址之被啟動的記憶體胞。
本發明係有關於一種控制記憶體之方法，該記憶體包括記憶體胞陣列，且連接一位址輸入及一資料輸入/輸出，此方法包含步驟：從位址輸入接收一寫入位址；閉鎖將要寫入對應至寫入位址的記憶體胞之單一寫入資料，其係來自資料輸入/輸出；從位址輸入接收一讀取位址；啟動對應讀取位址之記憶體胞；從被啟動的記憶體胞輸出一讀取資料到資料輸入/輸出；在輸出讀取資料到資料輸入/輸出時，啟動對應寫入位址的記憶體胞；以及寫入被閉鎖的單一寫入資料到對應寫入位址之被啟動的記憶體胞。
本發明係有關於一種控制記憶體之方法，該記憶體包括一記憶體胞陣列，且連接一位址輸入及一資料輸入/輸出，此方法包含步驟：從位址輸入接收第一寫入位址；閉鎖將要寫入對應第一寫入位址的記憶體胞之第一單一寫入資料，其係來自資料輸入/輸出；啟動對應第一寫入位址之記憶體胞；從位址輸入接收第二寫入位址；閉鎖將要寫入第二寫入位址之第二單一寫入資料，其係來自資料輸入/輸出；將被閉鎖的第一單一寫入資料寫入到對應第一寫入位址之被啟動的記憶體胞；啟動對應第二寫入位址之記憶體胞；以及將被閉鎖的第二單一寫入資料寫入到對應第二寫入位址之被啟動的記憶體胞。
本發明係有關於一種記憶體系統，其包括記憶體胞陣列，且連接一位址輸入、一命令輸入及一資料輸入/輸出，該記憶體系統包含：一閉鎖電路，用以閉鎖該位址輸入所輸入之一讀取位址及一寫入位址；一位址選擇電路，用以選擇閉鎖電路中之讀取位址與寫入位址其中任一者，作為一存取位址；一讀取閉鎖電路，用以閉鎖從記憶體胞陣列所讀取之讀取資料；一寫入閉鎖電路，用以閉鎖從資料輸入/輸出所輸入之寫入資料；以及一控制電路，用以控制從位址選擇電路所選擇之存取位址，以回應從命令輸入所輸入之一命令，控制電路啟動對應被選擇的存取位址之記憶體胞，以及若被選擇的存取位址是一寫入位址時，更控制將寫入閉鎖電路所閉鎖的寫入資料寫入被啟動的記憶體胞之一時序。
依據本發明，在一記憶體中，由於在讀取存取之後，可立即執行單一寫入存取，因此可降低包括單一寫入的存取週期時間，且可改善資料輸入/輸出的資料速率。
依據本發明，在記憶體中，由於在單一寫入存取之後，可立即執行讀取存取，因此可降低包括單一寫入的存取週期時間，且可改善資料輸入/輸出的資料速率。
依據本發明，在記憶體中，由於可在短時段之內重複單一寫入存取，因此可降低包括單一寫入的存取週期時間，且可改善資料輸入/輸出的資料速率。
依據本發明，在包括單一寫入存取的所有存取模式，可改善記憶體存取作業的速度。
本發明所提供的一種控制記憶體的方法及記憶體系統將在以下作詳細說明。為了要將本發明內容描述的更清楚，故提供與先前技術實例(圖式)之比較與參照。讀取(CMD－R)與寫入(CMD－W)係皆在先前作業完成之後才開始，可引用為低資料速率(資料I/O的使用率)之原因。再者，亦可引用讀取潛時(read latency)(5個時脈)與寫入潛時(4個時脈)兩者都很長為另一個原因。在預取系統中，ATC是短的，因此記憶體陣列的作業(啟動)在短時間之內就結束。因此，在爆發讀取時，只有資料被預取的閉鎖電路(latching circuit)以及離線驅動(off chip driver；OCD)是在作業中。再者，由於讀取與寫入作業的ATC中，每個作業在先前作業結束之後交互開始，兩個ATC(例如ART－R1與ATC－W1)暫時地被隔開。
然而，如果讀取與寫入的ATC沒有重疊，兩作業的一部分就會重疊(同步平行作業)。尤其是，縱若在爆發讀取時發生寫入ATC，這些作業可同步平行執行作業。因此，有可能加快寫入作業的開始，故寫入的ATC可在爆發讀取時發生，並使這兩種作業(R & W))重疊。然而，縱若寫入CMD僅是提早引入，但是如果下一個讀取的ATC避開重疊，寫入作業時，在資料I/O的預留時間就會增加，而無法達成增加速度(改善資料速率)。
接下來是關於潛時(latency)，在讀取時，一位址匯流排在命令輸入之後作業，藉此，在一陣列的存取作業之後對一位址解碼，而讀取資料。因此，讀取潛時表示從CMD的第一個資料到達資料I/O的時間，而這個時間是非常難以縮短。而且，在寫入時，從一陣列開始作業直到位元切換被開啟的時間，係與讀取時的相同。因此，寫入潛時通常是選擇以使其在開啟該位元切換時恰準備好(ready)。相反地，寫入潛時不應晚於開啟位元切換的時間點，然而有可能在較早些時候下載資料並將資料閉鎖住。此外，在陣列作業達到開啟位元切換時，執行寫入資料到記憶體胞，藉此在插入資料之前縮短潛時。這是本發明所新發現的知識，而且依據此知識，產生控制記憶體與記憶體系統之新方法。關於本發明之詳細內容，將在以下詳細說明。
圖2是一方塊圖，顯示依據本發明之一記憶體系統的配置。各方塊將在以下說明。
ADRB代表一位址緩衝區(buffer)，其接收一位址輸入訊號(ADR)，並將輸入的位址輸出到RALTH或WALTH。
RALTH代表一讀取位址閉鎖，其接收一讀取命令(RCMD)，並將ADRB送來的讀取位址閉鎖。再者，RALTH從ACTL接收RASLT訊號，並輸出實際將被存取至ACOMSEL的位址。
WALTH代表一寫入位址閉鎖，其接收一寫入命令(WCMD)，並將ADRB送來的寫入位址閉鎖。再者，WALTH接收一WALST訊號，並輸出實際將被存取至ACOMSEL的位址。
ACOMSEL代表一位址比較器與選擇器(comparator & selector)，其接收來自ACTL的一WASLT訊號，判斷該訊號是讀取或寫入，並從RALTH與WALTH的任一位址輸出至CDEC(行址解碼器)與RDEC(列址解碼器)，作為實際上將會被存取(ACADR：存取位址)的位址。再者，當讀取命令(RCMD)在寫入命令(WCMD)之後立即發生，ACOMSEL將寫入位址與讀取位址作比較。而且，當寫入位址被包含在讀取位址時，ACOMSEL傳送一MATCH訊號至DSEL，作為指出寫入位址被包含在讀取位址之訊號，以及指出相符的位址對應到爆發讀取第某時脈(somethingth of a clock)之多位元的二位元訊號(binary signal)之總合訊號。
ATG代表陣列時序產生器，且ATG從ACTL接收ASTRT(存取開始)訊號，開始存取記憶體陣列，並對一串記憶體陣列產生時序控制訊號，例如啟動被選定的字元線、驅動感測放大器、及其預先充電或類似者。再者，ATG傳送存取端點(AEND)訊號(當陣列開始存取時為低位準(low)，當結束存取時為高位準(high))至ACTL。
CMDDEC代表一命令解碼器，且CMDDEC接收寫入致能(WE)訊號及命令輸入(CMD)訊號，輸出一讀取命令(RCMD)訊號或一寫入命令(WCMD)訊號。
ACTL代表一陣列控制器，且ACTL接收RCMD訊號或WCMD訊號，若來自ATG的AEND訊號為高位準，則立即輸出ASTRT至ATG。當AEND為低位準，ACTL則等到AEND回到高位準時才傳送ASTRT至ATG。ACTL將位址選擇訊號(RASLT或WASLT)其中之一位址，依據讀取或寫入，連同ASTRT訊號同步傳送至RALTH或WASTH，並決定要被存取的位址。在寫入時，產生ASTRT訊號之後，在適當時序，ACTL傳送寫入驅動致能(write driver enable；WDRE)訊號至DWBUF，開始將資料寫入記憶體胞。
CLKB代表一時脈緩衝器，且CLKB將接收到的時脈訊號(CLK)傳送至WLCNT、CMDDEC、及RLCNT。
RLCNT代表一讀取潛時計數器，且RLCNT接收RCMD，並在讀取作業時，計算潛時時脈的次數。然後RLCNT將爆發字元數的時脈(BCLK：Burst Clock)，在特定時序(數個時脈)，傳送至PFLTH，以驅動爆發模式中的讀取。
WLCNT代表一寫入潛時計數器，且WLCNT接收WCMD，並在寫入作業時，計算潛時時脈數。然後WLCNT將SDCLK(單一資料時脈)訊號，在特定時序(數個時脈)，傳送至DINLTH，以將輸入RCVDR的寫入資料閉鎖在DINLTH。
PFLTH代表一預取閉鎖(prefetch latching)，且PFLTH立即閉鎖爆發字元數目的讀取資料，自RLCNT接收BCLK訊號，並相繼傳送該資料至RCVDR。
RCVDR代表一資料接收器與驅動器，且RCVDR接收來自資料輸入與輸出訊號(data I/O)的寫入資料，把來自記憶體胞的讀取資料傳送至資料I/O。
DINLTH代表一資料輸入閉鎖，且DINLTH接收來自RCVDR的寫入資料，傳送該資料至DWBUF與DSEL。
DSEL代表一資料選擇器(selector)，且DSEL通常會傳送來自如示(as－is)PFLTH的資料，然而當有MATCH訊號從ACOMSEL發出時，DSEL以閉鎖在DINLTH的寫入資料取代僅由MATCH訊號指定的爆發時脈的讀取資料。
DWBUF代表一資料寫入緩衝器，且DWBUF具有驅動器的功能，其閉鎖來自DINLTH的寫入資料，以及將該資料寫入至記憶體胞。
接下來，依據本發明，以下將描述一種控制記憶體之方法。
(A)在讀取資料到資料I/O之前，執行寫入作業之情形。
此一作業主要發生在複數處理器存取一共同記憶體(common memory)。圖3顯示讀取與寫入作業之粗略描述。由於圖3中ATC、資料I/O或類似者的意義是與圖1所示者相同，因此直接引用圖1中特定之說明。讀取的執行時序與圖1之先前技術所示者相同。換言之，從CMD－R到開始ATC之時間與讀取潛時(5個時脈)係與圖1所述相同。CMD－W是插在從CMD－R開始的第二個時脈，且資料插入的時序亦提早，以及潛時插在一個時脈(參見標號10)。然而，縱若CMD－W插入的更早，其ATC－W是處在待命(stand－by)，直到前一個CMD－R的ATC－R結束。更早插入之單一寫入(一個字元)的資料亦維持在閉鎖，且在寫入ATC－W期間適當的時序時寫入胞(見標號12)。
此一作業模式中，最小化在讀取ATC與寫入ATC間的時間，以使得ATC彼此不會重疊(連貫地接續)，寫入潛時提早，而且利用不能降低讀取潛時的特性，在第一個讀取資料來到資料I/O之前，從資料I/O下載寫入資料。如圖3所示，一組讀取與寫入(例如，CMD－R1與CMD－W1)之每個週期的時脈數量，從圖1先前技術的每週期21個時脈下降到11個時脈。在這個週期時間之內，資料I/O使用了9個時脈，其使用率為82%(9/11)。這顯示資料速率從圖1先前技術的43%(9/21)增加近兩倍。在圖3所示的實施例中，在離線驅動(OCD)的讀取與寫入之間，刻意提供(OCD)一個時脈的間隔(space)，以防止因為在一驅動器與一接收器之間的切換造成讀取資料與寫入資料一起發生。然而，停在記憶體外的開汲極系統(open drain system)，則不需有一個時脈的間隔。因此，資料I/O的使用率達到100%，可使實質的資料速率增加達到理論的最大值。
圖4顯示在使用圖2記憶體系統的情形之下的作業時序。由於在第一個CLK訊號，CMD訊號為低位準且WE訊號為高位準，CMDDEC辨認出訊號為將讀取，因此輸出一RCMD訊號(高位準)以閉鎖住其讀取位址於RALTH中。接收到RCMD訊號(高位準)，由於AEND訊號在一位址電路中的延遲(delay)之後為高位準，ACTL立即送出一RASLT訊號(高位準)與一ASTRT訊號(高位準)。因此，開始存取記憶體陣列的讀取位址。ATG執行記憶體陣列內一連串作業的時序控制，並將資料的爆發字元長度閉鎖在PFLTH中。RLCNT計算自RCMD訊號(高位準)之時脈的數量，並送出BCLK訊號至PFLTH，以使在讀取潛時之後，第一個資料可來到資料I/O。BCLK訊號含有這些時脈數(在本例為8個時脈)的爆發字元長度，並從PFLTH輸出一爆發讀取資料至該資料I/O。
就另一方面而言，在第三個CLK訊號時，WE訊號與CMD訊號變成低位準，CMDDEC辨認出訊號為將寫入，並因此出一WCMD訊號(高位準)，將其寫入位址閉鎖在WALTH中。在此讀取的情形之下，即將開始存取記憶體陣列。然而，由於前一個讀取作業記憶體陣列目前是啟動的，因而此時AEND訊號為低位準，所以暫時無法開始讀取的存取。一旦AEND訊號變回高位準，即輸出ASTRT訊號(高位準)與WASLT訊號(高位準)，開始對記憶體陣列作寫入的存取。在回應WCMD訊號(高位準)，WLCNT下載來自資料I/O的單一寫入資料，並藉由SDCLK訊號(高位準)將該資料閉鎖在DINLTH中。藉由來自ACTL的WDRE訊號(高位準)，把被閉鎖住的單一寫入資料寫入到記憶體陣列。
(B)將寫入待命直到爆發讀取資料輸出結束之情形。
在圖3與圖4中描述資料速率改良的情形，讀取與寫入實質地重複，藉由在讀取潛時間插入單一寫入作業，以改善資料速率。在本實施例中，在讀取資料發生之前即執行寫入，此一方法在複數處理器存取共同記憶體會很有效率。同時，在單一處理器的情形之下，其通常是在爆發讀取結束之後才發生寫入。本發明亦可對應到此一作業模式。
圖5與圖1相同，係顯示傳統的作業時序，然而再次顯示圖5的目的是為了要做比較。寫入命令(CMD－R)係在爆發讀取之後發生，且重複讀取與寫入作業的一週期時間(如圖5所示介於CMD－W1與CMD－W2之間)需要21個時脈。圖6為依據本發明，簡單地描述在作業時序的示意圖。在第一個爆發讀取結束之後，單一寫入的寫入命令(CMD－W1)到來。而且，寫入資料立即被下載到DINLTH。然而，依據本發明之揭露，為了要改善資料速率，在下一個時脈插入一讀取命令(CMD－R2)。當讀取是在寫入命令之後馬上發生的時候，例如，第一個時脈，如上所述，記憶體陣列的啟動被轉成給予啟動記憶體陣列的讀取(ATC－R2)優先權。啟動記憶體陣列的寫入(ATC－W1)是在啟動記憶體陣列的讀取(ATC－R2)結束之後才執行。由於此一作法，啟動寫入陣列是在爆發讀取期間執行，所以重複讀取與寫入的週期時間(例如圖6中介於CMD－W1與CMD－W2間的時間)可降至14個時脈。與圖5的先前技術相比，這可改善33%的資料速率。
依據圖2所示的架構，此一作業模式是可實施的。然而，若讀取命令是在寫入命令之後的某特定時間內(例如，在一個時脈之內)來到ACTL，此時有必要提供ACTL使其具有暫停寫入及給予讀取優先權的功能。換言之，ACTL使RASTL訊號變成高位準，預先啟動一陣列，並使該陣列在一讀取位址執行讀取作業。在其結束之後，一旦從ATG接收到AEND訊號(高位準)，ACTL使WASLT訊號變成高位準，並開始存取寫入的陣列。
圖7為顯示使用如圖2所示的記憶體系統之情形的作業時序圖。由於在第一個CLK時，CMD與WE皆為低位準，CMDDEC辨認出命令為將寫入，並輸出一WCMD訊號(高位準)將寫入位址閉鎖在WALTH。而且，藉由SDCLK訊號(高位準)，來自資料I/O的單一寫入資料被閉鎖在DINLTH。由於在第二個時脈CMD為低位準而WE為高位準，CMDDEC辨認出命令為將讀取，並藉由RCMD訊號(高位準)將一讀取位址閉鎖在RALTH。在此同時，由於AEND訊號為高位準，ACTL排出先讀取後寫入的優先順序，隨即並輸出RASLT訊號(高位準)與ASTRT訊號(高位準)。然後開始存取記憶體陣列的讀取位址。ATG控制該記憶體陣列內一連串作業的時序訊號，並將讀取資料的爆發字元長度閉鎖在PFLTH。RLCNT計算自CMD的時脈數，並傳送BCLK訊號至PFLTH，以使得讀取潛時之後，第一個資料可來到資料I/O。BCLK訊號含有爆發字元長度的時脈數(本例為8個時脈)，以及PFLTH輸出爆發讀取資料至資料I/O。
一旦結束存取讀取，一AEND訊號(高位準)輸入至一ACTL。可以開始判斷下一個陣列的存取，ACTL輸出一WASLT訊號(高位準)與一ASTRT訊號(高位準)，並開始被暫停的陣列存取。ACTL傳送一WDRE訊號(高位準)至DWBUF，並將被閉鎖的寫入資料寫到一陣列。由於寫入陣列的啟動是在爆發讀取時平行執行的，因此不需要新增啟動讀取與寫入的單一週期時間。
如圖6所示，當寫入之後讀取立刻就來到時，讀取作業先來到一陣列作業。因此，如果寫入位址符合部分的讀取位址，在寫入之前讀取資料將會變成一資料。在此情形之下，該作業將從普通記憶體所需的作業中分離出，縱若該資料是在寫入之後馬上就被讀取，其仍將該資料會先被寫入視為是自然的。避免該分離的機制，這種機制的使用是在於，由於寫入資料是被閉鎖住，而如有任何配對符合的位址，該符合的位址是從該閉鎖的資料獲得，而非從陣列獲得，將其當作讀取資料。
此種作業將在以下以一實例說明，其中讀取為8字元(8－word)爆發讀取，其仍利用圖2所示的記憶體系統架構。當讀取是在寫入之後隨即發生，ACOMSEL檢查(比較)是否8字元讀取的位址包括先前的寫入位址。然後，ACOMSEL傳送共含有4位元的一MATCH訊號至DSEL，該MATCH訊號指出寫入位址被包含該讀取位址中的訊號，以及3位元的訊號指出符合位址是在8字元爆發讀取的哪個時脈。在DSEL，只有來自PFLTH的8字元讀取資料內，由該MATCH訊號特定出爆發數內的資料才可被來自DINLTH的閉鎖資料所取代，其餘者就直接被輸出到RCVDR。如圖7所示，在寫入位址啟動陣列後，該寫入資料在爆發讀取時，從DINLTH透過DWBUF被寫入到記憶體陣列。
(C)重複單一寫入作業之情形。
圖8簡單地描述以傳統典型的PSRAM的持續單一寫入作業時序之示意圖。圖9簡單地描述依據本發明的持續單一寫入作業時序之示意圖。在圖9，從寫入命令(CMD－W)到啟動陣列(ATC－W)的時間與圖8所示的傳統時間相同。同時在圖9中，寫入潛時變成一時脈，與圖3所示相同。再者，藉由最小化該作業時間(使作業時間連續不斷地接著)，所以每個命令(CMD－W)的ATC－W不會重疊，兩個命令之間的週期可從傳統的7個時脈降到3個時脈，且資料速率可改善比兩倍更多。
圖10顯示使用如圖2所示架構情形的作業時序。由於CMD訊號與WE訊號在第一個CLK皆為低位準，CMDDEC辨認出命令為將寫入，輸出一WCMD訊號(高位準)，然後將一寫入位址閉鎖在WALTH。WLCNT接收WCMD訊號(高位準)，並傳送SDCLK訊號(高位準)至DINLTH。然後，從資料I/O下載寫入潛時之後的資料，並將其閉鎖在DINLTH。接收該WCMD訊號(高位準)，在延遲一位址電路之後，ACTL立即輸出一WASLT訊號(高位準)與一ASTRT訊號(高位準)，由於AEND訊號為高位準，開始存取記憶體陣列的寫入位址。閉鎖在DINLTH的寫入資料被寫到該記憶體陣列，接收來自ACTL的WDRE訊號(高位準)。
雖然本發明已以主要基於DRAM的PSRAM實施例揭露如上。然其並非用以限定本發明，本發明之應用包含所有具有包括其他半導體記憶體的記憶體胞陣列架構之記憶體系統。在本案中，”啟動記憶體陣列(胞)”依據本發明所指的是，使一位址的記憶體陣列(單胞)將被存取的文義(literate)。
2．．．爆發資料
10、12．．．資料
圖1顯示簡單地描述在傳統典型的同步PSRAM中，讀取與寫入作業之示意圖。
圖2為方塊圖，顯示依據本發明的記憶體系統之架構。
圖3為依據本發明之讀取與寫入作業，簡單地描述在讀取與寫入作業時序之示意圖。
圖4為利用圖2所示的系統，顯示本發明於圖3所示的讀取與寫入作業時序之示意圖。
圖5顯示簡單地描述在傳統典型的同步系統PSRAM中，讀取與寫入作業之示意圖。
圖6為依據本發明之讀取與寫入作業，簡單地描述在讀取與寫入作業時序之示意圖。
圖7為利用圖2所示的系統，顯示本發明於圖6所示的讀取與寫入作業時序之示意圖。
圖8顯示簡單地描述傳統的單一寫入作業之示意圖。
圖9為依據本發明簡單地描述的單一寫入作業時序之示意圖。
圖10為利用圖2所示的系統，顯示本發明於圖9所示的單一寫入作業時序之示意圖。

Claims (16)

  1. 一種控制一記憶體之方法，該記憶體包括一記憶體胞陣列，且連接一位址輸入及一資料輸入/輸出，該方法包含步驟：從該位址輸入接收一讀取位址；從該位址輸入接收一寫入位址；閉鎖將要寫入對應至該寫入位址的一記憶體胞之一單一寫入資料，其係來自該資料輸入/輸出；啟動對應該讀取位址之一記憶體胞；從該被啟動的記憶體胞輸出一讀取資料至該資料輸入/輸出；於輸出該讀取資料至該資料輸入/輸出期間，啟動對應該寫入位址之該記憶體胞；寫入該被閉鎖的單一寫入資料到對應該寫入位址之該被啟動的記憶體胞；比較該寫入位址與該讀取位址；以及若該寫入位址與該寫入位址的一部分相符合，則以該被閉鎖的單一寫入資料取代該讀取資料的該相符合位址之一讀取資料。
  2. 如申請專利範圍第1項所述之控制方法，其中啟動對應該寫入位址之記憶體胞的步驟，係連續地接在啟動對應該讀取位址之記憶體胞之後開始。
  3. 如申請專利範圍第1項所述之控制方法，其中該讀取資料為一爆發讀取資料(burst read data)，且從該被啟動的記憶體胞輸出該讀取資料至該資料輸入/輸出的步驟包括：從該被啟動的記憶體胞預取(prefetching)一讀取資 料；以及輸出該預取的讀取資料至該資料輸入/輸出。
  4. 一種控制一記憶體之方法，該記憶體包括一記憶體胞陣列，且連接一位址輸入及一資料輸入/輸出，該方法包含步驟：從該位址輸入接收一寫入位址；閉鎖將要寫入對應該寫入位址的一記憶體胞之一單一寫入資料，其係來自該資料輸入/輸出；從該位址輸入接收一讀取位址；啟動對應該讀取位址之一記憶體胞；從該被啟動的記憶體胞輸出一讀取資料到該資料輸入/輸出；在輸出該讀取資料到該資料輸入/輸出時，啟動對應該寫入位址的記憶體胞；寫入該被閉鎖的單一寫入資料到對應該寫入位址之該被啟動的記憶體胞；比較該寫入位址與該讀取位址；以及若該寫入位址與該寫入位址的一部分相符合，則以該被閉鎖的單一寫入資料取代該讀取資料的該相符合位址之一讀取資料。
  5. 如申請專利範圍第4項所述之控制方法，其中啟動對應至該讀取位址之記憶體胞的步驟，係連續地接在啟動對應至該讀取位址之記憶體胞之後開始。
  6. 如申請專利範圍第4項所述之控制方法，其中該讀取資料為一爆發讀取資料，且從該被啟動的記憶體胞輸出該 讀取資料至該資料輸入/輸出的步驟包括：從該被啟動的記憶體胞預取一讀取資料；以及輸出該預取的讀取資料至該資料輸入/輸出。
  7. 如申請專利範圍第6項所述之控制方法，進一步包含步驟：比較該寫入位址與該讀取位址；以及若該寫入位址與該寫入位址的一部分相符合，則以該被閉鎖的單一寫入資料取代該預取的爆發讀取資料之該相符合位址之一讀取資料。
  8. 一種記憶體系統，包括一記憶體胞陣列，且連接一位址輸入、一命令輸入及一資料輸入/輸出，該記憶體系統包含：一閉鎖電路，用以閉鎖從該位址輸入所輸入之一讀取位址及一寫入位址；一位址選擇電路，用以選擇該閉鎖電路中之該讀取位址與該寫入位址其中任一者，作為一存取位址；一讀取閉鎖電路，用以閉鎖從該記憶體胞陣列所讀取之讀取資料；一寫入閉鎖電路，用以閉鎖從該資料輸入/輸出所輸入之寫入資料；一控制電路，用以控制從該位址選擇電路所選擇之該存取位址，以回應從該命令輸入所輸入之一命令，該控制電路更控制啟動對應該被選擇的存取位址之一記憶體胞的一時序(timing)，以及若該被選擇的存取位址是一寫入位址時，亦控制將該寫入閉鎖電路所閉鎖的該寫入資料寫入該被啟動的記憶體胞之一時序；以及 一資料選擇電路；其中該位址選擇電路比較該被閉鎖的寫入位址與一讀取位址，若該寫入位址與該讀取位址之一部分相符，則輸出一匹配訊號；該資料選擇電路以被閉鎖在該寫入閉鎖電路中的一寫入資料，取代由該讀取閉鎖電路所輸出之該讀取資料中匹配該寫入位址之該讀取位址的一讀取資料，而回應來自該位址選擇電路的匹配訊號。
  9. 如申請專利範圍第8項所述之記憶體系統，更包含一時序電路(timing circuit)，用以控制啟動對應在該控制電路所控制之下由該位址選擇電路所選擇的該存取位址之記憶體胞的一時序。
  10. 如申請專利範圍第8項所述之記憶體系統，其中該讀取資料係一爆發讀取資料，以及該寫入資料係一單一寫入資料。
  11. 如申請專利範圍第8項所述之記憶體系統，更包含一讀取計數器，用以控制該讀取閉鎖電路閉鎖來自一記憶體胞之一讀取資料並輸出該被閉鎖的資料至該資料輸入/輸出之一時序，以回應來自外部的一時脈訊號以及由該命令輸入所輸入的一讀取命令。
  12. 如申請專利範圍第8項所述之記憶體系統，更包含一寫入計數器，用以控制該寫入閉鎖電路閉鎖來自該資料輸入/輸出之一寫入資料之一時序，以回應來自外部的一時脈訊號以及由該命令輸入所輸入的一寫入命令。
  13. 如申請專利範圍第8項所述之記憶體系統，更包含一寫入驅動器，用以接收來自該寫入閉鎖電路之一寫入資料，並在該控制電路的控制之下，將該被接收的寫入資料寫入至該被啟動的記憶體胞。
  14. 如申請專利範圍第8項所述之記憶體系統，包含：一讀取閉鎖電路，用以閉鎖從該位址輸入所輸入之一讀取位址，以回應由該命令輸入所輸入之一讀取命令；以及一寫入閉鎖電路，用以閉鎖從該位址輸入所輸入之一寫入位址，以回應由該命令輸入所輸入之一寫入命令。
  15. 如申請專利範圍第8項所述之記憶體系統，其中在接收來自該命令輸入的一寫入命令之後，若一讀取命令是在一特定時段之內被接收的情形，該控制電路使該位址選擇電路偏向(in preference)選擇一讀取位址作為一存取位址。
  16. 如申請專利範圍第9項所述之記憶體系統，其中在接收來自該命令輸入的一讀取命令之後，若一寫入命令是在一特定時段之內被接收的情形，該控制電路控制該位址選擇電路與該時序電路，以使得對應一寫入位址之一記憶體胞的啟動，能連續地接在對應一讀取位址之一記憶體胞的啟動之後。
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