TWI409880B - 一種用來製造半導體裝置的方法 - Google Patents
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Description
本發明係關於一種半導體裝置的製造方法，特別係關於製造半導體裝置之接觸窗阻障層的方法。
於半導體產業中，過去的趨勢在於晶圓封裝密度的提升，而高度整合的半導體積體電路乃是藉由縮小裝置的尺寸來達成。與積體電路製程的其他方面相同，製造接觸窗的技術也需要不斷改進以跟上製程的發展。
半導體積體電路中的接觸窗提供了金屬導體與電路元件之間的電性連接。於一般積體電路製程中，介電層係形成於半導體基材上。將介電層蝕刻至半導體基材則可形成接觸窗開口。之後，接觸窗開口乃以導電材料(如鈦)填充，以提供金屬導體與電路元件之間的電性連接。為了防止金屬導體與基材間或金屬導體間產生化學反應，通常會在導電層上沉積一阻障層(如氮化鈦層)來作為阻隔。
用來沉積金屬薄膜的公知方法為化學氣相沉積法(CVD)。形成接觸窗的一個常用方法乃是先利用化學氣相沉積法來沉積鈦(Ti)，再利用化學氣相沉積法來沉積氮化鈦(TiN)。由於CVD鈦沉積製程係於高溫下進行(如約500℃至650℃)，故鈦沉積後會立刻形成矽化鈦(TiSi2
)。第1A圖與第1B圖可說明製造接觸窗的方法，如第1A圖所示，先提供具有介電層104與開口106之半導體基材102。之後，如第1B圖所示，乃利用電漿輔助化學氣相沉積法(PECVD)來沉積鈦層110。接著，在沉積如鋁或鎢組成的某種金屬導體116之前，先利用化學氣相沉積法來沉積氮化鈦阻障層114。透過鈦與矽的反應，可形成矽化鈦區域112。
本發明一實施例揭露了一種半導體裝置的製造方法。先提供半導體基材(如裸矽)，並在半導體基材上形成介電層。藉由移除部分介電層，可在介電層中提供開口。共形之第一導電層乃形成於介電層與開口上，共形之第二導電層乃形成於第一導電層上，共形之阻障層乃形成於第二導電層上。
於本發明的另一個實施例中，係提供半導體基材(如裸矽)，並在半導體基材上形成介電層。藉由移除部分介電層，可在介電層中提供開口。共形之第一導電層乃形成於介電層與開口上，選擇性阻障層乃形成於第一導電層上，共形之第二導電層乃形成於選擇性阻障層上，共形之阻障層乃形成於第二導電層上。
於本發明的另一個實施例中，係提供半導體基材(如裸矽)，並在半導體基材上形成介電層。藉由移除部分介電層，可在介電層中提供開口。共形之第一導電層乃形成於介電層與開口上，選擇性阻障層乃形成於第一導電層上，共形之阻障層乃形成於選擇性阻障層上。
以下謹配合圖式說明本發明之代表性實施例，且圖式中相同或相類似的元件乃以相同的元件符號來代表。第2A-2C圖係用以說明本發明製造接觸窗之方法的第一實施例，其係先利用物理氣相沉積法(PVD)來形成第一鈦層，之後再利用電漿輔助化學氣相沉積法(PECVD)來沉積第二鈦層，並利用化學氣相沉積法(CVD)來形成氮化鈦(TiN)層，以達成具有良好共形步階覆蓋性質且沒有突懸形成的接觸窗阻障層。以下乃詳細說明此種接觸窗之製造方法。
請參見第2A圖，其中，半導體基材202係可先進行離子佈植，以形成高度摻雜區域(圖未示)，如P+
井。介電層204乃沉積或形成於半導體基材202上。半導體基材202通常是裸矽，但其也可以是矽鍺(SiGe)或其他半導體材料。可選擇性移除部分的介電層204以在介電層204中提供開口206，且開口206可利用各種微影製程於介電層204上圖案化。
於提供開口206後，將半導體裝置放入物理氣相沉積(PVD)製程之腔室中。於某些實施例中，PVD製程之腔室可以是離子化金屬電漿(IMP)PVD製程之腔室或自行離子化電漿(SIP)PVD製程之腔室。如第2A圖所示，乃形成第一導電層208(舉例來說，第一鈦層208)，且其厚度可介於如約5至30埃。於其他實施例中，第一鈦層208之厚度可介於5至20埃或10至15埃之間。第一鈦層208係利用IMP PVD製程(即IMP PVD之鈦製程)形成於介電層204與開口206上。第一鈦層208的形成係於如0℃至400℃的環境下進行，或是在如25℃至300℃的環境下進行。根據不同的應用，欲達成共形之導電層208，此製程溫度可隨著導電層208厚度之不同而有所改變。
相較於利用CVD製程(即CVD之鈦製程)來沉積鈦層，在PVD製程中，矽化鈦(TiSi2
)層並不與鈦層同時形成。換言之，在PVD製程之溫度下，鈦與矽之間的反應並不一定會像CVD之鈦製程中相對應的反應般強烈。因此，共形之第一鈦層208將形成於介電層204上。與CVD之鈦製程相比，IMP PVD之鈦製程可利用相對簡單的控制沉積製程而達到較為一致的接觸電阻。
當半導體裝置的尺寸繼續降低至次微米等級時，接觸窗之深寬比(即接觸窗之深度與接觸窗之寬度之比例)會增加，且步階覆蓋性質(即接觸窗底部的薄膜厚度與接觸窗側面的薄膜厚度之比例)相關的問題也會成為瓶頸，為了改善步階覆蓋性質並減少突懸現象(即沉積於接觸窗頂角材料的數量，其會限制可沉積於接觸窗內材料的多寡)，第二導電層210(舉例來說，第二鈦層210)係形成於第一導電層208上，如第2圖所示。為了要形成第二鈦層210，半導體裝置乃從PVD腔室中移到化學氣相沉積(CVD)腔室中(如電漿輔助化學氣相沉積(PECVD)之腔室)。由於真空狀態已不存在，第一鈦層208之表面將暴露於空氣中，而氧化的結果將增加第一鈦層208的表面電阻。因此，積體電路裝置的RC值將會增加。然而，於此實施例中，在CVD製程後形成之第二鈦層210中的鈦會吸收空氣中的氧，進而使第二鈦層210具有較穩定的性質(如薄膜電阻、較佳的厚度及共形性)。
在第二鈦層210的形成過程中，氣體源(如TiCl4
)乃導入CVD腔室中，第二鈦層210形成之厚度可以介於約5-400埃之間，且較佳係介於5-200埃之間或50-100埃之間。在第二鈦層210的形成過程中，溫度可控制於約350℃至650℃之間，且較佳係控制於500℃至650℃之間。於某些代表性實施例中，溫度可介於600℃至650℃之間，端視其應用而定。由於用來形成第二鈦層210的CVD製程係在高溫下進行，部分的第一鈦層208可與基材之材料反應，進而在半導體基材202由開口206所暴露處形成低電阻的矽化鈦(TiSi2
)層212。因此，藉由鈦(來自第一鈦層208)與矽(來自半導體基材202)之惰性反應，矽化鈦層212的形成將可具有較大的製程裕度，因而增進矽化鈦層212的熱穩定性。
為了防止金屬導體與基材間或金屬導體間產生化學反應，阻障層214可利用CVD製程形成於第二鈦層210上來作為阻隔，如第2C圖所示。於一實施例中，作為鈦源氣體的氯化鈦(TiCl4
)與作為反應氣體的氨(NH3
)乃以一定流速供應，進而形成作為阻障層214的氮化鈦(TiN)層。藉此，氮化鈦乃透過氯化鈦與氨的反應而形成。於另一實施例中，若利用TaCl5
作為鈦源，則生成的氮化鉭(TaN)層也可作為阻障層214。於其他實施例中，氮化鎢(WN)層或鎢化鈦(TiW)層亦可作為阻障層214。於一實施例中，阻障層214之厚度介於約5至500埃之間。於其他實施例中，阻障層214之厚度可介於50至200埃之間或70至150埃之間。於一實施例中，CVD製程可在350℃至700℃之溫度下進行。於其他實施例中，CVD製程則可在400℃至650℃之溫度下進行，且較佳係在600℃至650℃下進行。應注意的是，阻障層214之厚度以及形成溫度可視其應用而調整或進行最佳化。
如第2A-2C圖所示，第一鈦層208乃利用PVD製程形成於介電層204與開口206上，且第二鈦層210乃利用CVD製程形成於第一鈦層208上。之後，乃利用CVD製程將阻障層214(如氮化鈦或氮化鉭層)形成於第二鈦層210上。此種材料層的組合可提供較佳的底部覆蓋以及共形之氮化鈦/氮化鉭層覆蓋。請參照第2C圖，金屬層216乃形成於阻障層214上以填充開口206。
在阻障層214形成後，可選擇性地進行熱處理(如快速熱製程處理(RTP))。半導體裝置可放入填充有氮氣、溫度介於500℃至700℃之間的腔室中。於不同實施例中，腔室內的溫度可為550℃至650℃或600℃至650℃之間。於一實施例中，進行熱處理的時間約為20至180秒。於其他實施例中，進行熱處理的時間為30至120秒或40至60秒。
欲提升阻障層214的效能，可於第一導電層208與第二導電層210之間形成一額外的選擇性阻障層218，如第3圖所示之本發明第二實施例。於一實施例中，乃利用金屬有機化學氣相沉積法(MOCVD)，在350℃至550℃之溫度下，使前驅物如四(二乙基胺)化鈦(TDEAT)、四(二甲基胺)化鈦(TDMAT)、四(乙基甲基胺)化鈦(TEMAT)或其混合物與氨進行反應來沉積氮化鈦。透過將氦氣以一定速率導入腔室中，並施加約500至1000瓦特之射頻能量來產生電漿，選擇性阻障層218還可施以氮氣電漿處理(可參見http://www.patentstorm.us/patents6514850-description.html)或氦氣電漿處理。抑或是可利用自行離子化電漿法，在400℃之溫度下以鈦與氮分別作為氣體源與反應源來對氮化鈦沉積進行濺鍍。第3A圖為本發明一實施例中半導體裝置之接觸窗阻障層的掃描電子顯微鏡照片，其中可看出來接觸窗阻障層包括厚度約為80埃的IMP PVD之鈦層、厚度約25埃的MOCVD之氮化鈦層以及厚度約160埃的TiCl4
CVD之氮化鈦層，而TiCl4
CVD之氮化鈦層更包括一柱狀結構。此外，上述之接觸窗阻障層係可選擇性地在650℃之溫度下施以快速熱製程處理。
於本發明之第三實施例中，如第4圖所示，可利用PVD製程將第一導電層208形成於介電層204與開口206上，來形成厚度介於約10至400埃(較佳係介於約200至300埃)的共形之阻障層214。
因此，在形成阻障層214前，先以自行離子化電漿濺鍍製程或金屬有機化學氣相沉積法來在第一導電層208上形成厚度為5至100埃(較佳係介於10至50埃)的選擇性阻障層218。
在選擇性阻障層218形成之後，可選擇性地進行熱處理(如快速熱製程處理(RTP))。半導體裝置可放入填充有氮氣、溫度介於500℃至700℃之間的腔室中。於不同實施例中，腔室內的溫度可為550℃至650℃或600℃至650℃之間。
接著，利用CVD製程在選擇性阻障層218上形成阻障層214(如氮化鈦或氮化鉭層)。阻障層214之厚度可介於20至200埃之間或40至100埃之間。此種材料層的組合可產生平滑的底部覆蓋，因而提供共形之阻障層。接著，在阻障層214上形成金屬層216以填充開口206。
第5圖為本發明一實施例之接觸電阻分布圖，其中，x軸代表接觸電阻(以歐姆為單位)、y軸代表分布(以百分比表示)。
如第5圖所示，與區域510相比，區域520內的曲線代表P+/N電阻乃增加以形成相對較長的尾形。曲線512代表的是本發明一實施例所得到的電阻，其中乃利用IMP PVD製程來形成厚度5至30埃的第一鈦層208，利用PECVD製程來在第一鈦層208上形成厚度5至400埃的第二鈦層210，並在第二鈦層210上形成厚度5至500埃的氮化鈦阻障層214。
雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。
104、204．．．介電層
102、202．．．半導體基材
512．．．曲線
112．．．矽化鈦區域
212．．．矽化鈦層
216．．．金屬層
116．．．金屬導體
214．．．阻障層
218．．．選擇性阻障層
510、520．．．區域
208．．．第一導電層
210．．．第二導電層
114．．．氮化鈦阻障層
106、206．．．開口
110．．．鈦層
前述之發明內容與實施方式可配合參考圖式以利理解本發明之精神，惟應注意的是，本發明並不僅限於圖式中的排列方式或結構細節。
第1A圖與第1B圖係用以說明先前技術中製造接觸窗方法的剖面圖。
第2A-2C圖係用以說明本發明第一實施例中製造半導體裝置之接觸窗阻障層方法的剖面圖。
第3圖係用以說明本發明第二實施例中製造半導體裝置之接觸窗阻障層方法的剖面圖。
第3A圖為本發明一實施例中半導體裝置之接觸窗阻障層的掃描電子顯微鏡照片。
第4圖係用以說明本發明第三實施例中製造半導體裝置之接觸窗阻障層方法的剖面圖。
第5圖為本發明一實施例之接觸電阻分布圖。
202．．．半導體基材
204．．．介電層
208．．．第一導電層
210．．．第二導電層
212．．．矽化鈦層
214．．．阻障層
216．．．金屬層
218．．．選擇性阻障層
Claims (32)
- 一種半導體裝置的製造方法，該方法包括：提供一基材；於該基材上形成一介電層；於該介電層內提供一開口；於該介電層與該開口上形成一第一導電鈦層；於該第一導電鈦層上形成一第二導電鈦層；以及於該第二導電鈦層上形成一阻障層。
- 如申請專利範圍第1項所述之方法，其中形成該第一導電鈦層之步驟包括使用一物理氣相沉積、一離子化金屬電漿物理氣相沉積以及一自行離子化物理氣相沉積之至少一者。
- 如申請專利範圍第1項所述之方法，其中該第一導電鈦層具有一介於約5至30埃之厚度。
- 如申請專利範圍第1項所述之方法，其中於該介電層內提供該開口之步驟包括移除部分該介電層。
- 如申請專利範圍第1項所述之方法，其中該阻障層包括氮化鈦、氮化鉭、氮化鎢以及鎢化鈦或其組合之至少一者。
- 如申請專利範圍第1項所述之方法，其中形成該阻障層之步驟包括以氯化鈦與氨形成該阻障層。
- 如申請專利範圍第1項所述之方法，更包括於一含有氮氣之腔室中回火該阻障層。
- 如申請專利範圍第1項所述之方法，更包括於該第一導電 鈦層與該第二導電鈦層間形成一選擇性阻障層。
- 如申請專利範圍第8項所述之方法，其中形成該選擇性阻障層之步驟包括使用一自行離子化電漿法以及一金屬有機化學氣相沉積法之一者形成厚度約5至100埃之該選擇性阻障層。
- 如申請專利範圍第8項所述之方法，其中該選擇性阻障層包括氮化鈦。
- 如申請專利範圍第9項所述之方法，其中該自行離子化電漿法係於具有一鈦靶、溫度約50℃至400℃之環境下進行。
- 如申請專利範圍第9項所述之方法，其中該自行離子化電漿法係以鈦作為氣體源、氮氣作為反應源。
- 如申請專利範圍第9項所述之方法，其中該金屬有機化學氣相沉積法係使用包括四(二乙基胺)化鈦、四(二甲基胺)化鈦、四(乙基甲基胺)化鈦以及其混合物之至少一者之前驅物。
- 如申請專利範圍第9項所述之方法，其中該金屬有機化學氣相沉積法係於溫度約350℃至約550℃之環境下進行。
- 如申請專利範圍第9項所述之方法，其中該金屬有機化學氣相沉積法係於具有氦氣或氦氣及氮氣之環境下進行。
- 如申請專利範圍第9項所述之方法，其中以該金屬有機化學氣相沉積法形成之該選擇性阻障層係施以射頻能量約500至約1000瓦特之氮氣電漿處理或氦氣電漿處理。
- 如申請專利範圍第1項所述之方法，更包括於該阻障層上形成一金屬層以填充該開口。
- 如申請專利範圍第1項所述之方法，其中於該第一導電鈦層上形成一第二導電鈦層之步驟包括使用一電漿輔助化學氣相沉積。
- 如申請專利範圍第1項所述之方法，其中於該第二導電鈦層上形成一阻障層之步驟包括進行一化學氣相沉積製程。
- 如申請專利範圍第1項所述之方法，其中該阻障層之厚度約為5至500埃。
- 如申請專利範圍第1項所述之方法，其中該阻障層包括氮化鈦、氮化鉭、氮化鎢或鎢化鈦以及其組合之至少一者。
- 如申請專利範圍第1項所述之方法，其中形成該阻障層之步驟包括使用氯化鈦與氨。
- 一種半導體裝置，包括：一基材；一介電層，位於該基材上，該介電層內具有一開口；一第一導電鈦層，位於該基材上及該開口內；一第二導電鈦層，位於該第一導電鈦層上；以及一阻障層，位於該第二導電鈦層上。
- 如申請專利範圍第23項所述之半導體裝置，其中該阻障層包括一柱狀結構。
- 如申請專利範圍第23項所述之半導體裝置，更包括一附 加阻障層，位於該第二導電鈦層與該阻障層之間。
- 如申請專利範圍第25項所述之半導體裝置，其中該阻障層包括以自行離子化電漿物理氣相沉積法形成之一氮化鈦層或以金屬有機化學氣相沉積法形成之一氮化鈦層。
- 如申請專利範圍第23項所述之半導體裝置，其中該第一導電鈦層包括以離子化金屬電漿物理氣相沉積法形成之一鈦層。
- 如申請專利範圍第23項所述之半導體裝置，其中該第二導電鈦層包括以氯化鈦形成之一鈦層。
- 如申請專利範圍第23項所述之半導體裝置，其中該阻障層包括以氯化鈦形成之一氮化鈦層。
- 如申請專利範圍第23項所述之半導體裝置，其中該第一導電鈦層之厚度介於約10至400埃。
- 如申請專利範圍第23項所述之半導體裝置，其中該第二導電鈦層之厚度介於約5至100埃。
- 如申請專利範圍第23項所述之半導體裝置，其中該阻障層之厚度介於約20至200埃。
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Citations (3)
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| TW510021B (en) * | 2000-12-26 | 2002-11-11 | Toshiba Corp | Semiconductor device and its producing method |
| TWI223393B (en) * | 2003-04-15 | 2004-11-01 | Nanya Technology Corp | Method of filling bit line contact via |
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-
2008
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Patent Citations (3)
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Non-Patent Citations (1)
| Title |
|---|
| H. Xiao, "Introduction to Semiconductor Manufacturing Technology," 2001, Chap.11. * |
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|---|---|
| TW201009934A (en) | 2010-03-01 |
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