TWI409791B - 多分區畫素驅動電路及其方法 - Google Patents

Description

多分區畫素驅動電路及其方法

本發明關於一種畫素驅動電路及其方法，特別係有關於一種多分區畫素驅動電路及其方法。

隨著光學科技與半導體技術的進步，液晶顯示面板已廣泛的應用於電子產品顯示面板上。液晶顯示器具有高畫質、體積小、重量輕、低電壓驅動、低消耗功率及應用範圍廣等優點，其已取代傳統的陰極射線管成為顯示器的主流技術。

一般而言，液晶顯示面板(LCD)包含二基板並有液晶被密封於其間，畫素電極及薄膜電晶體(TFT)被設置於一基板上，而相對於各畫素電極的彩色濾光膜及一共用於各畫素的共同電極被設置在另一基板上。彩色濾光膜包含紅(R)、綠(G)、藍(B)三種，而在每一畫素中會設有此三種顏色中之一種濾光膜。紅、綠、藍色畫素互相鄰設而一起構成一像元。

隨相關技術之發展，業界已具有較佳視角特性的多分區垂直配向(Multi-domain Vertical Alignment；MVA)式液晶顯示器，此技術並實際應用於液晶顯示電視上，技術特徵在於其分割一個畫素為四分區(4 domain)。多分區垂直配向技術所製造之液晶顯示器具有高對比、廣視角及大尺寸相容等優點，不過其液晶螢幕於前視與側視之比較，仍會發現側視產生白浮現象(color washout)，且應答時間較慢，這將降低多分區垂直配向模式的影像品質。要降低色偏，最有效率的方法可以採用八分區(8 domain)技術來解決，即畫素分區從4分區增加到8分區或更多。其可利用電容耦合型(Capacitance Coupling type,C-C type)、雙資料或雙閘型(T-T type)以及共同電壓擺盪(common voltage swinging,Com-swing)技術而產生8分區畫素。其中雙資料或雙閘型(T-T type)以及共同電壓擺盪技術需要額外的電路訊號(由積體電路及電子元件所產生)，因此增加了迴路的成本。雖然電容耦合型技術不會增加製造成本，但是由於其自耦合電容之浮置電極會導致嚴重的影像殘留。

在先前技術之增強的多分區垂直配向模式(AMVA,Advanced-MVA mode)中，請參考SID期刊2007年18.3，其教示一種附加更新技術(ART,Additional Refresh Technology)，其分割畫素為主區及次區以提供八分區畫素。附加更新技術係利用自加速驅動(self-overdriving)的八分區畫素來降低白浮現象並縮短應答時間。

此外，請參考第一圖，所示為現行8分區畫素電路架構，包括主畫素(Main pixel)A與次畫素(Sub pixel)B，主畫素A中有主薄膜電晶體50及電容61、62，而次畫素B中有次薄膜電晶體60及電容63、64，資料線10與掃描線30連接，電壓震盪線20與40連接資料線10以及分別連接電容61與63。此原理係針對主畫素A與次畫素B，利用不同之電壓震盪訊號，使得主畫素與次畫素產生不同之電壓差而達到8分區畫素的效果。

上述傳統設計之缺點在於：1).電路設計複雜，2).共同電壓震盪(CS)訊號為一交流(AC)訊號，此將造成積體電路(IC)端的出力負載較重，並且成本提高；3).電容耦合型之畫素因浮置(Floating)電極結構而有燒付問題；4).共同電壓擺盪型態有較嚴重的斜視紅黃帶。

因此，因應共同電壓擺盪設計方式之缺點，本發明提供一種優於習知技術之新8分區畫素之實施方式，其為習知技術所無法比擬者，並且可以有效地增加液晶顯示效能。

為了克服習知技術問題，本發明提供一種八分區畫素之顯示面板之畫素驅動電路及其方法，以解決顯示面板最後一條掃描線(Gate line)顯示異常的問題。

本發明之再一目的係提供一種多分區畫素驅動方法，所述方法係利用一配線以連接第一條掃描線與虛擬掃描線，使顯示面板最後一條掃描線能夠正常顯示。

本發明之又一目的係提供一種多分區畫素驅動方法，所述方法無須新增額外電路訊號或迴路端，而可以達到多分區畫素的效果。

本發明所揭露之一種多分區畫素驅動電路，包括；一第一條掃描線，耦合至一資料線；一虛擬掃描線，耦合至資料線；以及一配線，耦合第一條掃描線與虛擬掃描線。

本發明揭露一種多分區畫素驅動電路，包括一多分區畫素陣列，包含複數主畫素、複數次畫素、複數條掃描線與複數條資料線，其中第m列、第n行之畫素包含第一主畫素與第一次畫素，其中第一主畫素包含一主畫素薄膜電晶體、第一畫素電容及第一儲存電容位於該主畫素中，其中主畫素薄膜電晶體具有第一閘極耦合第m條掃描線、第一源極耦合第n條資料線、第一汲極耦合第一畫素電容及第一儲存電容；上述之第一次畫素包含第一與第二次薄膜電晶體、第二畫素電容、第二儲存電容及第三儲存電容，位於該次畫素中，其中該第一次薄膜電晶體具有第二閘極耦合第m條掃描線，具有第二源極耦合第n條資料線資料線，第一次薄膜電晶體具有第二汲極耦合至第二畫素電容、第二儲存電容、第三儲存電容；第二次薄膜電晶體具有第三閘極耦合第(m+1)條掃描線、第三源極耦合第二汲極與第二畫素電容之間，具有第三汲極耦合第三儲存電容及第四儲存電容之間；其中多分區分電路陣列包含一虛擬掃描線，列於複數條掃描線之後；及一配線，耦合複數條掃描線之第一條掃描線與虛擬掃描線間，以利於複數條掃描線之最後一條掃描線得正常顯示。

本發明之多分區畫素驅動電路更包含一最後一條掃描線耦合第n條資料線。上述畫素驅動電路更包含：一第二主薄膜電晶體，位於一第二主畫素中，其閘極耦合最後一條掃描線，其源極耦合第n條資料線，其汲極耦合第三畫素電容及第五儲存電容；一第一三次薄膜電晶體，位於一第二次畫素中，其閘極耦合最後一條掃描線，其源極耦合第n條資料線，其汲極耦合第四畫素電容、第六儲存電容及第七儲存電容；以及一第四次薄膜電晶體，位於第二次畫素中，其閘極耦合虛擬掃描線，其源極耦合第五汲極與第四畫素電容之間，其汲極耦合第六儲存電容及第七儲存電容之間。配線係配置於顯示面板之右側邊或左側邊，其中該左側邊之配線為虛擬源極線。

本發明所揭示之一種多分區畫素驅動方法，其中該多分區畫素驅動方法係透過一多分區畫素驅動電路執行，多分區畫素驅動電路包括一多分區畫素陣列包含複數主畫素、複數次畫素、複數條掃描線、複數條資料線及一虛擬掃描線，每一主畫素包含一主薄膜電晶體、一第一畫素電容及一第一儲存電容，每一次畫素包含一第一與一第二次薄膜電晶體、一第二畫素電容、一第二儲存電容、一第三儲存電容及一第四儲存電容，其中虛擬掃描線，列於複數條掃描線之後，該多分區畫素驅動方法包含：使複數條掃描線由上至下依序掃描；當掃描至一第m條掃描線時，該第m條掃描線為高電位，以使主薄膜電晶體及第一次薄膜電晶體開啟，則第n條資料線對第一畫素電容、第一儲存電容、第二畫素電容、第二儲存電容、第三儲存電容及第四儲存電容進行充電，並使主畫素與次畫素的電壓相同；當掃描至下一條第(m+1)條掃描線時，則第m條掃描線回復至低電位，主薄膜電晶體及第一次薄膜電晶體關閉，而第(m+1)條掃描線為高電位，以使第二次薄膜電晶體開啟而造成第三儲存電容短路而導致主畫素與次畫素的電壓不同；以及藉由耦合一配線於複數條掃描線之一第一條掃描線與虛擬掃描線間，利用掃描第一條掃描線，透過該配線以將第一條掃描線之訊號傳遞至虛擬掃描線以進行放電，以利於複數條掃描線之一最後一條掃描線得正常顯示。

本發明將配合其較佳實施例與隨附之圖示詳述於下。應可理解者為本發明中所有之較佳實施例僅為例示之用，並非用以限制。因此除文中之較佳實施例外，本發明亦可廣泛地應用在其他實施例中。且本發明並不受限於任何實施例，應以隨附之申請專利範圍及其同等領域而定。

為了克服習知技術問題，本發明提供一種八分區畫素之顯示面板之畫素驅動電路及其方法，以解決顯示面板最後一條掃描線(Gate line)顯示異常的問題。本發明提供一種八分區畫素之顯示面板，可應用於廣視角畫素(Wide viewing angle pixel)。

基於先前技術中顯示面板最後一條掃描線無法正常顯示的缺點，需要多一條虛擬掃描線(Dummy gate line)來輔助，因此必須使用特殊規格的閘極積體電路(gate IC)。本發明利用連接第一條掃描線(G1)和虛擬掃描線之連接導線，使顯示面板最後一條掃描線能夠正常顯示，而無須增加閘極積體電路的成本。

第二圖為顯示面板中之一8分區畫素之等效電路圖。其為因應共同電壓擺盪(CS-Swing)設計方式之缺點，所提出之一種新8分區畫素之實施方式。本發明之各實施例中，相同構成要件不重複敘述或說明。此外，本發明之實施例僅用於說明本發明之概念並非用於限定本發明方法所製作之顯示面板。顯示面板包含但不限定為液晶顯示器、電漿顯示器等。

如第二圖所示為8分區畫素設計之架構與操作，在8分區畫素設計中，主畫素A(Main Pixel)中的主薄膜電晶體(TFT)100之閘極係電性連接於第m條掃描線Gm，其源極係電性連接於第n條資料線Sn，而其汲極則電性連接於Clca及Csta。次畫素B(Sub Pixel)中的次薄膜電晶體(sub-TFT)101與102於畫素電路中，具有與主薄膜電晶體100不同之寬度/長度(W/L)以及充電比例。次薄膜電晶體101閘極係電性連接於第m條掃描線Gm，其源極係電性連接於第n條資料線Sn，而其汲極則電性連接於Clcb、Cstc及Cstd。另外，次薄膜電晶體102閘極係電性連接於次一條第(m+1)條掃描線G(m+1)，其源極係電性連接於次薄膜電晶體101汲極與Clcb之間，而其汲極電性連接於Cstc及Cstb之間。

舉一實施例而言，主薄膜電晶體100及次薄膜電晶體101與102係配置在第一基板上；上述第m條掃描線Gm、第n條資料線Sn、第(m+1)條掃描線G(m+1)係配置在第一基板上。第一基板為主動元件陣列基板，其材質包括玻璃、石英或可撓性材質，第二基板為彩色濾光基板，對應於主動元件陣列基板。液晶可配置於彩色濾光基板與主動元件陣列基板之間。

上述標號Clca及Clcb分別為主畫素A以及次畫素B之畫素電容，其面積及電容大小可為任意比例，端視實際或設計需要而調整其大小。標號Csta、Cstb、Cstc、Cstd為儲存電容，其電容大小可為任意比例，端視實際或設計需要而調整其大小。

當顯示面板驅動時，掃描線(G-Line)由上至下依序掃描，當第m條掃描線Gm為高電位時，主薄膜電晶體100及次薄膜電晶體101開啟，第n條資料線Sn會對所有電容充電。當電容充電完成時，參考點A及B的電壓V_A 及V_B 會和第n條資料線Sn所提供的電壓(V_Sn )相同。此時電壓(V_Sn、 V_A 及V_B )、充電量(q_A 及q_B )及上述電容之關係式如以下方程式1與2所述：

q_A =(Clca+Csta)V_Sn =(Clca+Csta)V_A 　(1)

當掃描至下一條掃描線G(m+1)，則掃描線Gm回復至低電位，而掃描線Gm+1變為高電位，此時主畫素A因主薄膜電晶體100關閉，而進入保持(holding)狀態，因此畫素電容Clca及Clcb之電壓維持不變；而次畫素B因次薄膜電晶體102開啟，造成儲存電容Cstc短路，因而失去作用，此時等效電容將會改變。基於電荷守恆原理，可得到下列方程式3：

從上述方程式3得知，利用下一條掃描線而開啟次畫素B之次薄膜電晶體，使得主畫素A及次畫素B之顯示電壓V_A 及V_B 不相同，因而造成顯示面板具有8分區畫素的效果。適當調配上述各電容面積，可以將顯示面板之顯示品位最佳化。本發明之8分區畫素設計方式無須新增額外電路訊號，因此不用新增加迴路端，一樣可以達到多分區(multi-domains)畫素的效果。

值得注意的是上述之畫素設計僅為本發明之一實施例而非用以限定本發明。

在一實施例中，上述之畫素設計需另一條掃描線來對次畫素做放電的動作，否則最後一條畫素線(pixel line)會有異常的顯示問題。以液晶顯示面板解析度1366×768而言，其所使用的閘極積體電路接腳(pin)的數目為256通道(Channel)。而此畫素設計的液晶顯示面板需要的實際掃描線走線是(768+1)條，新增的一條輸出接腳係用於連接最後一條掃描線，因而必須選擇特殊的257通道輸出接腳數之閘極積體電路，如此將增加液晶顯示面板的積體電路成本。

如上所述，在多分區(例如8分區)畫素設計方式之下，需多一條虛擬掃描線(Dummy gate line)來解決基於顯示面板最後一條掃描線無法正常顯示的問題，因此必須使用特殊規格的閘極積體電路(gate IC)。本發明之一實施例中，利用連接第一條掃描線(G1)和虛擬掃描線之連接導線，使顯示面板最後一條掃描線能夠正常顯示，而無須增加閘極積體電路的成本。第三圖為本發明之顯示面板中之一8分區畫素之等效電路圖，其中部分配置與元件與第二圖相仿，相同部分則不再贅述。如第三圖所示，在8分區畫素設計中，主畫素A中的主薄膜電晶體204之閘極係連接於最後一條掃描線201，其源極係電性連接於第n條資料線Sn，而其汲極則連接於Clca及Csta。次畫素B中的次薄膜電晶體203與206於畫素電路中，具有與主薄膜電晶體204不同之寬度/長度(W/L)以及充電比例。次薄膜電晶體203閘極係電性連接於最後一條掃描線201，其源極則電性連接於第n條資料線Sn，而其汲極係電性連接於Clcb、Cstc及Cstd。另外，次薄膜電晶體206閘極係電性連接於最後一條掃描線201之次一條虛擬掃描線(Dummy gate line)205，其源極係電性連接於次薄膜電晶體203汲極與Clcb之間，而其汲極電性連接於Cstc及Cstb之間。此外，第一條掃描線200透過一配線202連接虛擬掃描線205。配線202可以配置於顯示面板之右側或左側，端視實際需要或設計而定。需注意者，第一條掃描線200亦配置相同於第二圖所示之元件與電路架構，為便利說明，於第二圖中並未顯示。掃描進行時，掃描線從第一條掃描線200依序掃描至最後一條掃描線201，然後回復至第一條掃描線200重新依序掃描。然而，基於第一條掃描線200連接虛擬掃描線205，因此當回復至第一條掃描線200重新掃描時，輸入至第一條掃描線200之訊號(Vgh)亦傳遞至虛擬掃描線205使其放電，結果使得最後一條掃描線201得以正常的顯示。

如第四圖所示。液晶顯示面板300係藉由源極驅動積體電路301及閘極驅動積體電路302來驅動其中的畫素。基於上述之8分區畫素設計，在液晶顯示面板300之多分區畫素陣列300一側(例如右側邊)新增一條配線305，連接第一條掃描線303和虛擬掃描線304。配線305係為第一條掃描線303與虛擬掃描線304之連接走線。當第一條掃描線303進行掃描動作時，透過配線305得以將第一條掃描線303的訊號(Vgh)傳遞至虛擬掃描線304以進行放電作用，使得液晶顯示面板300之最後一條掃描線得以顯示，本發明之功效使得所有的面板掃描線均能正常顯示。。

在另一實施例中，液晶顯示面板300之畫素驅動電路包括周邊的配線(wiring)，例如液晶顯示面板300之多分區畫素陣列左側的虛擬源極線(Dummy source line)306，其為虛擬薄膜電晶體之虛擬源極線。利用虛擬源極線306將第一條掃描線303和虛擬掃描線304相連接。虛擬源極線306係為第一條掃描線303與虛擬掃描線304之連接走線。當第一條掃描線303進行掃描動作時，透過虛擬源極線306得以將第一條掃描線303的訊號(Vgh)傳遞至虛擬掃描線304進行放電作用，進而使液晶顯示面板300之最後一條掃描線得以顯示，結果使得所有的掃描線畫素能正常顯示八分區畫素，如第五圖所示。

綜合上述，本發明提供一種新八分區畫素之實施架構與方式，相較於先前技術，具有下列優點：

(1).成本不會增加：本發明之新8分區迴路設計，可以和傳統的4分區相同，因此成本及顯示品質均較傳統設計更具競爭力。

(2).燒付現象較輕：本發明之畫素設計，無任何浮置(Floating)電極存在，因此不會產生燒付之問題。

(3).斜視紅黃帶較輕：本發明之設計由於主畫素-次畫素之低階調電壓差較共同電壓擺盪型態(CS-Swing Type)小，因此斜視紅黃帶較輕微。

(4).無須使用特殊規格高成本之閘極積體電路。

對熟悉此領域技藝者，本發明雖以較佳實例闡明如上，然其並非用以限定本發明之精神。在不脫離本發明之精神與範圍內所作之修改與類似的配置，均應包含在下述之申請專利範圍內，此範圍應覆蓋所有類似修改與類似結構，且應做最寬廣的詮釋。

10．．．資料線

20、40．．．電壓震盪線

30．．．掃描線

50、100、204．．．主薄膜電晶體

60、101、102、203、206．．．次薄膜電晶體

61、62、63、64．．．電容

A．．．主畫素

B．．．次畫素

Gm．．．第m條掃描線

G(m+1)．．．第(m+1)條掃描線

Sn．．．第n條資料線

Clca．．．主畫素A之畫素電容

Clcb．．．次畫素B之畫素電容

Csta、Cstb、Cstc、Cstd．．．儲存電容

200．．．第一條掃描線

201．．．最後一條掃描線

202．．．配線

205．．．虛擬掃描線

300．．．液晶顯示面板

301．．．源極驅動積體電路

302．．．閘極驅動積體電路

303．．．第一條掃描線

304．．．虛擬掃描線

305．．．配線

306．．．虛擬源極線

上述元件，以及本發明其他特徵與優點，藉由閱讀實施方式之內容及其圖式後，將更為明顯：

第一圖為先前技術之顯示面板8分區畫素之等效電路圖。

第二圖為顯示面板中之一8分區畫素之等效電路圖。

第三圖為本發明之顯示面板中之一8分區畫素之等效電路圖。

第四圖為本發明之顯示面板之一實施例之示意圖。

第五圖為本發明之顯示面板之另一實施例之示意圖。

200‧‧‧第一條掃描線

201‧‧‧最後一條掃描線

202‧‧‧配線

203、206‧‧‧次薄膜電晶體

204‧‧‧主薄膜電晶體

205‧‧‧虛擬掃描線

Gm‧‧‧第m條掃描線

Sn‧‧‧第n條資料線

Clca‧‧‧主畫素A之畫素電容

Clcb‧‧‧次畫素B之畫素電容

Csta、Cstb、Cstc、Cstd‧‧‧儲存電容

Claims (9)

1. 一種多分區畫素驅動電路，包括：一多分區畫素陣列包含複數主畫素、複數次畫素、複數條掃描線、複數條資料線及一虛擬掃描線；其中每一該主畫素包含一主薄膜電晶體、一第一畫素電容及一第一儲存電容；其中每一該次畫素包含一第一次薄膜電晶體與一第二次薄膜電晶體、一第二畫素電容、一第二儲存電容、一第三儲存電容及一第四儲存電容；其中該第一次薄膜電晶體具有一第一閘極耦合一第m條掃描線，一第一源極耦合一第n條資料線，一第一汲極耦合至該第二畫素電容、該第二儲存電容、該第三儲存電容，其中該第二次薄膜電晶體具有一第二閘極耦合一第(m+1)條掃描線，一第二源極耦合該第二汲極與該第二畫素電容之間，一第二汲極耦合該第三儲存電容及該第四儲存電容之間；其中該第m條掃描線為最後一條掃描線，其中該第(m+1)條掃描線為該虛擬掃描線；其中該虛擬掃描線，列於該複數條掃描線之後；及一配線，耦合該複數條掃描線之第一條掃描線與該虛擬掃描線間，以利於該複數條掃描線之最後一條掃描線得正常顯示；其中該配線為一虛擬源極線。
2. 如請求項1之多分區畫素驅動電路，其中該主薄膜電晶體具有一第三閘極耦合該複數條掃描線之該第m條掃描線、一第三源極耦合該複數條資料線之該第n條資料線、一第三汲極耦合該第一畫素電容及該第一儲存電容。
3. 如請求項1之多分區畫素驅動電路，其中該多分區畫素陣列之該最後一條掃描線係耦合該第n條資料線，其係為該虛擬掃描線之前一條掃描線。
4. 如請求項1之多分區畫素驅動電路，其中該配線係配置於該多分區畫素陣列之右側邊。
5. 如請求項1之多分區畫素驅動電路，其中該配線係配置於該多分區畫素陣列之左側邊。
6. 一種多分區畫素驅動方法，其中該多分區畫素驅動方法係透過一多分區畫素驅動電路執行，該多分區畫素驅動電路包括一多分區畫素陣列包含複數主畫素、複數次畫素、複數條掃描線、複數條資料線及一虛擬掃描線，每一該主畫素包含一主薄膜電晶體、一第一畫素電容及一第一儲存電容，每一該次畫素包含一第一次薄膜電晶體與一第二次薄膜電晶體、一第二畫素電容、一第二儲存電容、一第三儲存電容及一第四儲存電容，其中該第一 次薄膜電晶體具有一第一閘極耦合一第m條掃描線，一第一源極耦合一第n條資料線，一第一汲極耦合至該第二畫素電容、該第二儲存電容、該第三儲存電容，其中該第二次薄膜電晶體具有一第二閘極耦合一第(m+1)條掃描線，一第二源極耦合該第二汲極與該第二畫素電容之間，一第二汲極耦合該第三儲存電容及該第四儲存電容之間，其中該第m條掃描線為最後一條掃描線，其中該第(m+1)條掃描線為該虛擬掃描線，一配線，耦合該複數條掃描線之第一條掃描線與該虛擬掃描線間，以利於該複數條掃描線之最後一條掃描線得正常顯示，其中該配線為一虛擬源極線，其中該虛擬掃描線，列於該複數條掃描線之後，該多分區畫素驅動方法包含：使該複數條掃描線由上至下依序掃描；當掃描至該第m條掃描線時，該第m條掃描線為高電位，以使該主薄膜電晶體及該第一次薄膜電晶體開啟，則該第n條資料線對該第一畫素電容、該第一儲存電容、該第二畫素電容、該第二儲存電容、該第三儲存電容及該第四儲存電容進行充電，並使該主畫素與該次畫素的電壓相同；當掃描至下一條該第(m+1)條掃描線時，則該第m條掃描線回復至低電位，該主薄膜電晶體及該第一次薄膜電晶體關閉，而該第(m+1)條掃描線為高電位，以使該第二次薄膜電晶體開啟而造成該第三儲存電容短路而導 致該主畫素與該次畫素的電壓不同；以及藉由耦合該配線於該複數條掃描線之一第一條掃描線與該虛擬掃描線間，利用掃描該第一條掃描線，透過該配線以將該第一條掃描線之訊號傳遞至該虛擬掃描線以進行放電，以利於該複數條掃描線之該最後一條掃描線得正常顯示。
7. 如請求項6之多分區畫素驅動方法，其中該多分區畫素陣列之該最後一條掃描線係耦合該第n條資料線，其係為該虛擬掃描線之前一條掃描線。
8. 如請求項6之多分區畫素驅動方法，其中該配線係配置於該多分區畫素陣列之右側邊。
9. 如請求項6之多分區畫素驅動方法，其中該配線係配置於該多分區畫素陣列之左側邊。