[go: up one dir, main page]

TWI406419B - 垂直式薄膜電晶體及其製造方法以及包括該垂直式薄膜電晶體之顯示裝置及其製造方法 - Google Patents

垂直式薄膜電晶體及其製造方法以及包括該垂直式薄膜電晶體之顯示裝置及其製造方法 Download PDF

Info

Publication number
TWI406419B
TWI406419B TW098137856A TW98137856A TWI406419B TW I406419 B TWI406419 B TW I406419B TW 098137856 A TW098137856 A TW 098137856A TW 98137856 A TW98137856 A TW 98137856A TW I406419 B TWI406419 B TW I406419B
Authority
TW
Taiwan
Prior art keywords
region
layer
thin film
sub
film transistor
Prior art date
Application number
TW098137856A
Other languages
English (en)
Other versions
TW201117380A (en
Inventor
Shou Cheng Weng
Huai An Li
Chi Neng Mo
Original Assignee
Chunghwa Picture Tubes Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chunghwa Picture Tubes Ltd filed Critical Chunghwa Picture Tubes Ltd
Priority to TW098137856A priority Critical patent/TWI406419B/zh
Priority to US12/697,303 priority patent/US8299516B2/en
Publication of TW201117380A publication Critical patent/TW201117380A/zh
Application granted granted Critical
Publication of TWI406419B publication Critical patent/TWI406419B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6728—Vertical TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials

Landscapes

  • Thin Film Transistor (AREA)

Description

垂直式薄膜電晶體及其製造方法以及包括該垂直式薄膜電晶體之顯示裝置及其製造方法
本發明係關於一種垂直式薄膜電晶體(Vertical Thin Film Transistor)，特別是有關一種能夠提升抗應力以及導通電流之垂直式薄膜電晶體及其製造方法以及包括該垂直式薄膜電晶體之顯示裝置及其製造方法。
有機發光二極體(Organic Light Emitting Diode；OLED)顯示裝置在未來具有發展的潛力，因為該類型顯示裝置具有自發光的能力，因此不用像液晶顯示裝置需要背光模組作為顯示影像時的光線來源。然而，若以載子移動率(Mobility)低的半導體材質例如氫化非晶矽(Hydrogenated Amorphous Silicon；a-Si:H)製造有機發光二極體顯示裝置之薄膜電晶體(Thin Film Transistor，TFT)，會發生供應電流不足的情況，導致需要花費更多成本設計補償電路。
垂直式薄膜電晶體的結構由於具有較高的載子移動率，可避免上述電流不足的情況。過去在垂直式薄膜電晶體的研究上，較著名的是2007年Fujimoto等人發表的文獻(Fujimoto Kiyoshi,Takaaki Hiroi,Kazuhiro Kudo,and Masakazu Nakamura,“High-Performance,Vertical-Type Organic Transistors with Built-in Nanotriode Arrays”,Advanced Materials,19,525,2007)，請參閱第1A至1D圖，係繪示該篇文獻提出垂直式薄膜電晶體100的製造流程圖。在第1A圖中，先在一玻璃基板102上灑上複數個帶相同電性的聚苯乙烯粒子(Polystyrene Particle)120作為擋板，理論上，因為同性相斥的作用力，相鄰的聚苯乙烯粒子120之間會保持距離。在第1B圖中，以聚苯乙烯粒子120作為蒸鍍遮罩(Evaporation Mask)，在相鄰的聚苯乙烯粒子120之間依序沉積一第一電極層104作為汲極層(或源極層)、一絕緣層106以及一閘極層108。在第1C圖中，利用一膠帶130將聚苯乙烯粒子120移除。在第1D圖中，依序沉積一半導體層110以及一第二電極層112作為源極層(或汲極層)，完成垂直式薄膜電晶體100的製造。
上述製造方法存在一些問題。首先，基板102不同區域灑上的聚苯乙烯粒子120數量難以控制，容易有不均勻的情況，使得玻璃基板102上製造的電晶體元件分佈不均。再者，相鄰聚苯乙烯粒子120的帶電量與間隔的距離成正比，即相鄰的聚苯乙烯粒子120的帶電量越大，間隔的距離越大。由於各聚苯乙烯粒子120的帶電量不一致，會造成相鄰的聚苯乙烯粒子120間隔的距離不一致，導致玻璃基板102上製造的電晶體元件尺寸不同，各電晶體元件的特性也因此不同而難以控制。
請參閱第2圖，係繪示該文獻之垂直式薄膜電晶體100的結構及驅動電路圖。如第1A-1D圖所示之製造方法製造的垂直式薄膜電晶體100在低VDS 與低VG 的情況下可導通足夠的電流來驅動有機發光二極體，故適合應用於有機發光二極體顯示裝置而不需要額外的補償電路。然而該垂直式薄膜電晶體100是利用閘極層108與半導體層110的接觸介面形成的空乏區域來作為絕緣層，由於形成的空乏區域不會太大，所以其應用的VGS 電壓不能太高，而其他問題還包括關閉電流(Off current)偏高，開關電流比(On-Off Current Ratio)約只有103 ，導致開關效果不佳。
因此需要對上述垂直式薄膜電晶體的問題提出解決方法。
本發明之一目的在於提供一種垂直式薄膜電晶體及其製造方法以及包括該垂直式薄膜電晶體之顯示裝置及其製造方法，能夠提升抗應力以及導通電流。
根據本發明之垂直式薄膜電晶體係應用至一基板，包括一第一電極層、一第一絕緣層、一閘極層、一第二絕緣層、一半導體層、一第三絕緣層以及一第二電極層。第一電極層形成於基板上。第一電極層至少包括一第一區域以及一第二區域，第一區域包括複數個同心環子區域以及一連接子區域，連接子區域係為相鄰同心環子區域之間的一部份且用以連接相鄰同心環子區域，第二區域包括位於相鄰同心環子區域之間不含該連接子區域的其餘部份。第一絕緣層形成於第一電極層之第一區域上。閘極層對應地形成於第一絕緣層上。第二絕緣層對應地形成於閘極層上。半導體層形成於第一電極層之第二區域上。第三絕緣層形成於閘極層之側表面。第二電極層形成於半導體層上。
根據本發明之顯示裝置包括上述垂直式薄膜電晶體。
根據本發明之垂直式薄膜電晶體之製造方法係應用至一基板，包括：形成一第一電極層於基板上；形成一圖案化光阻層於第一電極層上，該圖案化光阻層至少包括一第一區域以及一第二區域，第一區域包括複數個同心環子區域以及一連接子區域，連接子區域係為相鄰同心環子區域之間的一部份且用以連接相鄰同心環子區域，第二區域包括位於相鄰同心環子區域之間不含連接子區域的其餘部份，第二區域具有一光阻；形成一第一絕緣層於第一區域上；對應地形成一閘極層於第一絕緣層上；對應地形成一第二絕緣層於閘極層上；移除第二區域之光阻；形成一第三絕緣層於閘極層之側表面；形成一半導體層於第一電極層之第二區域上；以及形成一第二電極層於半導體層上。
根據本發明之顯示裝置之製造方法包括上述垂直式薄膜電晶體之製造方法。
本發明之閘極層係實施為同心環結構，因此可提升元件之抗應力。再者，通道寬度(W)的增加也提升了電流的導通程度。此外，由於半導體層幾乎被金屬包括第一電極層、閘極層以及第二電極層遮蔽或包覆，能減低或隔絕其受外界電磁波或光電效應的影響並防止關閉電流過高的問題。最後，第三絕緣層的形成能增加垂直式薄膜電晶體可應用的電壓範圍且提高開關電流比。
以下將參照附圖就本發明的具體實施例進行詳細說明。
請參閱第3圖，係繪示根據本發明一實施例之垂直式薄膜電晶體300之結構示意圖。圖中上方為俯視圖，下方為側視圖。
垂直式薄膜電晶體300係應用至一基板302，包括一第一電極層304、一第一絕緣層306、一閘極層308、一第二絕緣層314、一半導體層310、一第三絕緣層316以及一第二電極層312。本發明之特點係將閘極層308實施為同心環結構，藉此提升垂直式薄膜電晶體300的抗應力，當基板302彎折時能保護半導體層310，並增加通道寬度(將於稍後詳述)來提升電流的導通程度。
基板302包括軟性基板或剛性基板。軟性基板之材質例如為聚對苯二甲酸乙二酯(Polyethylene Terephthalate；PET)或聚亞醯胺(Polyimide)。剛性基板之材質例如為玻璃。
第一電極層304形成於基板302上，其材質例如為金、鋁、銅、鉻、鉬、鉭或銦錫氧化物(Indium Tin Oxide；ITO)。第一電極層304至少包括一第一區域350以及一第二區域360，第一區域350包括複數個同心環子區域352、一連接子區域354、一圓形子區域356以及一內圍連接子區域358。連接子區域354係為相鄰同心環子區域352之間的一部份且用以連接相鄰同心環子區域352。圓形子區域356位於同心環子區域352中最內圍者之內。內圍連接子區域358係為同心環子區域352中最內圍者與圓形子區域356之間的一部份，且用以連接同心環子區域352中最內圍者與圓形子區域356。第二區域360包括位於相鄰同心環子區域352之間不含連接子區域354的其餘部份，以及位於圓形子區域356以及同心環子區域352中最內圍者之間不含內圍連接子區域358的其餘部份。簡而言之，第二區域360亦類似為同心環形狀，連接子區域354以及內圍連接子區域358使得第二區域360之各圈成為”C”的形狀。
如上所述，本發明之特點係將閘極層308實施為同心環結構，因此位於閘極層308下方與上方之第一絕緣層306以及第二絕緣層314亦實施為同心環結構，簡而言之，第一絕緣層306、閘極層308以及第二絕緣層314依序形成於第一電極層304之第一區域350上。第一絕緣層306以及第二絕緣層314之材質例如為氧化矽(SiOx)、氮化矽(SiNx)或三氧化二鋁(Al2 O3 )。閘極層308之材質例如為鋁或鉭等。
半導體層310形成於第一電極層304之第二區域360上，其材質包括有機半導體或無機半導體。有機半導體例如為五環素(Pentacene)。無機半導體例如為銦鎵鋅氧化物(Indium-Gallium-Zinc-Oxide；In-Ga-Zn-O)、非晶矽(amorphous-Silicon；a-Si)、單晶矽(Single Crystal Silicon)或多晶矽(Polycrystalline Silicon)。
由俯視圖可清楚的看出，用以形成第一絕緣層306、閘極層308以及第二絕緣層314的第一區域350以及用以形成半導體層310的第二區域360由內至外交替地排列。於本實施例中，半導體層310之上表面係高於閘極層308之上表面，於另一實施例中，半導體層310之上表面可低於閘極層308之上表面。要特別說明的是，同心環的圈數並無限制，本實施例中第一區域350包括四圈環型結構且各環形結構為相連，而第二區域360包括三圈”C”形結構。
第三絕緣層316形成於閘極層308之側表面，其方法是將閘極層308以化學反應(包含電化學)形成為其氧化物，如鋁形成三氧化二鋁(Al2 O3 )或鉭形成五氧化二鉭(Ta2 O5 )於閘極層308之內側表面以及外側表面，藉此閘極層308之內側表面以及外側表面上具有高緻密性與高介電常數(High-k Dielectric)的特性，與第2圖之習知技術僅利用閘極層108與半導體層110的接觸介面形成的空乏區域來作為絕緣層相比，本發明之第三絕緣層316能提升垂直式薄膜電晶體300可應用的電壓範圍以及開關電流比。
最後，第二電極層312形成於半導體層310上，即至少要覆蓋住半導體層310，其材質例如為金、鋁或銦錫氧化物。第二電極層312之最外圍需小於閘極層308之最外圍，避免第二電極層312與第一電極層304接觸，導致垂直式薄膜電晶體300未外加電壓時就形成導通。
第二電極層312係與第一電極層304相對應作為源極(Source)或汲極(Drain)用，亦即第一電極層304為汲極時，第二電極層312為源極，而第一電極層304為源極時，第二電極層312為汲極。
要特別說明的是，從側視圖中可清楚看出半導體層310下方為第一電極層304、上方為第二電極層312、周圍則被閘極層308圍繞，也就是說，半導體層310大部份被金屬材質遮蔽或包覆，雖然仍有部份是被第一絕緣層306及第二絕緣層314包覆，然而圖示為放大示意圖，以實際元件尺寸來看，半導體層310可視為幾乎被金屬材質遮蔽或包覆，因此可以減低或隔絕其受外界電磁波的影響；另外，當第二電極層312使用不透明的材質時還具有黑色遮蔽的功能，能防止光電流的產生而導致關閉電流過高的問題。
從第3圖中可知，當垂直式薄膜電晶體300導通時，通道長度(L)為第一絕緣層306之上表面至第二絕緣層314之下表面的長度，代表電流流的距離，通道寬度(W)包括同心環子區域352之總周長，代表電流流的幅度，因此通道寬度(W)較先前技術增加許多，進而提升電流的導通程度。
第4A至4F圖係繪示根據本發明一實施例之垂直式薄膜電晶體300之製造方法流程圖。該製造方法係應用至如第4A圖所示之一基板302，基板302包括軟性基板或剛性基板。軟性基板之材質例如為聚對苯二甲酸乙二酯或聚亞醯胺。剛性基板之材質例如為玻璃。
第4B圖中，形成一第一電極層304於基板300上，例如以濺鍍方式將金、鋁、銅、鉻、鉬、鉭等金屬或銦錫氧化物形成於基板300上。
第4C圖中，形成一圖案化光阻層於第一電極層304上，例如以黃光製程製備出圖案化光阻層，請同時再參閱第3圖上方之俯視圖，圖案化光阻層之圖案使第一電極層304至少包括一第一區域350以及一第二區域360，第二區域360具有一光阻340。第一區域350包括複數個同心環子區域352、一連接子區域354、一圓形子區域356以及一內圍連接子區域358。連接子區域354係為相鄰同心環子區域352之間的一部份且用以連接相鄰同心環子區域352。圓形子區域356位於同心環子區域352中最內圍者之內。內圍連接子區域358係為同心環子區域352中最內圍者與圓形子區域356之間的一部份，且用以連接同心環子區域352中最內圍者與圓形子區域356。第二區域360包括位於相鄰同心環子區域352之間不含連接子區域354的其餘部份，以及位於圓形子區域356以及同心環子區域352中最內圍者之間不含內圍連接子區域358的其餘部份。也就是說，第二區域360即對應第4C圖中之光阻340處，第一區域350即對應第4C圖中未覆蓋光阻340處。
第4D圖中，於光阻340未覆蓋於第一電極層304處(即第3圖所示之第一區域350)形成一第一絕緣層306，然後對應地形成一閘極層308於第一絕緣層306上以及對應地形成一第二絕緣層314於閘極層308上，例如以濺鍍方式依序形成第一絕緣層306、閘極層308以及第二絕緣層314於光阻340未覆蓋於第一電極層304處(即第3圖所示之第一區域350)。第一絕緣層306以及第二絕緣層314之材質例如為氧化矽、氮化矽或三氧化二鋁。閘極層308之材質例如為鋁鉭等。接著移除光阻340，形成一第三絕緣層316於閘極層308之側表面，例如以電化學方式或以氧電漿對閘極層308之側表面作表面氧化處理形成第三絕緣層316，其中側表面包括內側表面及外側表面。第三絕緣層316為三氧化二鋁或五氧化二鉭。
第4E圖中，形成一半導體層310於光阻340移除處(即第3圖所示之第二區域360)，半導體層310之上表面可高於或低於閘極層308之上表面，例如以濺鍍方式將有機半導體或無機半導體形成於光阻340移除處(即第3圖所示之第二區域360)。
第4F圖中，形成一第二電極層312於半導體層310上，即至少要覆蓋住半導體層310，例如以濺鍍方式將金、鋁等金屬或銦錫氧化物形成於半導體層310。第二電極層312之最外圍需小於閘極層308之最外圍，避免第二電極層312與第一電極層304接觸，導致垂直式薄膜電晶體300未外加電壓時就形成導通。在一實施例中，若半導體層310之材質為銦鎵鋅氧化物，利用氬來濺鍍可增加其歐姆接觸。
請參閱第5A至5B圖，係繪示根據本發明之垂直式薄膜電晶體利用五環素作為半導體層之電流-電壓曲線圖(I-V Curves)。第5A圖為不同VG 情況下之IDS -VDS 曲線圖，從圖中可知，當VG 在-10V(相當低)的情況時，IDS 電流可導通到8*10-3 安培，比先前技術高出許多。第5B圖為VDS 等於-10伏特時之IDS -VG 曲線圖，從圖中可知開關電流比=(1*10-2 /1*10-9 )=107 ，也優於先前技術。
本發明之閘極層308係實施為同心環結構，且各同心環之間為連接之形式，請再參閱第6圖，係繪示根據本發明另一實施例之閘極層308以及半導體層310之上視圖。閘極層308除仍實施為同心環結構外，各同心環之間連接為”+”的形狀，因此閘極層308下方與上方之第一絕緣層306(如第3圖所示)以及第二絕緣層314(如第3圖所示)亦為相同的結構，而半導體層310也與第3圖不同，而是類似扇型之結構。本實施例所示之結構可加強撓曲性，防止應力產生在沒有閘極層308保護的地方而發生破裂。
本發明之閘極層係實施為同心環結構，因此可提升元件之抗應力。通道寬度(W)的增加也提升了電流的導通程度。半導體層幾乎被金屬包括第一電極層、閘極層以及第二電極層遮蔽或包覆，能減低或隔絕其受外界電磁波的影響並防止關閉電流過高的問題。最後，第三絕緣層能增加垂直式薄膜電晶體可應用的電壓範圍且提高開關電流比。
綜上所述，雖然本發明已用較佳實施例揭露如上，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧垂直式薄膜電晶體
102‧‧‧玻璃基板
104‧‧‧第一電極層
106‧‧‧絕緣層
108‧‧‧閘極層
110‧‧‧半導體層
112‧‧‧第二電極層
120‧‧‧聚苯乙烯粒子
130‧‧‧膠帶
300‧‧‧垂直式薄膜電晶體
302‧‧‧基板
304‧‧‧第一電極層
306‧‧‧第一絕緣層
308‧‧‧閘極層
310‧‧‧半導體層
312‧‧‧第二電極層
314‧‧‧第二絕緣層
316‧‧‧第三絕緣層
340‧‧‧光阻
350‧‧‧第一區域
352‧‧‧同心環子區域
354‧‧‧連接子區域
356‧‧‧圓形子區域
358‧‧‧內圍連接子區域
360‧‧‧第二區域
第1A至1D圖係繪示該篇文獻提出垂直式薄膜電晶體的製造流程圖；
第2圖係繪示該文獻之垂直式薄膜電晶體的結構及驅動電路圖；第3圖係繪示根據本發明一實施例之垂直式薄膜電晶體之結構示意圖；第4A至4F圖係繪示根據本發明一實施例之垂直式薄膜電晶體之製造方法流程圖；第5A至5B圖係繪示根據本發明之垂直式薄膜電晶體利用五環素作為半導體層之電流-電壓曲線圖(I-V Curves)；以及第6圖係繪示根據本發明另一實施例之閘極層以及半導體層之上視圖。
300．．．垂直式薄膜電晶體
302．．．基板
304．．．第一電極層
306．．．第一絕緣層
308．．．閘極層
310．．．半導體層
312．．．第二電極層
314．．．第二絕緣層
316．．．第三絕緣層
350．．．第一區域
352．．．同心環子區域
354．．．連接子區域
356．．．圓形子區域
358．．．內圍連接子區域
360．．．第二區域

Claims (28)

  1. 一種垂直式薄膜電晶體，係應用至一基板，該垂直式薄膜電晶體包括：一第一電極層，形成於該基板上，該第一電極層至少包括一第一區域以及一第二區域，該第一區域包括複數個同心環子區域以及一連接子區域，該連接子區域係為相鄰同心環子區域之間的一部份且用以連接相鄰同心環子區域，該第二區域包括位於相鄰同心環子區域之間不含該連接子區域的其餘部份，該第一區域更包括一圓形子區域，位於一最內圍之同心環子區域之內；以及一內圍連接子區域，係為該最內圍之同心環子區域與該圓形子區域之間的一部份且用以連接該最內圍之同心環子區域與該圓形子區域，且該第二區域更包括位於該圓形子區域以及該最內圍之同心環子區域之間不含該內圍連接子區域的其餘部份；一第一絕緣層，形成於該第一電極層之該第一區域上；一閘極層，對應地形成於該第一絕緣層上；一第二絕緣層，對應地形成於該閘極層上；一半導體層，形成於該第一電極層之該第二區域上；一第三絕緣層，形成於該閘極層之側表面；以及一第二電極層，形成於該半導體層上。
  2. 如申請專利範圍第1項所述之垂直式薄膜電晶體，其中該半導體層之上表面係高於或低於該閘極層之上表面。
  3. 如申請專利範圍第1項所述之垂直式薄膜電晶體，其中該第二電極層之最外圍小於該閘極層之最外圍。
  4. 如申請專利範圍第1項所述之垂直式薄膜電晶體，其中該基板包括軟性基板或剛性基板。
  5. 如申請專利範圍第4項所述之垂直式薄膜電晶體，其中該軟性基板之材質為聚對苯二甲酸乙二酯或聚亞醯胺。
  6. 如申請專利範圍第4項所述之垂直式薄膜電晶體，其中該剛性基板之材質為玻璃。
  7. 如申請專利範圍第1項所述之垂直式薄膜電晶體，其中該第一電極層之材質係選自金、鋁、銅、鉻、鉬、鉭以及銦錫氧化物所構成群組中之至少一種。
  8. 如申請專利範圍第1項所述之垂直式薄膜電晶體，其中該半導體層之材質包括有機半導體或無機半導體。
  9. 如申請專利範圍第8項所述之垂直式薄膜電晶體，其中該有機半導體為五環素。
  10. 如申請專利範圍第8項所述之垂直式薄膜電晶體，其中該無機半導體係選自銦鎵鋅氧化物、非晶矽、單晶矽以及多晶矽所構成群組中之至少一種。
  11. 如申請專利範圍第10項所述之垂直式薄膜電晶體，其中該第一絕緣層之材質係選自氧化矽、氮化矽以及三氧化二鋁所構成群組中之至少一種。
  12. 如申請專利範圍第1項所述之垂直式薄膜電晶體，其中該閘極層之材質係選自鋁或鉭。
  13. 如申請專利範圍第1項所述之垂直式薄膜電晶體，其中該第二絕緣層之材質係選自氧化矽、氮化矽以及三氧化二鋁所構成群組中之至少一種。
  14. 如申請專利範圍第1項所述之垂直式薄膜電晶體，其中該第二電極層之材質係選自金、鋁以及銦錫氧化物所構成群組中之至少一種。
  15. 如申請專利範圍第1項所述之垂直式薄膜電晶體，其 中該第三絕緣層之材質為三氧化二鋁或五氧化二鉭。
  16. 如申請專利範圍第1項所述之垂直式薄膜電晶體，其中該第一電極層以及該第二電極層之其中一者為源極，另一者為汲極。
  17. 一種顯示裝置，包括如申請專利範圍第1項所述之垂直式薄膜電晶體。
  18. 一種垂直式薄膜電晶體之製造方法，係應用至一基板，該製造方法包括：形成一第一電極層於該基板上；形成一圖案化光阻層於該第一電極層上，以使該第一電極層至少包括一第一區域以及一第二區域，該第一區域包括複數個同心環子區域以及一連接子區域，該連接子區域係為相鄰同心環子區域之間的一部份且用以連接相鄰同心環子區域，該第二區域包括位於相鄰同心環子區域之間不含該連接子區域的其餘部份，該第二區域具有一光阻，該第一區域更包括一圓形子區域，位於一最內圍之同心環子區域之內；以及一內圍連接子區域，係為該最內圍之同心環子區域與該圓形子區域之間的一部份且用以連接該最內圍之同心環子區域與該圓形子區域，且該第二區域更包括位於該圓形子區域以及該最內圍之同心環子區域之間不含該內圍連接子區域的其餘部份；形成一第一絕緣層於該第一電極層之該第一區域上；對應地形成一閘極層於該第一絕緣層上；對應地形成一第二絕緣層於該閘極層上；移除該第二區域之該光阻；形成一第三絕緣層於該閘極層之側表面； 形成一半導體層於該第一電極層之該第二區域上；以及形成一第二電極層於該半導體層。
  19. 如申請專利範圍第18項所述之製造方法，其中該半導體層之上表面係高於或低於該閘極層之上表面。
  20. 如申請專利範圍第18項所述之製造方法，其中該第二電極層之最外圍小於該閘極層之最外圍。
  21. 如申請專利範圍第18項所述之製造方法，其中該第三絕緣層係以電化學方式形成。
  22. 如申請專利範圍第18項所述之製造方法，其中該第三絕緣層係以氧電漿對該閘極層之側表面作表面氧化處理形成。
  23. 如申請專利範圍第18項所述之製造方法，其中該圖案化光阻層係以黃光製程形成。
  24. 如申請專利範圍第18項所述之製造方法，其中該第一電極層係以濺鍍方式形成。
  25. 如申請專利範圍第18項所述之製造方法，其中該閘極層係以濺鍍方式形成。
  26. 如申請專利範圍第18項所述之製造方法，其中該半導體層係以濺鍍方式形成。
  27. 如申請專利範圍第18項所述之製造方法，其中該第二電極層係以濺鍍方式形成。
  28. 一種顯示裝置之製造方法，包括如申請專利範圍第18項所述之垂直式薄膜電晶體之製造方法。
TW098137856A 2009-11-06 2009-11-06 垂直式薄膜電晶體及其製造方法以及包括該垂直式薄膜電晶體之顯示裝置及其製造方法 TWI406419B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW098137856A TWI406419B (zh) 2009-11-06 2009-11-06 垂直式薄膜電晶體及其製造方法以及包括該垂直式薄膜電晶體之顯示裝置及其製造方法
US12/697,303 US8299516B2 (en) 2009-11-06 2010-02-01 Vertical thin film transistor and method for manufacturing the same and display device including the vertical thin film transistor and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW098137856A TWI406419B (zh) 2009-11-06 2009-11-06 垂直式薄膜電晶體及其製造方法以及包括該垂直式薄膜電晶體之顯示裝置及其製造方法

Publications (2)

Publication Number Publication Date
TW201117380A TW201117380A (en) 2011-05-16
TWI406419B true TWI406419B (zh) 2013-08-21

Family

ID=43973518

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098137856A TWI406419B (zh) 2009-11-06 2009-11-06 垂直式薄膜電晶體及其製造方法以及包括該垂直式薄膜電晶體之顯示裝置及其製造方法

Country Status (2)

Country Link
US (1) US8299516B2 (zh)
TW (1) TWI406419B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101749944B1 (ko) * 2009-12-28 2017-06-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 전자 기기
TWI508294B (zh) * 2010-08-19 2015-11-11 半導體能源研究所股份有限公司 半導體裝置
TWI463715B (zh) * 2011-06-17 2014-12-01 Chunghwa Picture Tubes Ltd 垂直式有機薄膜電晶體及其製作方法
US8941106B2 (en) 2012-04-12 2015-01-27 E Ink Holdings Inc. Display device, array substrate, and thin film transistor thereof
WO2019183030A1 (en) * 2018-03-19 2019-09-26 Rutgers, The State University Of New Jersey Oxide-based flexible high voltage thin film transistor
TWI743568B (zh) 2018-10-09 2021-10-21 美商美光科技公司 包括垂直電晶體之裝置及其相關方法
EP3857608A4 (en) 2018-10-09 2022-09-21 Micron Technology, Inc. METHOD OF MAKING A DEVICE, RELATED DEVICES AND ELECTRONIC SYSTEMS
WO2020076766A1 (en) 2018-10-09 2020-04-16 Micron Technology, Inc. Methods of forming a device, and related devices and electronic systems
US11398571B2 (en) 2018-10-09 2022-07-26 Micron Technology, Inc. Devices and electronic systems including vertical transistors, and related methods
TWI720645B (zh) 2018-10-09 2021-03-01 美商美光科技公司 包含異構通道之電晶體及相關裝置、電子系統及方法
WO2020076732A1 (en) 2018-10-09 2020-04-16 Micron Technology, Inc. Devices including vertical transistors, and related methods
US11594644B2 (en) 2019-11-13 2023-02-28 Micron Technology, Inc. Microelectronic devices including passivation materials, related electronic devices, and related methods

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060175609A1 (en) * 2004-05-20 2006-08-10 Chan Isaac W T Vertical thin film transistor with short-channel effect suppression
US20070008773A1 (en) * 2005-07-11 2007-01-11 Matrix Semiconductor, Inc. Nonvolatile memory cell comprising switchable resistor and transistor
US20070034921A1 (en) * 2005-08-09 2007-02-15 Micron Technology, Inc. Access transistor for memory device
US7586130B2 (en) * 2004-10-04 2009-09-08 Panasonic Corporation Vertical field effect transistor using linear structure as a channel region and method for fabricating the same
TW200945480A (en) * 2008-04-22 2009-11-01 Ind Tech Res Inst Method of manufacturing a display and apparatus for producing thereof, handling substrate of a flexible substrate

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW508679B (en) 2001-12-07 2002-11-01 Taiwan Semiconductor Mfg Field effect transistor structure of horizontal channel gate and its manufacturing method
TWI300251B (en) * 2006-07-14 2008-08-21 Ind Tech Res Inst Manufacturing method of vertical thin film transistor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060175609A1 (en) * 2004-05-20 2006-08-10 Chan Isaac W T Vertical thin film transistor with short-channel effect suppression
US7586130B2 (en) * 2004-10-04 2009-09-08 Panasonic Corporation Vertical field effect transistor using linear structure as a channel region and method for fabricating the same
US20070008773A1 (en) * 2005-07-11 2007-01-11 Matrix Semiconductor, Inc. Nonvolatile memory cell comprising switchable resistor and transistor
US20070034921A1 (en) * 2005-08-09 2007-02-15 Micron Technology, Inc. Access transistor for memory device
TW200945480A (en) * 2008-04-22 2009-11-01 Ind Tech Res Inst Method of manufacturing a display and apparatus for producing thereof, handling substrate of a flexible substrate

Also Published As

Publication number Publication date
US8299516B2 (en) 2012-10-30
TW201117380A (en) 2011-05-16
US20110108909A1 (en) 2011-05-12

Similar Documents

Publication Publication Date Title
TWI406419B (zh) 垂直式薄膜電晶體及其製造方法以及包括該垂直式薄膜電晶體之顯示裝置及其製造方法
USRE48290E1 (en) Thin film transistor array panel
KR102543577B1 (ko) 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치
KR101489652B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
US7977675B2 (en) Semiconductor device and method for manufacturing the same
CN104170069B (zh) 半导体器件及其制造方法
TWI538210B (zh) 半導體裝置及其製造方法
JP5663242B2 (ja) トランジスタ
CN107799570A (zh) 顶栅自对准金属氧化物半导体tft及其制作方法
JP5824536B2 (ja) 半導体装置およびその製造方法
US20160247830A1 (en) Thin film transistor and method of manufacturing the same, array substrate and display device
TW201310646A (zh) 半導體裝置及其製造方法
KR20140067600A (ko) 스위칭 소자, 이를 포함하는 표시 기판 및 이의 제조 방법
KR20150086631A (ko) 박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비하는 평판 표시장치
KR20150007000A (ko) 박막 트랜지스터 기판 및 박막 트랜지스터 기판의 제조 방법
CN113629070A (zh) 阵列基板、阵列基板的制作方法及显示面板
KR101232159B1 (ko) 터널링 효과 박막 트랜지스터 및 그 제조 방법과 그를이용한 유기 전계발광 표시장치
CN106997892A (zh) 显示装置以及该显示装置的制造方法
KR101604480B1 (ko) 산화물 반도체를 이용한 박막트랜지스터 어레이 기판의 제조방법
CN103378165A (zh) 薄膜晶体管
CN102082178B (zh) 垂直式薄膜晶体管及其制造方法及显示装置及其制造方法
CN112582342A (zh) 阵列基板的制作方法
CN105765709A (zh) 阵列基板及其制备方法、显示面板、显示装置
CN113745342B (zh) 薄膜晶体管、其制作方法及显示面板
KR102111067B1 (ko) 스위칭 소자, 이를 포함하는 표시 기판 및 이의 제조 방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees