[go: up one dir, main page]

TWI406281B - 可以電氣地寫入與抹除之記憶媒體及相關方法 - Google Patents

可以電氣地寫入與抹除之記憶媒體及相關方法 Download PDF

Info

Publication number
TWI406281B
TWI406281B TW094104851A TW94104851A TWI406281B TW I406281 B TWI406281 B TW I406281B TW 094104851 A TW094104851 A TW 094104851A TW 94104851 A TW94104851 A TW 94104851A TW I406281 B TWI406281 B TW I406281B
Authority
TW
Taiwan
Prior art keywords
layers
phase change
layer
change material
data recording
Prior art date
Application number
TW094104851A
Other languages
English (en)
Inventor
Tow Chong Chong
Luping Shi
Rong Zhao
Xiangshui Miao
Pik Kee Tan
Hao Meng
Kaijun Yi
Xiang Hu
Kebin Li
Ping Luo
Original Assignee
Agency Science Tech & Res
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agency Science Tech & Res filed Critical Agency Science Tech & Res
Application granted granted Critical
Publication of TWI406281B publication Critical patent/TWI406281B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Description

可以電氣地寫入與抹除之記憶媒體及相關方法 發明領域
本發明係有關一固態儲存媒體。特定言之，有關一可電氣地寫入與抹除之固態儲存媒體。
 發明背景
為了滿足資料儲存產業之需求，對於資料儲存用途發展出各種不同類型的媒體，包括磁性儲存裝置諸如硬碟片及軟碟片等；光學儲存碟片諸如CD－ROM、CD－R、CD－RW等；及固態儲存裝置，諸如RAM、ROM、快閃記憶體、動態隨機存取記憶體(DRAM)等。
在1970年代所發展以硫族化物(chalcogenide)為基礎的隨機存取記憶體(C－RAM)係為可電氣地寫入與抹除之一類型固體記憶體。C－RAM係為一種幾乎不受輻射損害或惡意電子詢求之便宜的非揮發性記憶體裝置，因此具有作為供計算及資料儲存領域所用的記憶產品之商業潛力，其應用包括從智慧型家電及桌上型電腦到新種類的消費性產品等範圍。
一習知類型的C－RAM裝置譬如係揭露於發證予歐符辛斯基(Ovshinsky)等人的美國專利案5,912,839號中，如第1圖所示。此類型的C－RAM裝置係包含一作為基材之單晶矽半導體晶圓10、形成於基材上之一單相變層結構的一記憶材料36、一鄰接記憶材料36容積之第一分隔配置的接觸部6、及一鄰接記憶材料36容積之第二分隔配置的接觸部8A。
用於儲存資料之C－RAM的一關鍵特性係為當施加一諸如電流等外部能量時其在非晶系狀態與晶系狀態之間的相變能力。在資料寫入程序中，C－RAM記憶元件之微量的相變媒體係由充足電能加熱至一高於其融點的溫度而融化，且迅速冷卻至室溫以形成一般的非晶系狀態。在資料抹除程序中，相變媒體係在介於結晶溫度與融點之間的一溫度被退火以形成晶系狀態。
評估相變能力之一重要的判別標準係為依據從非晶系狀態到晶系狀態可達成的結晶速度而定之資料轉移速率。研究已經顯示，對於歐符辛斯基(Ovshinsky)的專利案所揭露之C－RAM裝置類型而言，為了完成相變程序，電流必須具有至少50至200奈秒(ns)的脈衝寬度。當脈衝寬度縮短超過此極限譬如為20奈秒時，裝置將不會以所需要的相變來回應。因此，特定言之，當結晶速度不足以高到可匹配於電流在媒體上轉移的速度時，將可能產生問題。在此例中，來自先前記錄的非晶系區無法在資料寫入程序期間完全地再結晶。這造成了資料記錄扭曲及高的雜訊位準。
一用於增高資料轉移速率或C－RAM裝置中的切換速度之途徑係採用理想配比化合物相變材料來作為記憶材料。亦已經調查利用各種不同比例的Ge－Sb－Te為基礎之材料。然而，研究顯示，一諸如Ge1 Sb2 Te4 或Ge2 Sb2 Te5 等普通理想配比相變材料的切換速度係約為50奈秒至100奈秒。因此，這些嘗試尚未能提供C－RAM裝置的切換速度之顯著改良。因此，需要提供一具有高的資料轉移速率之經改良的可電氣地寫入與抹除之記憶媒體，亦即此媒體能夠在一段譬如小於20奈秒等的較短時間中改變相位。
 發明概要
本發明之一目的係提供一用於資料儲存之可電氣地寫入與抹除的記憶媒體，其具有比先前技術既存者顯著地降低之一存取時間。
根據本發明的第一態樣，提供有供一可電氣地寫入與抹除的記憶媒體之一記憶晶胞所用之一資料記錄元件。此資料記錄元件係具有兩或更多層結構之一層疊式結構。各該多層結構係包含複數個順序性配置的個別層。各多層結構中之複數個個別層的至少一者係由一能夠回應一電脈衝而在一晶系狀態與一非晶系狀態之間改變相位之材料形成。複數個個別層的一者係由一具有在複數個個別層的另一者中所缺乏的至少一原子元素之材料製成。多層結構降低了自資料記錄元件往外之熱擴散。由於降低了熱擴散所導致之能量損失，為此，各別個別層的相變時間係縮短，因此可獲得高的資料轉移速率。
複數個順序性配置的個別層較佳地係以相同順序配置於至少兩該等多層結構中。
或者，複數個順序性配置的個別層係以一不同順序配置於至少兩該等多層結構中。
各個別層較佳具有約0.1奈米至約10奈米範圍的一厚度，所有個別層更佳具有相同厚度。
或者，任兩個別層之厚度比值係位於從約0.1至約10的範圍中。
個別層的總厚度較佳係位於約5奈米至約500奈米的範圍中，且個別層的總厚度更佳位於約5奈米至100奈米的範圍中。
處於晶系狀態之該至少一個別層的電阻較佳係低於處於非晶系狀態者。
根據本發明的第二態樣，提供有供一可電氣地寫入與抹除的記憶媒體所用之一記憶晶胞及其一記憶媒體，該記憶晶胞包含一資料記錄層，其中資料記錄層形成一超晶格狀結構。
較佳藉由改變組成材料、超晶格週期及結構的厚度之至少一者來降低超晶格結構的熱傳導性。
根據本發明的第三態樣，提供有一用於產生供可電氣地寫入與抹除的記憶媒體的一記憶晶胞所用之一資料記錄元件之方法。此方法係包含沉積一第一多層結構於一基材上及沉積一或多個進一步的多層結構於該第一多層結構上以形成一層疊式結構。該第一或進一步的多層結構係具有至少兩個個別層，該等個別層的至少一者由一能夠回應一電脈衝而在一晶系狀態與一非晶系狀態之間改變相位之材料形成，且一個別層係由一具有另一個別層中所缺乏的至少一原子元素之材料製成。
一第一或進一步的多層結構的沉積較佳係包括順序性沉積一第一個別層的一第一材料及與該第一材料不同之進一步一或多個個別層的一進一步材料。
圖式簡單說明
第1圖為一先前技術之可電氣地寫入與抹除的記憶媒體之放大橫剖視圖；第2A圖為根據本發明之一可電氣地寫入與抹除的記憶媒體之示意圖；第2B圖為根據本發明之一實施例之可電氣地寫入與抹除的記憶媒體之一記憶晶胞的放大橫剖視圖；第3圖為根據本發明另一實施例之用於一可電氣地寫入與抹除的記憶媒體之一記憶晶胞的一資料記錄元件之放大橫剖視圖；第4圖為根據本發明另一實施例之用於一可電氣地寫入與抹除的記憶媒體之一記憶晶胞的一資料記錄元件之放大橫剖視圖；第5A圖為顯示根據本發明之記憶媒體的寫入－抹除性質之一實驗曲線的圖形；第5B圖為顯示根據本發明之記憶媒體的一資料寫入程序期間之一脈衝電流曲線之示波器螢幕列印；第6圖為顯示根據本發明之相對於記憶媒體的脈衝電流之電阻的圖形；第7圖為顯示根據本發明之一用於產生可電氣地寫入與抹除的記憶媒體所用之一記憶晶胞之方法的流程圖；及第8圖為根據本發明另一實施例之可電氣地寫入與抹除的記憶媒體之一記憶晶胞的部分橫剖視圖。
 較佳實施例之詳細說明
如第2A及2B圖所示，根據本發明的一實施例之一可電氣地寫入與抹除的記憶媒體20之一記憶晶胞200係包含諸如一半導體晶圓210等一基材、形成於基材210上之一第一接觸部220及一第二接觸部230。一資料記錄元件240係形成於第一及第二接觸部220與230之間，且提供一絕緣材料250用來隔離記憶體與其他晶胞。一高溫電極225形成為與資料記錄元件240相鄰。記憶媒體20中，形成有一陣列的二維或三維記憶晶胞200。
資料記錄元件240包含複數個多層結構242、244，而各多層結構242、244分別包含至少兩順序性配置的個別層242a、242b及244a、244b。各多層結構242、244中的個別層亦即個別層242a及242b係由不同材料形成，而個別層242a或242b的至少一者由相變材料形成。當提及用來形成個別層242a、242b及244a、244b等之不同材料時，係包括了至少一個別層由具有另一個別層中所缺乏的至少一原子元素之材料所製成之情形。此相變材料可為選自包括下列元素或合金的群組之一或多者：Ge、Te、Sb、Ag、GeTe、SbTe、AgIn、GeSbTe、AgInSbTe、TeAsGe、TeSeS、TeSeSb、InSbTe、TeGeSn、In、Cr、N、Se、Sn、Si、Bi及Ag。同理，第二多層結構244中的個別層244a及244b可能由與個別層242a及242b相同的各別材料所形成。
一實施例中，複數個個別層的至少一者係以晶系狀態沉積以提供晶系核心來縮短各別個別層的相變時間。另一實施例中，複數個個別層的至少一者係在晶系狀態中具有比非晶系狀態中更低之一電阻。
一實施例中，各多層結構中之第一個別層242a及242b係由諸如Sb2 Te3 等一類型材料形成，而各多層結構中之第二個別層242b及244b係由諸如GeTe等另一類型材料形成。此實施例中，Sb2 Te3 所形成的個別層242a係具有用來形成另一個別層242b的材料中所缺乏之原子元素Sb。
根據本發明的一實施例，複數個多層結構及其個別層係滿足根據下列表示式之形式： 其中mi 代表各多層結構中之層數且mi 2；n代表多層結構的總數且n2；j代表多層結構的序數且j1；P j 1 ,P j 2 ,...,代表不同的材料選項；(P j 1 ,P j 2 ,...,)代表記憶層的一個多層結構。
本文用語“多層結構序數”係為一多層結構中之各別個別層的一配置順序。譬如，已知mI ＝4且n＝2，當j＝1時，多層結構具有下列形式：(P 1 1 ,P 1 2 ,P 1 3 ,P 1 4 )1 ,(P 1 1 ,P 1 2 ,P 1 3 ,P 1 4 )2 , (1.1)其中第二多層結構中的個別層係利用第一多層結構的相同順序加以配置。
當j＝2時，多層結構具有下列形式：(P 1 1 ,P 1 2 ,P 1 3 ,P 1 4 )1 ,(P 2 1 ,P 2 2 ,P 2 3 ,P 2 4 )2 , (1.2)其中第二多層結構中的個別層可由與第一多層結構各別相同的材料所形成，但利用與第一多層結構不同的順序加以配置。
各個別層具有約0.1至10奈米的厚度。一較佳實施例中，個別層具有相同厚度。記錄層的總厚度位於約5奈米至約500奈米的範圍，亦即：
其中代表各個別層的厚度。
一更佳實施例中，記錄層的總厚度位於約5奈米至約100奈米的範圍。
或者，任兩相鄰層的厚度比值係位於約0.1至10的範圍中，亦即：
其中代表一個別層的一鄰層。
藉由改變個別層的厚度及材料，資料記錄元件240可由一具有本發明之可電氣地寫入與抹除的記憶媒體所需要的熱性質之超晶格狀結構形成。
根據本發明另一實施例，記錄層的複數個多層結構係具有下列形式：
其中代號具有與上文表示式(1)相同的意義，此外，複數個多層結構係進一步包含一與首先配置的個別層P1 1 相同之一最後個別層。
根據本發明的一實施例，第一個別層及最後個別層兩者皆具有比多層結構的其他層更高之結晶速度，且具有比多層結構的其他層更低之結晶溫度。該第一個別層及最後個別層的結晶溫度較佳係位於約90℃至120℃的範圍中。
本發明中，利用“超晶格狀”用語來代表可電氣地寫入與抹除的記憶媒體所採行之新穎結構。可利用交替式沉積兩或更多層以形成週期性重覆之相變層的多層結構，藉以製備此結構。然而，此結構可能不受限於或嚴格地滿足一般使用在其中譬如需使層厚度小於載體的波耳半徑之帶隙工程中的一超晶格結構之判別標準。根據本發明之一可電氣地寫入與抹除的記憶媒體係界定一種著重於電氣及熱性質之用於資料記錄元件之結構。
本發明中所使用之多層或超晶格狀結構係形成用來企圖改良可電氣地寫入與抹除的記憶媒體之許多方面的效能，包括增加切換速度、縮短存取時間、提高裝置可靠度、及降低程式化電流。本發明中，由各個別層之間不同原子元素或組成物的材料所製成之多層或超晶格結構主要係有助於降低個別層之間的熱傳導性、及降低自資料記錄元件往外之熱擴散。結果，可縮短升溫時間，而導致相變時間降低至比先前技術C－RAM中顯著更短之一位準。隨著平面中及跨平面熱傳導性之減小，可使從資料記錄元件至媒體其他部分之熱擴散變慢。結果，可顯著地降低程式化電流。亦可調整相位轉變溫度及活化能，因此可縮短再結晶時間。
並且，在資料記錄元件之多層或超晶格狀結構的個別層之間產生一障壁效應，其有助於抑制原子性擴散，藉以降低資料記錄元件與媒體其他部分之間的相互擴散並防止許多覆寫週期後之信號劣化。
第3圖顯示根據本發明另一實施例之用於可電氣地寫入與抹除的記憶媒體之一記憶晶胞的資料記錄元件340之一結構。此資料記錄元件340係包含一第一多層結構341、一配置於第一多層結構341上之第二多層結構342、一配置於第二多層結構342上之第三多層結構343、一配置於第三多層結構343上之第四多層結構344、一配置於第四多層結構344上之第五多層結構345。第一多層結構341包含兩個別層341a及341b。第二多層結構342包含兩個別層342a及342b。第三多層結構343包含兩個別層343a及343b。第四多層結構344包含兩個別層344a及344b。第五多層結構345包含兩個別層345a及345b。十個個別層341a、341b、342a、342b、343a、343b、344a、344b、345a及345b係如第3圖所示交替式配置。一特定範例中，各多層結構的第一個別層341a、342a、343a、344a、345a係由Sb2 Te3 形成且各具有約5.2奈米的厚度。各多層結構的第二個別層341b、342b、343b、344b、345b係由GeTe形成且各具有約2.6奈米的厚度。
可瞭解在第3圖所示的實施例中，上述表示式(1)的參數係具有以下數值：多層結構數為5（亦即n＝5）；各多層結構包含兩個別層（亦即mi ＝2）。因為各多層結構中的個別層以相同順序配置（亦即一GeTe位於一Sb2 Te3 層的頂上，多層結構序數＝1）。
資料記錄元件340的總厚度係為十個個別層341a、341b、342a、342b、343a、343b、344a、344b、345a及345b的厚度加總，亦即39奈米。兩相鄰層（譬如層341a及341b）的厚度比值係為5.2/2.6＝2.0，而另兩相鄰層的厚度比值（譬如層341b及342a）為2.6/5.2＝0.5。
第4圖顯示根據本發明另一實施例之用於可電氣地寫入與抹除的記憶媒體之一記憶晶胞的資料記錄元件440之一結構。此實施例中，十個個別層441a、441b、442a、442b、443a、443b、444a、444b、445a及445b係如第4圖所示交替式配置。一特定範例中，各多層結構的第一個別層441a、442a、443a、444a、445a係由Sb2 Te3 形成且各具有約5.2奈米的厚度。各多層結構的第二個別層441b、442b、443b、444b、445b由GeTe形成且各具有約2.6奈米的厚度。最後層490由Sb2 Te3 形成且具有約5.2奈米的厚度，而其與第一個別層441a相同。應瞭解此實施例對應於上述表示式(2)之結構，且具有約41.6奈米的總厚度。
實驗顯示，一記憶體裝置的資料記錄元件係能夠在一資料寫入程序或一資料抹除程序期間回應一小於約10奈秒的電脈衝在晶系狀態與非晶系狀態之間轉換相位。第5A圖顯示根據本發明的一實施例施加至一記憶媒體之一電脈衝的實驗結果，其展現出資料記錄元件係回應一寫入電流的7奈秒脈衝寬度從晶系狀態轉換成非晶系狀態，並回應一抹除電流的10奈秒脈衝寬度從非晶系狀態轉換成晶系狀態。其中亦顯示非晶系狀態與晶系狀態之間的電阻差異可最高達到一階。一示波器所捕捉到的7奈秒寫入電流脈衝顯示於第5B圖中。這些結果顯示，對於根據本發明的一記憶媒體，相較於習知的C－RAM裝置可顯著地降低資料寫入及資料抹除時程兩者。寫入電流脈衝及抹除電流脈衝可為單一脈衝或為一連串的多脈衝。
第6圖顯示根據本發明之記憶媒體的電阻與脈衝電流之間的關係。如第6圖所示，當一施加至一記憶媒體之電流的振幅抵達一特定位準時，此媒體將從非晶系狀態切換至晶系狀態。為了切換根據本發明的一記憶媒體之狀態，脈衝電流僅需要具有約7奈秒的寬度，而顯著地低於習知C－RAM媒體所需要之約50至100奈秒，且電流值約比一習知C－RAM媒體所需要者更低50%。
如第7圖所示，提供根據本發明之一用於製造可電氣地寫入與抹除的記憶媒體之一記憶晶胞所用的一資料記錄元件之方法700。此方法包含在第一方塊710中沉積一第一多層結構於一基材上，而在下一方塊720中，沉積進一步的一或多個多層結構於該第一多層結構上以形成一層疊式結構。該首先沉積的第一結構係具有至少兩層，該等層的至少一者係由一能夠回應一電脈衝在一晶系狀態與一非晶系狀態之間改變相位之材料製成。該等進一步的多層結構係包含至少兩層，該等層的至少一者由一能夠回應一電脈衝在一晶系狀態與一非晶系狀態之間改變相位之材料製成。個別層的一者係由一具有另一個別層中所缺乏的至少一原子元素之材料製成。
一實施例中，第一或進一步的多層結構係依據相同或不同順序加以沉積。另一實施例中，一最後的個別層係進一步沉積在藉由與該多層結構的第一個別層相同的材料製成之進一步的多層結構上。第一個別層及最後個別層皆具有比多層結構的其他層更高之結晶速度，並具有比多層結構的其他層更低之結晶溫度。該第一個別層及最後個別層之結晶溫度較佳係位於約90℃至120℃的範圍中。
第8圖顯示根據本發明的一進一步實施例之一可電氣地寫入與抹除的記憶媒體。此實施例中，一可電氣地寫入與抹除的記憶媒體之一記憶晶胞800係包含一諸如一半導體晶圓810等基材、一底電極820、及一形成於基材810上之頂電極830。一資料記錄元件840係形成於頂與底電極820及830之間且受到絕緣體850圍繞。底電極820形成為與資料記錄元件840相鄰且有一邊緣820a與其接觸。此組態下，資料記錄元件840與底電極820之間的接觸面積係取決於底電極820的厚度820t。藉由控制底電極820的厚度，可大幅地降低接觸面積。降低的接觸面積亦有助於降低對於資料記錄元件寫入/讀出資訊之電流，而與多層結構所引發之熱傳抑制效應形成互補。
雖然已經連同圖式及上文詳細描述來顯示本發明的實施例，應瞭解本發明不限於所揭露的實施例且能夠具有眾多的重新排列、修改、另外方式及代替物而不脫離由申請專利範圍所界定之本發明的精神與範圍。
6．．．第一分隔配置的接觸部
250．．．絕緣材料
8A．．．第二分隔配置的接觸部
341．．．第一多層結構
10．．．單晶矽半導體晶圓
342．．．第二多層結構
20．．．可電氣地寫入與抹除的記憶媒體
343．．．第三多層結構
344．．．第四多層結構
36．．．記憶材料
345．．．第五多層結構
200,800．．．記憶晶胞
490．．．最後層
210,810．．．半導體晶圓
700．．．步驟
220．．．第一接觸部
710．．．步驟
225．．．高溫電極
720．．．步驟
230．．．第二接觸部
820a．．．邊緣
240,340,440,840．．．資料記錄元件
820t．．．底電極厚度
242,244．．．多層結構
820．．．底電極
242a,242b,244a,244b,341a,341b,342a,342b,343a,343b,344a,344b,345a,345b,441a,441b,442a,442b,443a,443b,444a,444b,445a,445b．．．個別層
830．．．頂電極
850．．．絕緣體
第1圖為一先前技術之可電氣地寫入與抹除的記憶媒體之放大橫剖視圖；第2A圖為根據本發明之一可電氣地寫入與抹除的記憶媒體之示意圖；第2B圖為根據本發明之一實施例之可電氣地寫入與抹除的記憶媒體之一記憶晶胞的放大橫剖視圖；第3圖為根據本發明另一實施例之用於一可電氣地寫入與抹除的記憶媒體之一記憶晶胞的一資料記錄元件之放大橫剖視圖；第4圖為根據本發明另一實施例之用於一可電氣地寫入與抹除的記憶媒體之一記憶晶胞的一資料記錄元件之放大橫剖視圖；第5A圖為顯示根據本發明之記憶媒體的寫入－抹除性質之一實驗曲線的圖形；第5B圖為顯示根據本發明之記憶媒體的一資料寫入程序期間之一脈衝電流曲線之示波器螢幕列印；第6圖為顯示根據本發明之相對於記憶媒體的脈衝電流之電阻的圖形；第7圖為顯示根據本發明之一用於產生可電氣地寫入與抹除的記憶媒體所用之一記憶晶胞之方法的流程圖；及第8圖為根據本發明另一實施例之可電氣地寫入與抹除的記憶媒體之一記憶晶胞的部分橫剖視圖。
200．．．記憶晶胞
210．．．半導體晶圓
220．．．第一接觸部
225．．．高溫電極
230．．．第二接觸部
240．．．資料記錄元件
242,244．．．多層結構
242a,242b,244a,244b．．．個別層
250．．．絕緣材料

Claims (37)

  1. 一種資料記錄元件，包含：複數個多層結構，其中該等複數個多層結構中之每一者包含由相變材料構成的複數個層；該等複數個層中之每一者之由一第一相變材料構成之一第一層；該等複數個層中之每一者之由一第二相變材料構成之一第二層，該第二相變材料具有該第一相變材料所缺乏之至少一原子元素；由相變材料構成之一初始層，該初始層係該等複數個多層結構中之一第一者之該等複數個層中之一第一層；由相變材料構成之一最後層，該最後層係位於該等複數個多層結構中之一最後一者上，其中構成該初始層之相變材料與構成該最後層之相變材料具有一較低的結晶溫度與一較高的結晶速度，相較於構成該等複數個多層結構中之每一者之該等複數個層中之一剩餘者之相變材料，其中構成該初始層之相變材料及構成該最後層之相變材料之該結晶溫度係位於自約90℃至約120℃之一範圍內。
  2. 如申請專利範圍第1項之資料記錄元件，更包含：包括以一順序配置之第一複數層之該等複數個多層結構中之一者；以及包括以該順序配置之第二複數層之該等複數個多 層結構中之一第二者。
  3. 如申請專利範圍第1項之資料記錄元件，更包含：包括以一第一順序配置之第一複數層之該等複數個多層結構中之一者；以及包括以一第二順序配置之第二複數層之該等複數個多層結構中之一第二者。
  4. 如申請專利範圍第1項之資料記錄元件，更包含：位於該等複數個多層結構中之每一者之該等複數個層之每一層具有一在約0.1奈米(nm)至約10奈米(nm)的一範圍中的厚度。
  5. 如申請專利範圍第1項之資料記錄元件，其中位於該等多層結構中之每一者之該等複數個層包含：該等複數個層中之一第一者具有一第一厚度；以及該等複數個層中之一第二者具有該第一厚度。
  6. 如申請專利範圍第1項之資料記錄元件，其中位於該等多層結構中之每一者之該等複數個層包含：該等複數個層中之一第一者；以及相鄰於該等複數個層中之該第一者之該等複數個層中之一第二者，其中該等複數個層中之該第二者對該等複數個層中之該第一者之一厚度比值係介於約0.1至10之間。
  7. 如申請專利範圍第1項之資料記錄元件，其中該資料記錄元件具有一約5奈米(nm)至約500奈米(nm)之總厚度。
  8. 如申請專利範圍第1項之資料記錄元件，其中該資料記 錄元件具有一約5奈米(nm)至約100奈米(nm)之總厚度。
  9. 如申請專利範圍第1項之資料記錄元件，其中該最後層及位於該等多層結構中之每一者之該等複數個層之每一者包含：一選自由下列各物組成的一群組之材料：Ge、Te、Sb、GeTe、SbTe、AgIn、Ge、Sb、Te、AgInSbTe、TeAsGe、TeSeS、TeSeSb、InSbTe、TeGeSn、In、Cr、N、Se、Sn、Si、Bi及Ag。
  10. 如申請專利範圍第1項之資料記錄元件，更包含：以一晶系狀態沉積之一層，該層係自該最後層及位於該等多層結構中之每一者之該等複數個層之每一者選出之一者。
  11. 如申請專利範圍第1項之資料記錄元件，更包含：具有在該晶系狀態中比在一非晶系狀態中更低之一電阻之一層，該層係自該最後層及位於該等多層結構中之每一者之該等複數個層之每一者選出之一者。
  12. 如申請專利範圍第1項之資料記錄元件，更包含：自該等複數個多層結構及該最後層形成之一超晶格狀結構。
  13. 一種記憶晶胞，包含：一基材；形成於該基材上之一第一接觸部；位於該第一接觸部上之複數個多層結構，其中該等複數個多層結構中之每一者包含由相變材料構成之複 數個層；該等複數個層中之每一者之由一第一相變材料構成之一第一層；該等複數個層中之每一者之由一第二相變材料構成之一第二層，該第二相變材料具有該第一相變材料所缺乏之至少一原子元素；由相變材料構成之一初始層，該初始層係該等複數個多層結構中之一第一者之該等複數個層中之一第一層；由相變材料構成之一最後層，該最後層係位於該等複數個多層結構中之一最後一者上，其中構成該初始層之相變材料與構成該最後層之相變材料具有一較低的結晶溫度與一較高的結晶速度，相較於構成該等複數個多層結構中之每一者之該等複數個層之一剩餘者之相變材料，其中構成該初始層之相變材料及構成該最後層之相變材料之該結晶溫度係位於自約90℃至約120℃之一範圍內；以及形成於該最後層上之一第二接觸部。
  14. 如申請專利範圍第13項之記憶晶胞，更包含：介於該第一接觸部及該基材間之一絕緣材料層。
  15. 如申請專利範圍第13項之記憶晶胞，更包含隔離該記憶晶胞與一相鄰記憶晶胞之一絕緣材料。
  16. 如申請專利範圍第13項之記憶晶胞，更包含：包括以一順序配置之第一複數層之該等複數個多 層結構中之一者；以及包括以該順序配置之第二複數層之該等複數個多層結構中之一第二者。
  17. 如申請專利範圍第13項之記憶晶胞，更包含：包括以一第一順序配置之第一複數層之該等複數個多層結構中之一者；以及包括以一第二順序配置之第二複數層之該等複數個多層結構中之一第二者。
  18. 如申請專利範圍第13項之記憶晶胞，更包含：位於該等複數個多層結構中之每一者之該等複數個層中之每一層，其具有一在約0.1奈米(nm)至約10奈米(nm)的一範圍中的厚度。
  19. 如申請專利範圍第13項之記憶晶胞，其中位於該等多層結構中之每一者之該等複數個層包含：該等複數個層中之一第一者具有一第一厚度；以及該等複數個層中之一第二者具有該第一厚度。
  20. 如申請專利範圍第13項之記憶晶胞，其中位於該等多層結構中之每一者之該等複數個層包含：該等複數個層中之一第一者；以及相鄰於該等複數個層中之該第一者之該等複數個層中之一第二者，其中該等複數個層中之該第二者對該等複數個層中之該第一者之一厚度比值係介於約0.1至10之間。
  21. 如申請專利範圍第13項之記憶晶胞，其中該資料記錄元 件具有一約5奈米(nm)至約500奈米(nm)之總厚度。
  22. 如申請專利範圍第13項之記憶晶胞，其中該資料記錄元件具有一約5奈米(nm)至約100奈米(nm)之總厚度。
  23. 如申請專利範圍第13項之記憶晶胞，其中該最後層及位於該等多層結構中之每一者之該等複數個層之每一者包含：一選自由下列各物組成的一群組之材料：Ge、Te、Sb、GeTe、SbTe、AgIn、Ge、Sb、Te、AgInSbTe、TeAsGe、TeSeS、TeSeSb、InSbTe、TeGeSn、In、Cr、N、Se、Sn、Si、Bi及Ag。
  24. 如申請專利範圍第13項之記憶晶胞，更包含：以一晶系狀態沉積之一層，該層係自該最後層及位於該等多層結構中之每一者之該等複數個層之每一者選出之一者。
  25. 如申請專利範圍第13項之記憶晶胞，更包含：具有在該晶系狀態中比在一非晶系狀態中更低之一電阻之一層，該層係自該最後層及位於該等多層結構中之每一者之該等複數個層之每一者選出之一者。
  26. 如申請專利範圍第13項之記憶晶胞，更包含：自該等複數個多層結構及該最後層形成之一超晶格狀結構。
  27. 一種製造資料記錄元件之方法，包含：沉積一第一多層結構於一基材上，其中該第一多層結構包含由相變材料構成之複數個層，該第一多層結構 之該等複數個層中之由一第一相變材料構成之一第一層，該第一多層結構之該等複數個層中之由一第二相變材料構成之一第二層，該第二相變材料具有該第一相變材料所缺乏之至少一原子元素，由相變材料構成之一初始層，該初始層係該第一多層結構之該等複數個層中之該第一層；沉積一或更多個多層結構於該第一多層結構上，以形成一層疊式結構，其中該等更多個多層結構中之每一者包含由相變材料構成之複數個層，以一第一相變材料構成之該等更多個多層結構中之每一者之該等複數個層之一第一層，以一第二相變材料構成之該等更多個多層結構中之每一者之該等複數個層中之一第二層，該第二相變材料具有該第一相變材料所缺乏之至少一原子元素；沉積由相變材料構成之一最後層於該等更多個多層結構中之一最後一者上，其中構成該初始層之相變材料與構成該最後層之相變材料具有一較低的結晶溫度與一較高的結晶速度，相較於構成該等第一及更多個多層結構中之該等複數個層中之一剩餘者之相變材料，其中構成該初始層之相變材料及構成該最後層之相變材料之該結晶溫度係位於自約90℃至約120℃之一範圍內。
  28. 如申請專利範圍第27項之方法，其中構成該最後層之相變材料係由與構成該初始層之相變材料相同之材料所 形成。
  29. 一種製造記憶晶胞之方法，包含：沉積一絕緣材料於一基材上；沉積一第一接觸部於該絕緣材料上；與該第一接觸部相鄰地沉積一高溫電極；順序性沉積複數個多層結構，以形成一資料記錄元件，其中該等複數個多層結構中之每一者包含由相變材料構成之複數個層，以一第一相變材料構成之該等複數個層中之每一者之一第一層，以一第二相變材料構成之該等複數個層中之每一者之一第二層，該第二相變材料具有該第一相變材料所缺乏之至少一原子元素，由相變材料構成之一初始層，該初始層係該等複數個多層結構中之一第一者之該等複數個多數層之一第一層；沉積由相變材料構成之一最後層於該等複數個多層結構中之一最後一者上，其中構成該初始層之相變材料與構成該最後層之相變材料具有一較低的結晶溫度與一較高的結晶速度，相較於構成該等複數個多層結構中之每一者之該等複數個層中之一剩餘者之相變材料，其中構成該初始層之相變材料及構成該最後層之相變材料之該結晶溫度係位於自約90℃至約120℃之一範圍內；沉積一第二接觸部於由相變材料構成之該最後層上；以及再沉積絕緣材料以隔離該記憶晶胞與相鄰記憶晶 胞。
  30. 如申請專利範圍第29項之方法，其中構成該最後層之相變材料係由與構成該第一層之相變材料相同之材料所形成。
  31. 一種對於可電氣地寫入與抹除的記憶媒體寫入與抹除資訊之方法，該可電氣地寫入與抹除的記憶媒體具有複數個記憶晶胞及一導體的排列，使得每一記憶晶胞係電性位址化，每一記憶晶胞包含：一基材；形成於該基材上之第一及第二接觸部；一資料記錄元件，其係形成於該等第一及第二接觸部之間，該資料記錄元件具有複數個多層結構的一層疊式結構，其中該等複數個多層結構中之每一者包含順序性配置的由相變材料構成之複數個層，由一第一相變材料構成之該等複數個層中之每一者之一第一層，由一第二相變材料構成之該等複數個層中之每一者之一第二層，該第二相變材料具有該第一相變材料所缺乏之至少一原子元素，由相變材料構成之一初始層，該初始層係該等複數個多層結構中之一第一者之該等複數個層中之一第一層，由相變材料構成之一最後層，該最後層係形成於該等複數個多層結構中之一最後一者上，其中構成該初始層之相變材料與構成該最後層之相變材料具有一較低的結晶溫度與一較高的結晶速度，相較於構成該等複數個多層結構中之每一者之該等複數個層之一 剩餘者之相變材料，其中構成該初始層之相變材料及構成該最後層之相變材料之該結晶溫度係位於自約90℃至約120℃之一範圍內；及一高溫電極，其係與該資料記錄元件相鄰地形成；該方法包括：經由該高溫電極施加一能量脈衝至該資料記錄元件，該能量脈衝供應充分之能量以使該相變材料改變於一晶系相位與一非晶系相位之間。
  32. 如申請專利範圍第31項之方法，其中該能量脈衝係一單一脈衝。
  33. 如申請專利範圍第31項之方法，其中該能量脈衝係一連串的多脈衝。
  34. 如申請專利範圍第31項之方法，其中該能量脈衝對於資料寫入具有小於約50奈秒(ns)之一時程。
  35. 如申請專利範圍第33項之方法，其中該能量脈衝對於資料寫入具有不大於7奈秒(ns)之一時程。
  36. 如申請專利範圍第31項之方法，其中該能量脈衝對於資料抹除具有小於約50奈秒(ns)之一時程。
  37. 如申請專利範圍第35項之方法，其中該能量脈衝對於資料抹除具有不大於約10奈秒(ns)之一時程。
TW094104851A 2004-02-19 2005-02-18 可以電氣地寫入與抹除之記憶媒體及相關方法 TWI406281B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SG200400804 2004-02-19

Publications (1)

Publication Number Publication Date
TWI406281B true TWI406281B (zh) 2013-08-21

Family

ID=34882405

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094104851A TWI406281B (zh) 2004-02-19 2005-02-18 可以電氣地寫入與抹除之記憶媒體及相關方法

Country Status (3)

Country Link
US (1) US7718987B2 (zh)
TW (1) TWI406281B (zh)
WO (1) WO2005081256A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2861887B1 (fr) * 2003-11-04 2006-01-13 Commissariat Energie Atomique Element de memoire a changement de phase a cyclabilite amelioree
US20070037316A1 (en) * 2005-08-09 2007-02-15 Micron Technology, Inc. Memory cell contact using spacers
JP4875708B2 (ja) * 2005-10-17 2012-02-15 エージェンシー フォー サイエンス，テクノロジー アンド リサーチ 新規な相変化磁性材料
JP4635236B2 (ja) * 2008-10-30 2011-02-23 独立行政法人産業技術総合研究所 固体メモリの製造方法
JP4599598B2 (ja) * 2009-03-04 2010-12-15 独立行政法人産業技術総合研究所 固体メモリ
JP2010287744A (ja) * 2009-06-11 2010-12-24 Elpida Memory Inc 固体メモリ、データ処理システム及びデータ処理装置
JP5705689B2 (ja) * 2011-09-05 2015-04-22 株式会社アルバック 相変化メモリの形成方法、及び相変化メモリの形成装置
JP5934086B2 (ja) * 2012-12-27 2016-06-15 株式会社東芝 記憶装置
JP6162031B2 (ja) * 2013-11-26 2017-07-12 株式会社日立製作所 相変化メモリおよび半導体記録再生装置
CN108321295A (zh) * 2015-12-07 2018-07-24 江苏理工学院 一种用于相变存储器的Si/Sb类超晶格相变薄膜材料
CN110571329B (zh) * 2019-08-16 2021-06-04 华中科技大学 一种高可靠性相变材料和相变存储器及制备方法
US11121319B2 (en) * 2019-12-11 2021-09-14 International Business Machines Corporation Phase-change memory with no drift

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4177475A (en) * 1977-10-31 1979-12-04 Burroughs Corporation High temperature amorphous memory device for an electrically alterable read-only memory
US4203123A (en) * 1977-12-12 1980-05-13 Burroughs Corporation Thin film memory device employing amorphous semiconductor materials
US5363329A (en) * 1993-11-10 1994-11-08 Eugeniy Troyan Semiconductor memory device for use in an electrically alterable read-only memory
US5837564A (en) * 1995-11-01 1998-11-17 Micron Technology, Inc. Method for optimal crystallization to obtain high electrical performance from chalcogenides
EP1202285A2 (en) * 2000-10-27 2002-05-02 Matsushita Electric Industrial Co., Ltd. Memory, writing apparatus, reading apparatus, writing method, and reading method
US6507061B1 (en) * 2001-08-31 2003-01-14 Intel Corporation Multiple layer phase-change memory
US20030155589A1 (en) * 2002-02-20 2003-08-21 Campbell Kristy A. Silver-selenide/chalcogenide glass stack for resistance variable memory
US20040026730A1 (en) * 2002-08-08 2004-02-12 Kostylev Sergey A. Programmable resistance memory element with layered memory material

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5063097A (en) * 1988-12-16 1991-11-05 Toray Industries, Inc. Optical recording medium
JP3647848B2 (ja) * 2002-09-10 2005-05-18 日立マクセル株式会社 情報記録媒体
US6927410B2 (en) * 2003-09-04 2005-08-09 Silicon Storage Technology, Inc. Memory device with discrete layers of phase change memory material

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4177475A (en) * 1977-10-31 1979-12-04 Burroughs Corporation High temperature amorphous memory device for an electrically alterable read-only memory
US4203123A (en) * 1977-12-12 1980-05-13 Burroughs Corporation Thin film memory device employing amorphous semiconductor materials
US5363329A (en) * 1993-11-10 1994-11-08 Eugeniy Troyan Semiconductor memory device for use in an electrically alterable read-only memory
US5837564A (en) * 1995-11-01 1998-11-17 Micron Technology, Inc. Method for optimal crystallization to obtain high electrical performance from chalcogenides
EP1202285A2 (en) * 2000-10-27 2002-05-02 Matsushita Electric Industrial Co., Ltd. Memory, writing apparatus, reading apparatus, writing method, and reading method
US20020131309A1 (en) * 2000-10-27 2002-09-19 Takashi Nishihara Memory, writing apparatus, reading apparatus, writing method, and reading method
US6507061B1 (en) * 2001-08-31 2003-01-14 Intel Corporation Multiple layer phase-change memory
US20030155589A1 (en) * 2002-02-20 2003-08-21 Campbell Kristy A. Silver-selenide/chalcogenide glass stack for resistance variable memory
US20040026730A1 (en) * 2002-08-08 2004-02-12 Kostylev Sergey A. Programmable resistance memory element with layered memory material

Also Published As

Publication number Publication date
US7718987B2 (en) 2010-05-18
US20080001136A1 (en) 2008-01-03
WO2005081256A1 (en) 2005-09-01

Similar Documents

Publication Publication Date Title
TWI325174B (en) I-shaped phase change memory cell
JP4933687B2 (ja) 相変化性メモリ材料と誘電材料との混合物から成る複合メモリ材料
JP4025527B2 (ja) メモリ、書き込み装置、読み出し装置およびその方法
CN100524880C (zh) 具有热隔离结构的ⅰ型相变化存储单元
JP4911845B2 (ja) 相変化型不揮発性メモリ素子、該相変化型不揮発性メモリ素子を用いたメモリアレーおよび該相変化型不揮発性メモリ素子の情報記録方法
US20080273370A1 (en) Integrated Circuit, Method of Operating an Integrated Circuit, Memory Cell Array, and Memory Module
JP6086097B2 (ja) 多段相変化材料および多値記録相変化メモリ素子
TWI406281B (zh) 可以電氣地寫入與抹除之記憶媒體及相關方法
US20070200108A1 (en) Storage node, phase change random access memory and methods of fabricating the same
TW200304235A (en) Multiple data state memory cell
JP2004363586A (ja) 相変換メモリ装置
JPH11510317A (ja) 電気的に消去可能で直接上書き可能な複数ビット単一セル記憶素子及びそれらで作製されるアレイ
KR20070111896A (ko) ＧｅＢｉＴｅ막을 상변화 물질막으로 채택하는 상변화 기억 셀, 이를 구비하는 상변화 기억소자, 이를 구비하는 전자 장치 및 그 제조방법
KR100687709B1 (ko) 멀티비트형 상변화 메모리 소자 및 그 구동 방법
TWI315066B (en) Non-volatile memory element and method of manufacturing the same
US7884342B2 (en) Phase change memory bridge cell
JP4465969B2 (ja) 半導体記憶素子及びこれを用いた半導体記憶装置
CN101241756A (zh) 具有不同读取与程序化路径的存储单元
JP2003100084A (ja) 相変化型不揮発性記憶装置
US11545214B2 (en) Resistive memory device
US8610098B2 (en) Phase change memory bridge cell with diode isolation device
TWI335663B (en) Electrically rewritable non-volatile memory element
TWI310558B (en) Phase change memory cell
CN114843305B (zh) 相变存储器及其制备方法
WO2012117773A1 (ja) 固体メモリ

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees