TWI405311B - 半導體裝置、嵌埋電子元件之封裝結構、及其製法 - Google Patents

Description

半導體裝置、嵌埋電子元件之封裝結構、及其製法

本發明係關於一種半導體裝置、嵌埋電子元件之封裝結構、及其製法，尤指一種適用於大區域且多電子元件之半導體裝置、嵌埋電子元件之封裝結構、及其製法，以提升對位之精準度。

隨著電子產業的蓬勃發展，電子產品亦逐漸進入多功能、高性能的研發方向。為滿足半導體封裝件高積集度(integration)以及微型化(miniaturization)的封裝要求，提供多數主被動元件及線路連接之電路板，亦逐漸由單層板演變成多層板，以使在有限的空間下，藉由層間連接技術(interlayer connection)擴大電路板上可利用的佈線面積而配合高電子密度之積體電路(integrated circuit)需求。

一般半導體裝置之製程，首先係由晶片載板製造業者生產適用於該半導體裝置之晶片載板，如基板或導線架。之後再將該些晶片載板交由半導體封裝業者進行置晶、打線、封膠以及植球等封裝製程。又一般半導體封裝是將半導體晶片背面黏貼於封裝基板頂面進行打線接合(wire bonding)，或者將半導體晶片之作用面以覆晶接合(flip chip)方式與封裝基板接合，再於基板之背面植以焊料球以供與其他電子裝置進行電性連接。

隨著技術發展，近來有許多研究發展出電子元件嵌埋於基板中之方法，在相同封裝單位體積中容納更多數量的線路及電子元件，以滿足電子產品輕薄短小化之需求。業界現行嵌埋晶片於基板之技術中，多將晶片埋入基板後，於晶片及基板表面同時進行增層。其中，美國專利第6928726號，係揭示一種嵌埋電子元件之封裝結構及其製作方法，以將電子元件嵌埋於封裝基板。

請參閱圖1A至圖1D，此為習知之嵌埋電子元件之封裝結構之製作流程剖視圖。首先，如圖1A所示，提供一表面具有線路層51a之核心板4。接著，於核心板4形成一貫穿開口420，而後將一電子元件1置入此貫穿開口420。而後，利用增層技術，形成一增層結構6a於電子元件1及核心板4之表面，其中此增層結構6a具有一介電層60、介電層60表面之第二線路層62、及導電盲孔63，如圖1B所示。在形成增層結構的過程中，經熱壓後，介電層60會流入電子元件1及貫穿開口420間的間隙44中，使電子元件1固定於核心板4之貫穿開口中。此外，增層結構6a之導電盲孔63係使用雷射燒灼(laser ablation)的方式形成在介電層60中，且部分之導電盲孔63係電性連接於電子元件1之電極墊11。此外，更於核心板4之兩側分別進行增層製程，以形成一嵌埋電子元件之封裝基板，如圖1C所示。

因此，若要電性連接電子元件與增層結構之第二線路層，必須在對應於電子元件之電極墊位置之介電層進行雷射燒灼以形成導電盲孔，以達到最佳的對位精準度。然而，對各個電子元件分別進行對位，將增加製程的時間，此外，其他各增層線路的電性連接更須重新對位以雷射燒灼形成導電盲孔，無法達到高產量之需求。同時，在形成與電子元件電性連接之導電盲孔時，若產生對位偏移的情形，可能會造成雷射加工損害到電子元件的問題，更可能會造成電性失效。

因此，現行亟需研發出能改善上述問題或缺點之封裝基板結構，以提升電子元件之對位精準度，並避免因雷射燒灼而造成電子元件之損傷。

本發明之主要目的係在提供一種半導體裝置及包含其之嵌埋電子元件之封裝基板結構，俾能藉由提升電子元件之對位精準度，而改善因電子元件對位偏移而影響品質及良率的問題。

本發明之另一目的係在提供一種半導體裝置及包含其之嵌埋電子元件之封裝基板結構之製法，俾能大面積進行電子元件之對位，而節省製作成本且提升量產能力。

為達成上述目的，本發明提供一種半導體裝置，包括：一電子元件，係具有相對之一作用面、一非作用面、及一保護層，該作用面具有複數電極墊，該保護層係設於該作用面，且該保護層具有複數第一開孔以使該第一開孔中之該等電極墊不被保護層所覆蓋；一承載板，係具有一第一表面及一相對之第二表面，該第一表面設有複數金屬凸塊，該等金屬凸塊具有與該第一表面接著之第二端及面向該等電極墊之第一端；以及複數焊料凸塊，係設於該等電極墊與該等金屬凸塊間，以電性連接該等電極墊與該等金屬凸塊。

此外，本發明亦提供一種嵌埋電子元件之封裝結構，包括：一電子元件，係具有相對之一作用面、一非作用面、及一保護層，該作用面具有複數電極墊，該保護層係覆蓋該作用面，且該保護層具有複數第一開孔以使該第一開孔中之該等電極墊不被保護層所覆蓋；複數金屬凸塊，係具有第一端及相對之第二端，且該等第一端係面向該等電極墊；複數焊料凸塊，係設於該電子元件之該等電極墊及該等金屬凸塊間，以電性連接該等電極墊與該等金屬凸塊；以及一核心板，其包括一核心層及一第一介電層，該核心層具有一第三表面、一第四表面、及一貫穿開口，該第一介電層具有一第五表面及一第六表面，該核心層之該第四表面係與該第一介電層之該第五表面相結合，而該電子元件係設於該貫穿開口內。

於本發明之一實施態樣中，上述之嵌埋電子元件之封裝結構可更包括一第一線路層，該第一線路層係設於該第一介電層之該第六表面並電性連接至該等金屬凸塊之該第二端。此外，於本實施態樣中，嵌埋電子元件之封裝結構可更包括至少一第一增層結構，係設於該核心板之該第一介電層之該第六表面及該第一線路層上，其中該第一增層結構具有至少一第三介電層、至少一疊置於該第三介電層上之第二線路層、及複數電性連接該第一線路層與該第二線路層之導電盲孔。

此外，於本發明之另一實施態樣中，嵌埋電子元件之封裝結構之核心板可更包括一第二介電層，該第二介電層具有一第七表面及一第八表面，該第二介電層之該第八表面係與該核心層之該第三表面相結合，使該核心層設於該第一介電層及該第二介電層間，且該第二介電層係與該電子元件之該非作用面相結合。於本實施態樣中，嵌埋電子元件之封裝結構可更包括二第一線路層，該等第一線路層係分別設於該第一介電層之該第六表面、及該第二介電層之該第七表面。此外，核心板可更包括複數導電通孔，該等導電通孔係貫穿該核心層、該第一介電層、及該第二介電層，以電性連接該等第一線路層。同時，於本實施態樣中，封裝結構可更包括二第一增層結構，係分別設於該核心板之該第一介電層之該第六表面、該第二介電層之該第七表面、及該等第一線路層上，其中各該第一增層結構具有至少一第三介電層、至少一疊置於該第三介電層上之第二線路層、及複數電性連接該等第一線路層與該第二線路層之導電盲孔。

另一方面，本發明亦提供另一種嵌埋電子元件之封裝結構，包括：一電子元件，係具有相對之一作用面、一非作用面、及一保護層，該作用面具有複數電極墊，該保護層係覆蓋該作用面，且該保護層具有複數第一開孔以使該第一開孔中之該等電極墊不被保護層所覆蓋；複數金屬凸塊，係具有第一端及相對之第二端，且該等第一端係面向該等電極墊；複數焊料凸塊，係設於該電子元件之該等電極墊及該等金屬凸塊間，以電性連接該等電極墊與該等金屬凸塊；以及一核心板，其包括一第一介電層，該第一介電層具有一第五表面及一第六表面，而該電子元件係嵌埋於該第一介電層中。

於本發明之再一實施態樣中，上述之嵌埋電子元件之封裝結構可更包括一第一線路層，該第一線路層係設於該第一介電層之該第六表面並電性連接至該等金屬凸塊之該第二端。此外，於本實施態樣中，封裝結構可更包括至少一第一增層結構，係設於該核心板之該第一介電層之該第六表面及該第一線路層上，其中該第一增層結構具有至少一第三介電層、至少一疊置於該第三介電層上之第二線路層、及複數電性連接該第一線路層與該第二線路層之導電盲孔。

此外，於本發明之更一實施態樣中，嵌埋電子元件之封裝結構之核心板可更包括一第二介電層，該第二介電層具有一第七表面及一第八表面，該第二介電層之該第八表面係與該第一介電層之該第五表面相結合，且該第二介電層係覆蓋該電子元件之該非作用面。於此實施態樣中，封裝結構可更包括二第一線路層，該等第一線路層係分別設於該第一介電層之該第六表面及該第二介電層之該第七表面。同時，於本實施態樣中，核心板可更包括複數導電通孔，該等導電通孔係貫穿該第一介電層、及該第二介電層，以電性連接該等第一線路層。此外，於本實施態樣中，封裝結構可更包括二第一增層結構，係分別設於該核心板之該第一介電層之該第六表面、該第二介電層之該第七表面、及該等第一線路層上，其中該第一增層結構具有至少一第三介電層、至少一疊置於該第三介電層上之第二線路層、及複數電性連接該等第一線路層與該第二線路層之導電盲孔。

於上述之半導體裝置及嵌埋電子元件之封裝結構中，電子元件可更包括複數金屬墊，係覆蓋該等電極墊，且該等焊料凸塊係藉由該等金屬墊電性連接該等電極墊。此外，金屬墊之材料可分別選自焊料、銀、金、鎳/金、鎳/鈀/金、及其組合所組群組之其中一者。

再者，於上述之半導體裝置及嵌埋電子元件之封裝結構中，半導體裝置可更包括一保護金屬層，係完全覆蓋該承載板之第一表面，且該等金屬凸塊係設於該保護金屬層之表面上。

於上述之半導體裝置及嵌埋電子元件之封裝結構中，金屬凸塊之材料可分別選自焊料、銅、銀、金、鎳/金、鎳/鈀/金、及其組合所組群組之其中一者。

另一方面，本發明提供一種半導體裝置之製法，包括下列步驟：(A)提供一電子元件及一承載板，其中該電子元件具有相對之一作用面、一非作用面、及一保護層，該作用面具有複數電極墊，該保護層係設於該作用面，該保護層具有複數第一開孔以使該第一開孔中之該等電極墊不被保護層所覆蓋，該承載板具有一第一表面及一相對之第二表面，該第一表面設有複數金屬凸塊，且該等金屬凸塊具有與該第一表面接著之第二端及面向該等電極墊之第一端；以及(B)形成複數焊料凸塊於該電子元件及該承載板間，該等焊料凸塊係分別對應且電性連接該等電極墊與該等金屬凸塊。

此外，本發明亦提供一種嵌埋電子元件封裝結構之製法，包括下列步驟：(A)提供一電子元件及一承載板，其中該電子元件具有相對之一作用面、一非作用面、及一保護層，該作用面具有複數電極墊，該保護層係設於該作用面，該保護層具有複數第一開孔以使該第一開孔中之該等電極墊不被保護層所覆蓋，該承載板具有一第一表面及一相對之第二表面，該第一表面設有複數金屬凸塊，且該等金屬凸塊具有與該第一表面接著之第二端及面向該等電極墊之第一端；(B)形成複數焊料凸塊於該電子元件及該承載板間，該等焊料凸塊係分別對應且電性連接該等電極墊與該等金屬凸塊；(C)形成一核心板，其包括一核心層及一第一介電層，該核心層具有一第三表面、一第四表面、及一貫穿開口，該第一介電層具有一第五表面及一第六表面，該核心層之該第四表面係與該第一介電層之該第五表面相結合，而該電子元件係設於該貫穿開口內；以及(D)移除該承載板。

於本發明之一實施態樣中，於步驟(D)後，可更包括一步驟(D1)：於該第一介電層之該第六表面及該等金屬凸塊之該第二端上，形成一第一線路層。此外，於本實施態樣中，於步驟(D1)後，可更包括一步驟(D2)：於該第一介電層之該第六表面及該第一線路層上，形成至少一第一增層結構，其中該第一增層結構具有至少一第三介電層、至少一疊置於該第三介電層上之第二線路層、及複數電性連接該第一線路層與該第二線路層之導電盲孔。

此外，於本發明之另一實施態樣中，步驟(D)中之該核心板更包括一第二介電層，該第二介電層具有一第七表面及一第八表面，該第二介電層之該第八表面係與該核心層之該第三表面相結合，使該核心層設於該第一介電層及該第二介電層間，且該第二介電層係覆蓋該電子元件之該非作用面。於本實施態樣中，步驟(D1)後，更包括一步驟(D1’)：形成複數導電通孔、及二第一線路層，其中，該等導電通孔係貫穿該核心層、該第一介電層、及該第二介電層，以電性連接該等第一線路層，且該等第一線路層係分別設於該第一介電層之第六表面及該第二介電層之第七表面。同時，在本實施態樣中，步驟(D1’)後，更包括一步驟(D2’)：於該核心板之該第一介電層之該第六表面、該第二介電層之該第七表面、及該等第一線路層上，分別形成二第一增層結構，其中各該第一增層結構具有至少一第三介電層、至少一疊置於該第三介電層上之第二線路層、及複數電性連接該第一線路層與該第二線路層之導電盲孔。

另一方面，本發明亦提供另一種嵌埋電子元件封裝結構之製法，包括下列步驟：(A)提供一電子元件及一承載板，其中該電子元件具有相對之一作用面、一非作用面、及一保護層，該作用面具有複數電極墊，該保護層係設於該作用面，該保護層具有複數第一開孔以使該第一開孔中之該等電極墊不被保護層所覆蓋，該承載板具有一第一表面及一相對之第二表面，該第一表面設有複數金屬凸塊，且該等金屬凸塊具有與該第一表面接著之第二端及面向該等電極墊之第一端；(B)形成複數焊料凸塊於該電子元件及該承載板間，該等焊料凸塊係分別對應且電性連接該等電極墊與該等金屬凸塊；(C)形成一核心板，其包括一第一介電層，該第一介電層具有一第五表面及一第六表面，而該電子元件係嵌埋於該第一介電層中；以及(D)移除該承載板。

於本發明之再一實施態樣中，於步驟(D)後，可更包括一步驟(D1)：於該第一介電層之該第六表面及該等金屬凸塊之該第二端上，形成一第一線路層。此外，於本實施態樣中，步驟(D1)後可更包括一步驟(D2)：於該第一介電層之該第六表面及該第一線路層上，形成至少一第一增層結構，其中該第一增層結構具有至少一第三介電層、至少一疊置於該第三介電層上之第二線路層、及複數電性連接該第一線路層5與該第二線路層之導電盲孔。

另一方面，於本發明之更一實施態樣中，步驟(D)中之該核心板更包括一第二介電層，該第二介電層具有一第七表面及一第八表面，該第二介電層之該第八表面係與該第一介電層之該第五表面相結合，且該第二介電層係覆蓋該電子元件之該非作用面。此外，於本實施態樣中，步驟(D1)後可更包括一步驟(D1’)：形成複數導電通孔、及二第一線路層，其中，該等導電通孔係貫穿該第一介電層、及該第二介電層，以電性連接該等第一線路層，且該等第一線路層係分別設於該第一介電層之第六表面及該第二介電層之第七表面。同時，在本實施態樣中，步驟(D1’)後可更包括一步驟(D2’)：於該核心板之該第一介電層之該第六表面、該第二介電層之該第七表面、及該等第一線路層上，分別形成二第一增層結構，其中各該第一增層結構具有至少一第三介電層、至少一疊置於該第三介電層上之第二線路層、及複數電性連接該第一線路層與該第二線路層62之導電盲孔。

於上述之半導體裝置及嵌埋電子元件之封裝結構中，承載板可更包括一保護金屬層，係完全覆蓋該承載板之第一表面，且該等金屬凸塊係設於該保護金屬層之表面上。

同時，於上述之半導體裝置及嵌埋電子元件之封裝結構中，電子元件可更包括複數金屬墊，係覆蓋該等電極墊，且該等焊料凸塊係藉由該等金屬墊電性連接該等電極墊。此外，金屬墊13之材料可分別選自焊料、銀、金、鎳/金、鎳/鈀/金、及其組合所組群組之其中一者。

再者，於上述之半導體裝置及嵌埋電子元件之封裝結構中，於步驟(B)中，該等焊料凸塊可先形成在該等金屬凸塊之第一端上，再與該金屬凸塊焊接。或者，步驟(B)中，該等焊料凸塊係先形成在該等金屬墊上，再與該金屬凸塊焊接。

此外，於上述之半導體裝置及嵌埋電子元件之封裝結構中，金屬凸塊之材料可分別選自焊料、銅、銀、金、鎳/金、鎳/鈀/金、及其組合所組群組之其中一者。

習知之嵌埋電子元件之封裝結構，需對增層結構進行雷射燒灼，以將各個電子元件之電極墊與電性連接墊電性連接。然而，電子元件所置入的位置，往往造成電極墊與電性連接墊電性連接之誤差。反之，本發明之半導體裝置、嵌埋電子元件之封裝結構、及其製法，先利用金屬凸塊(可用以做為電性連接墊)與電子元件覆蓋於電極墊上之金屬墊進行對位，再利用焊料凸塊連接金屬凸塊與電子元件，而達到提升對位精準度之效果。因此，利用本發明之半導體裝置、嵌埋電子元件之封裝結構、及其製法，可減少一次雷射燒灼，即不需進行雷射燒灼形成將電子元件之電極墊與電性連接墊電性連接之導電盲孔，不僅可避免電子元件受到損害，且由於對位精準度之提高，以一次對位即可同時進行整版面基板上全數晶片之電性連接，後續每次增層之製作亦只須一次對位，同時提高封裝結構之品質及良率，並簡化製程以滿足量產之效率，且更易於應用在大面積且多電子元件之封裝結構中。

以下係藉由特定的具體實施例說明本發明之實施方式，熟習此技藝之人士可由本說明書所揭示之內容輕易地了解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實施例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明之精神下進行各種修飾與變更。

實施例1

請參考圖2A至圖2G，此為本實施例之嵌埋電子元件之封裝結構之製作流程剖視圖。

如圖2A所示，首先，提供一電子元件1及一承載板20，其中電子元件1具有相對之一作用面1b、一非作用面1a、及一保護層12，作用面1b具有複數電極墊11，保護層12係設於作用面1b，保護層12具有複數第一開孔121以使第一開孔121中之電極墊11不被保護層12所覆蓋，承載板20具有一第一表面2a及一相對之第二表面2b，第一表面2a設有複數金屬凸塊21，且金屬凸塊21具有與第一表面2a接著之第二端21b及面向電極墊11之第一端21a。

此外，如圖2A所示，承載板20可更包括一保護金屬層22，係完全覆蓋承載板20之第一表面2a，且金屬凸塊21係設於保護金屬層22之表面22a上。藉由此保護金屬層22可防止後續製程破壞電子元件1。

再者，如圖2A所示，電子元件1可更包括複數金屬墊13，係覆蓋電極墊11，且焊料凸塊31係藉由金屬墊13電性連接電極墊11。其中，金屬墊13之材料可分別選自焊料、銀、金、鎳/金、鎳/鈀/金、及其組合所組群組之其中一者。此外，金屬墊13可以焊料下凸塊(under bump metal,UBM)、化鎳浸金(Electroless Ni ＆ Immersion Gold,ENIG)、化學鍍鎳鈀浸金(electroless nickel ＆ electroless palladium ＆ immersion gold,ENEPIG)等方式形成。於本實施例中，覆蓋電極墊11之金屬墊13，係以焊料下凸塊之方式形成。

另一方面，金屬凸塊21之材料可分別選自焊料、銅、銀、金、鎳/金、鎳/鈀/金、及其組合所組群組之其中一者。其中，金屬凸塊21可為一銅塊、一具有電性連接墊之銅塊、或一外表面鍍有金屬層(Ni/Au或Ni/Pd/Au)之銅塊。於本實施例中，金屬凸塊21係為一銅塊。此外，金屬凸塊21可為長方體、圓柱體、或梯形體。於本實施例中，金屬凸塊21為一圓柱體。

此外，如圖2A’所示，此為本發明之另一實施態樣，其中，覆蓋電子元件1電極墊11之金屬墊13係以化學鍍鎳鈀浸金的方式形成，且設於承載板20上之金屬凸塊21更具有一電性連接墊21’。

接下來，如圖2A所示，形成複數焊料凸塊31於電子元件1及承載板20間，而焊料凸塊31係分別對應且電性連接電極墊11與金屬凸塊21。在此，焊料凸塊31可先形成在金屬凸塊21之第一端21a上，再與金屬凸塊21焊接；或者焊料凸塊31可先形成在金屬墊13上，再與金屬凸塊21焊接。於本實施例中，焊料凸塊31係先形成在金屬凸塊21之第一端21a上，再與金屬凸塊21焊接，以形成一半導體裝置，如圖2B所示。

因此，如圖2B所示，本實施例所製備之半導體裝置，其包括：一電子元件1，係具有相對之一作用面1b、一非作用面1a、及一保護層12，作用面1b具有複數電極墊11，保護層12係設於作用面1b，且保護層12具有複數第一開孔121以使第一開孔121中之電極墊11不被保護層12所覆蓋；一承載板20，係具有一第一表面2a及一相對之第二表面2b，第一表面2a設有複數金屬凸塊21，金屬凸塊21具有與第一表面2a接著之第二端21b及面向電極墊11之第一端21a；以及複數焊料凸塊31，係設於電極墊11與金屬凸塊21間，以電性連接電極墊11與金屬凸塊21。

接下來，如圖2C所示，形成一核心板4，其包括一核心層42及一第一介電層41，核心層42具有一第三表面42a、一第四表面42b、及一貫穿開口420，第一介電層41具有一第五表面41a及一第六表面41b，核心層42之第四表面42b係與第一介電層41之第五表面41a相結合，而電子元件1係設於貫穿開口420內。

此外，如圖2C所示，核心板4更包括一第二介電層43，該第二介電層43具有一第七表面43a及一第八表面43b，第二介電層43之第八表面43b係與核心層42之第三表面42a相結合，使核心層42設於第一介電層41及第二介電層43間，且第二介電層43係覆蓋電子元件1之非作用面1a。

其中，核心板4可以習知之方法形成，如壓合、真空貼合、塗佈、或印刷等方式。此外，上述之第一介電層41與第二介電層43之材料，可為習知常用之有機介電材料，如：ABF(Ajinomoto Build-up Film)、雙順丁醯二酸醯亞胺/三氮阱(Bismaleimide triazine,BT)、聯二苯環丁二烯(benzocylobutene,BCB)、液晶聚合物(Liquid Crystal Polymer)、聚亞醯胺(Polyimide,PI)、聚乙烯醚(Poly(phenylene ether))、聚四氟乙烯(Poly(tetra-fluoroethylene))、芳香尼龍(Aramide)、環氧樹脂或玻璃纖維等感光或非感光有機樹脂，或混合環氧樹脂與玻璃纖維等材質。

此外，第一介電層41或第二介電層43之介電材料，可填充於核心層42貫穿開口421與晶片1之間之間隙44。電性連接結構3間之間隙410，可能會未填充介電材料、部分填充有第一介電層41之介電材料、或完全填充有第一介電層41之介電材料等情形發生。

接下來，如圖2D所示，移除承載板20。此外，移除承載板20時，也可同時移除保護金屬層22。其中，電性連接結構3間之間隙410未填充有任何介電材料。或者，如圖2D’所示，電性連接結構3間之間隙410完全填充有第一介電層41之介電材料。

接著，如圖2E所示，於第二介電層43之第七表面43a及第一介電層41之第六表面41b上，分別形成金屬層51,51’，以用於圖案化形成線路層。

如圖2F所示，形成複數導電通孔45、及二第一線路層51b,51a，其中，導電通孔45係貫穿核心層42、第一介電層41、及第二介電層43，以電性連接第一線路層51a,51b，且第一線路層51b,51a係分別設於第一介電層41之第六表面41b及該第二介電層43之第七表面43a。

接下來，如圖2G所示，於核心板4之第一介電層41之第六表面41b、第二介電層43之第七表面43a、及第一線路層51b,51a上，分別形成二第一增層結構6b,6a，其中各第一增層結構6b,6a具有至少一第三介電層61、至少一疊置於第三介電層61上之第二線路層62、及複數電性連接第一線路層51b,51a與第二線路層62之導電盲孔63。

此外，各第一增層結構6a,6b分別具有一防焊層7a,7b，而防焊層7a,7b具有複數開孔70，以顯露電性連接墊64，如圖2G所示。

實施例2

本實施例之半導體裝置之製法與實施例1相同，除了覆蓋電子元件1電極墊11之金屬墊13係以化學鍍鎳鈀浸金的方式形成，如圖3A所示。接著，形成一核心板4，其包括一核心層42及一第一介電層41，且核心層42之貫穿開口421與晶片1之間的間隙，係填充有第一介電層41之介電材料。

接著，如圖3B所示，移除該承載板20及保護金屬層22後，即形成一種嵌埋電子元件之封裝結構。本實施例之嵌埋電子元件之封裝結構，包括：一電子元件1，係具有相對之一作用面1b、一非作用面1a、及一保護層12，作用面1b具有複數電極墊11，保護層12係覆蓋作用面1b，且保護層12具有複數第一開孔121以使第一開孔121中之電極墊11不被保護層12所覆蓋；複數金屬凸塊21，係具有第一端21a及相對之第二端21b，且該等第一端21a係面向該等電極墊11；複數焊料凸塊31，係設於電子元件1之電極墊11及金屬凸塊21間，以電性連接電極墊11與金屬凸塊21；以及一核心板4，其包括一核心層42及一第一介電層41，核心層42具有一第三表面42a、一第四表面42b、及一貫穿開口420，第一介電層41具有一第五表面41a及一第六表面41b，核心層42之第四表面42b係與第一介電層41之第五表面41a相結合，而電子元件1係設於貫穿開口420內。

接著，如圖3C所示，於第一介電層41之第六表面41b及金屬凸塊21之該第二端21b上，形成一第一線路層51b。其中，第一線路層51b係設於第一介電層41之第六表面41b並電性連接至金屬凸塊21之第二端21b。

如圖3D所示，於第一介電層41之第六表面41b及第一線路層51b上，形成至少一第一增層結構6b，其中第一增層結構6b具有至少一第三介電層61、至少一疊置於第三介電層61上之第二線路層62、及複數電性連接第一線路層51b與第二線路層62之導電盲孔63。

此外，第一增層結構6b更具有一防焊層7b，而防焊層7b具有複數開孔70，以顯露電性連接墊64，如圖3D所示。

另一方面，本實施例之嵌埋電子元件之封裝結構，更可進行雙邊增層，如圖3D’所示。於核心層42之第三表面42a及電子元件1非作用面1a上，更形成至少一第一增層結構6a，其中第一增層結構6a具有至少一第三介電層61、至少一疊置於第三介電層61上之第二線路層62、及複數電性連接第一線路層51b與第二線路層62之導電盲孔63。且第一增層結構6a更具有一防焊層7a，而防焊層7a具有複數開孔70，以顯露電性連接墊64。

實施例3

請參考圖4A至圖4G，此為本實施例之嵌埋電子元件之封裝結構之製作流程剖視圖。

首先，如圖4A所示，提供一電子元件1及一承載板20，其中電子元件1具有相對之一作用面1b、一非作用面1a、及一保護層12，作用面1b具有複數電極墊11，保護層12係設於作用面1b，保護層12具有複數第一開孔121以使第一開孔121中之電極墊11不被保護層12所覆蓋，承載板20具有一第一表面2a及一相對之第二表面2b，第一表面2a設有複數金屬凸塊21，且金屬凸塊21具有與第一表面2a接著之第二端21b及面向電極墊11之第一端21a。

其中，本實施例之金屬凸塊21係為一外表面鍍有金屬層211之銅塊。於本實施例中，鍍在金屬凸塊21外表面之金屬層211係為一鎳層。

此外，如圖4A所示，承載板20可更包括一保護金屬層22，係完全覆蓋承載板20之第一表面2a，且金屬凸塊21係設於保護金屬層22之表面22a上。藉由此保護金屬層22可防止後續製程破壞電子元件1。

再者，如圖4A所示，電子元件1可更包括複數金屬墊13，係覆蓋電極墊11，且焊料凸塊31係藉由金屬墊13電性連接電極墊11。於本實施例中，覆蓋電極墊11之金屬墊13，係以焊料下凸塊之方式形成。

接下來，如圖2A所示，形成複數焊料凸塊31於電子元件1及承載板20間，而焊料凸塊31係分別對應且電性連接電極墊11與金屬凸塊21。在此，焊料凸塊31可先形成在金屬凸塊21之第一端21a上，再與金屬凸塊21焊接；或者焊料凸塊31可先形成在金屬墊13上，再與金屬凸塊21焊接。於本實施例中，焊料凸塊31係先形成在金屬墊13上，再與金屬凸塊21焊接，以形成一半導體裝置，如圖4B所示。

如圖4C所示，形成一核心板4，其包括一第一介電層41，第一介電層41具有一第五表面41a及一第六表面41b，而電子元件1係嵌埋於第一介電層41中。

此外，如圖4C所示，核心板4更包括一第二介電層43，第二介電層43具有一第七表面43a及一第八表面43b，第二介電層43之第八表面43b係與第一介電層41之第五表面41a相結合，且第二介電層43係覆蓋電子元件1之非作用面1a.

移除該承載板20及保護金屬層22，及形成一嵌埋電子元件之封裝結構，如圖4D所示。在此，本實施例之嵌埋電子元件之封裝結構，包括：一電子元件1，係具有相對之一作用面1b、一非作用面1a、及一保護層12，作用面1b具有複數電極墊11，保護層12係覆蓋作用面1b，且保護層12具有複數第一開孔121以使第一開孔121中之電極墊11不被保護層12所覆蓋；複數金屬凸塊21，係具有第一端21a及相對之第二端21b，且該等第一端21a係面向該等電極墊11；複數焊料凸塊31，係設於電子元件1之電極墊11及金屬凸塊21間，以電性連接電極墊11與金屬凸塊21；以及一核心板4，其包括一第一介電層41，第一介電層41具有一第五表面41a及一第六表面41b，而電子元件1係嵌埋於第一介電層41中。此外，核心板4更包括一第二介電層43，而第二介電層43係覆蓋電子元件1之非作用面1a。

接著，如圖2E所示，於第二介電層43之第七表面43a及第一介電層41之第六表面41b上，分別形成金屬層51,51’，以用於圖案化形成線路層。

此外，如圖4E’所示，此為本實施例之另一實施態樣，其中，核心板4除有第一介電層41及第二介電層43外，更包括一核心層42，其中，核心層42係位於第一介電層41與第二介電層43之間。

接下來，如圖4F所示，形成複數導電通孔45、及二第一線路層51b,51a，其中，導電通孔45係貫穿核心層42、第一介電層41、及第二介電層43，以電性連接第一線路層51b,51a，且第一線路層51b,51a係分別設於第一介電層41之第六表面41b及該第二介電層43之第七表面43a。

最後，如圖4G所示，於核心板4之第一介電層41之第六表面41b、第二介電層43之第七表面43a、及第一線路層51b,51a上，分別形成二第一增層結構6b,6a，其中各第一增層結構6b,6a具有至少一第三介電層61、至少一疊置於第三介電層61上之第二線路層62、及複數電性連接第一線路層51b,51a與第二線路層62之導電盲孔63。

此外，各第一增層結構6a,6b分別具有一防焊層7a,7b，而防焊層7a,7b具有複數開孔70，以顯露電性連接墊64，如圖4G所示。

綜上所述，利用本發明製法所製得之嵌埋電子元件之封裝結構，利用覆蓋於電子元件電極墊上之金屬墊和承載板上之金屬凸塊，透過焊料凸塊之連接，可提高自我對位之能力，並提升對位精準度。同時，不需經過雷射燒灼形成導電盲孔，即可使電子元件與增層結構之線路層電性連接。另一方面，由於本發明是先進行電子元件對位再形成核心板及增層結構，故可大面積的進行對位，節省封裝基板之製作成本，更能提升封裝基板之量產能力。此外，本發明之嵌埋電子元件之封裝結構，因電子元件的對位精準度高，更可避免增層加工時產生對位偏移的問題，而提升產品之品質及良率。

上述實施例僅係為了方便說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。

1．．．電子元件

1a．．．非作用面

1b．．．作用面

11．．．電極墊

12．．．保護層

121．．．第一開孔

13．．．金屬墊

20．．．承載板

2a．．．第一表面

2b．．．第二表面

21．．．金屬凸塊

21a．．．第一端

21b．．．第二端

21’．．．電性連接墊

22．．．保護金屬層

22a．．．表面

3．．．電性連接結構

31．．．焊料凸塊

4．．．核心板

41．．．第一介電層

410．．．間隙

41a．．．第五表面

41b．．．第六表面

42．．．核心層

420．．．貫穿開口

42a．．．第三表面

42b．．．第四表面

43．．．第二介電層

43a．．．第七表面

43b．．．第八表面

44．．．間隙

45．．．導電通孔

51,51’．．．金屬層

51a,51b．．．第一線路層

6a,6b．．．第一增層結構

60．．．介電層

61．．．第三介電層

62．．．第二線路層

63．．．導電盲孔

64．．．電性連接墊

7a,7b．．．防焊層

70．．．開孔

圖1A至圖1C係習知之嵌埋電子元件之封裝結構之製作流程剖視圖。

圖2A至圖2G係本發明實施例1之嵌埋電子元件之封裝結構之製作流程剖視圖。

圖3A至圖3D’係本發明實施例2之嵌埋電子元件之封裝結構之製作流程剖視圖。

圖4A至圖4G係本發明實施例3之嵌埋電子元件之封裝結構之製作流程剖視圖。

1．．．電子元件

1a．．．非作用面

1b．．．作用面

11．．．電極墊

12．．．保護層

121．．．第一開孔

13．．．金屬墊

20．．．承載板

2a．．．第一表面

2b．．．第二表面

21．．．金屬凸塊

21a．．．第一端

21b．．．第二端

22．．．保護金屬層

22a．．．表面

3．．．電性連接結構

31．．．焊料凸塊

Claims (44)

1. 一種嵌埋電子元件之封裝結構，包括：一電子元件，係具有相對之一作用面、一非作用面、及一保護層，該作用面具有複數電極墊，該保護層係覆蓋該作用面，且該保護層具有複數第一開孔以使該第一開孔中之該等電極墊不被保護層所覆蓋；複數金屬凸塊，係具有第一端及相對之第二端，且該等第一端係面向該等電極墊；複數焊料凸塊，係設於該電子元件之該等電極墊及該等金屬凸塊間，以電性連接該等電極墊與該等金屬凸塊；以及一核心板，其包括一核心層及一第一介電層，該核心層具有一第三表面、一第四表面、及一貫穿開口，該第一介電層具有一第五表面及一第六表面，該核心層之該第四表面係與該第一介電層之該第五表面相結合，而該電子元件係設於該貫穿開口內。
2. 如申請專利範圍第1項所述之封裝結構，其中該核心板更包括一第二介電層，該第二介電層具有一第七表面及一第八表面，該第二介電層之該第八表面係與該核心層之該第三表面相結合，使該核心層設於該第一介電層及該第二介電層間，且該第二介電層係與該電子元件之該非作用面相結合。
3. 如申請專利範圍第1項所述之封裝結構，其更包括一第一線路層，該第一線路層係設於該第一介電層之該第六表面並電性連接至該等金屬凸塊之該第二端。
4. 如申請專利範圍第2項所述之封裝結構，其更包括二第一線路層，該等第一線路層係分別設於該第一介電層之該第六表面、及該第二介電層之該第七表面。
5. 如申請專利範圍第4項所述之封裝結構，其中該核心板更包括複數導電通孔，該等導電通孔係貫穿該核心層、該第一介電層、及該第二介電層，以電性連接該等第一線路層。
6. 如申請專利範圍第3項所述之封裝結構，其更包括至少一第一增層結構，係設於該核心板之該第一介電層之該第六表面及該第一線路層上，其中該第一增層結構具有至少一第三介電層、至少一疊置於該第三介電層上之第二線路層、及複數電性連接該第一線路層與該第二線路層之導電盲孔。
7. 如申請專利範圍第4項所述之封裝結構，其更包括二第一增層結構，係分別設於該核心板之該第一介電層之該第六表面、該第二介電層之該第七表面、及該等第一線路層上，其中各該第一增層結構具有至少一第三介電層、至少一疊置於該第三介電層上之第二線路層、及複數電性連接該等第一線路層與該第二線路層之導電盲孔。
8. 如申請專利範圍第1項所述之封裝結構，其中該電子元件更包括複數金屬墊，係覆蓋該等電極墊，且該等焊料凸塊係藉由該等金屬墊電性連接該等電極墊。
9. 如申請專利範圍第8項所述之封裝結構，其中該等金屬墊之材料係分別選自焊料、銀、金、鎳/金、鎳/鈀/金、及其組合所組群組之其中一者。
10. 如申請專利範圍第2項所述之封裝結構，其中該等金屬凸塊之材料係分別選自焊料、銅、銀、金、鎳/金、鎳/鈀/金、及其組合所組群組之其中一者。
11. 一種嵌埋電子元件之封裝結構，包括：一電子元件，係具有相對之一作用面、一非作用面、及一保護層，該作用面具有複數電極墊，該保護層係覆蓋該作用面，且該保護層具有複數第一開孔以使該第一開孔中之該等電極墊不被保護層所覆蓋；複數金屬凸塊，係具有第一端及相對之第二端，且該等第一端係面向該等電極墊；複數焊料凸塊，係設於該電子元件之該等電極墊及該等金屬凸塊間，以電性連接該等電極墊與該等金屬凸塊；以及一核心板，其包括一第一介電層，該第一介電層具有一第五表面及一第六表面，而該電子元件係嵌埋於該第一介電層中。
12. 如申請專利範圍第11項所述之封裝結構，其中該核心板更包括一第二介電層，該第二介電層具有一第七表 面a及一第八表面，該第二介電層之該第八表面係與該第一介電層之該第五表面相結合，且該第二介電層係覆蓋該電子元件之該非作用面。
13. 如申請專利範圍第11項所述之封裝結構，其更包括一第一線路層，該第一線路層係設於該第一介電層之該第六表面並電性連接至該等金屬凸塊之該第二端。
14. 如申請專利範圍第12項所述之封裝結構，其更包括二第一線路層，該等第一線路層係分別設於該第一介電層之該第六表面、及該第二介電層之該第七表面a。
15. 如申請專利範圍第14項所述之封裝結構，其中該核心板更包括複數導電通孔，該等導電通孔係貫穿該第一介電層、及該第二介電層，以電性連接該等第一線路層。
16. 如申請專利範圍第13所述之封裝結構，其更包括至少一第一增層結構，係設於該核心板之該第一介電層之該第六表面及該第一線路層上，其中該第一增層結構具有至少一第三介電層、至少一疊置於該第三介電層上之第二線路層、及複數電性連接該第一線路層與該第二線路層之導電盲孔。
17. 如申請專利範圍第14項所述之封裝結構，其更包括二第一增層結構，，係分別設於該核心板之該第一介電層之該第六表面、該第二介電層之該第七表面a、及該等第一線路層上，其中該第一增層結構具有至少一第三介電層、至少一疊置於該第三介電層上之第二線路層、及複數電性連接該等第一線路層與該第二線路層之導電盲孔。
18. 如申請專利範圍第11項所述之封裝結構，其中該電子元件更包括複數金屬墊，係覆蓋該等電極墊，且該等焊料凸塊係藉由該等金屬墊電性連接該等電極墊。
19. 如申請專利範圍第18項所述之封裝結構，其中該等金屬墊之材料係分別選自焊料、銀、金、鎳/金、鎳/鈀/金、及其組合所組群組之其中一者。
20. 如申請專利範圍第11項所述之封裝結構，其中該等金屬凸塊之材料係分別選自焊料、銅、銀、金、鎳/金、鎳/鈀/金、及其組合所組群組之其中一者。
21. 一種嵌埋電子元件封裝結構之製法，包括下列步驟：(A)提供一電子元件及一承載板，其中該電子元件具有相對之一作用面、一非作用面、及一保護層，該作用面具有複數電極墊，該保護層係設於該作用面，該保護層具有複數第一開孔以使該第一開孔中之該等電極墊不被保護層所覆蓋，該承載板具有一第一表面及一相對之第二表面，該第一表面設有複數金屬凸塊，且該等金屬凸塊具有與該第一表面接著之第二端及面向該等電極墊之第一端；(B)形成複數焊料凸塊於該電子元件及該承載板間，該等焊料凸塊係分別對應且電性連接該等電極墊與該等金屬凸塊；(C)形成一核心板，其包括一核心層及一第一介電層，該核心層具有一第三表面、一第四表面、及一貫穿開口，該第一介電層具有一第五表面及一第六表面，該核心層之 該第四表面係與該第一介電層之該第五表面相結合，而該電子元件係設於該貫穿開口內；以及(D)移除該承載板。
22. 如申請專利範圍第21項所述之製法，於步驟(A)中，該電子元件更包括複數金屬墊，係覆蓋該等電極墊，且該等焊料凸塊係藉由該等金屬墊電性連接該等電極墊。
23. 如申請專利範圍第22項所述之製法，其中該等金屬墊之材料係分別選自焊料、銀、金、鎳/金、鎳/鈀/金、及其組合所組群組之其中一者。
24. 如申請專利範圍第21項所述之製法，於步驟(B)中，該等焊料凸塊係先形成在該等金屬凸塊之第一端上，再與該金屬凸塊焊接。
25. 如申請專利範圍第22項所述之製法，於步驟(B)中，該等焊料凸塊係先形成在該等金屬墊上，再與該金屬凸塊焊接。
26. 如申請專利範圍第21項所述之製法，其中該承載板更包括一保護金屬層，係完全覆蓋該承載板之第一表面，且該等金屬凸塊係設於該保護金屬層之表面上。
27. 如申請專利範圍第21項所述之製法，其中於步驟(D)後，更包括一步驟(D1)：於該第一介電層之該第六表面及該等金屬凸塊之該第二端上，形成一第一線路層。
28. 如申請專利範圍第27項所述之製法，其中於步驟(D1)後，更包括一步驟(D2)：於該第一介電層之該第六表面及該第一線路層上，形成至少一第一增層結構，其中該第 一增層結構具有至少一第三介電層、至少一疊置於該第三介電層上之第二線路層、及複數電性連接該第一線路層與該第二線路層之導電盲孔。
29. 如申請專利範圍第21項所述之製法，其中於步驟(D)中，該核心板更包括一第二介電層，該第二介電層具有一第七表面及一第八表面，該第二介電層之該第八表面係與該核心層之該第三表面相結合，使該核心層設於該第一介電層及該第二介電層間，且該第二介電層係覆蓋該電子元件之該非作用面。
30. 如申請專利範圍第29項所述之製法，其中於步驟(D1)後，更包括一步驟(D1’)：形成複數導電通孔、及二第一線路層，其中，該等導電通孔係貫穿該核心層、該第一介電層、及該第二介電層，以電性連接該等第一線路層，且該等第一線路層係分別設於該第一介電層之第六表面及該第二介電層之第七表面。
31. 如申請專利範圍第30項所述之製法，其中於步驟(D1’)後，更包括一步驟(D2’)：於該核心板之該第一介電層之該第六表面、該第二介電層之該第七表面、及該等第一線路層上，分別形成二第一增層結構，其中各該第一增層結構具有至少一第三介電層、至少一疊置於該第三介電層上之第二線路層、及複數電性連接該第一線路層與該第二線路層之導電盲孔。
32. 如申請專利範圍第21項所述之製法，其中該等金屬凸塊之材料係分別選自焊料、銅、銀、金、鎳/金、鎳/鈀/金、及其組合所組群組之其中一者。
33. 一種嵌埋電子元件封裝結構之製法，包括下列步驟：(A)提供一電子元件及一承載板，其中該電子元件具有相對之一作用面、一非作用面、及一保護層，該作用面具有複數電極墊，該保護層係設於該作用面，該保護層具有複數第一開孔以使該第一開孔中之該等電極墊不被保護層所覆蓋，該承載板具有一第一表面及一相對之第二表面，該第一表面設有複數金屬凸塊，且該等金屬凸塊具有與該第一表面接著之第二端及面向該等電極墊之第一端；(B)形成複數焊料凸塊於該電子元件及該承載板間，該等焊料凸塊係分別對應且電性連接該等電極墊與該等金屬凸塊；(C)形成一核心板，其包括一第一介電層，該第一介電層具有一第五表面及一第六表面，而該電子元件係嵌埋於該第一介電層中；以及(D)移除該承載板。
34. 如申請專利範圍第33項所述之製法，於步驟(A)中，該電子元件更包括複數金屬墊，係覆蓋該等電極墊，且該等焊料凸塊係藉由該等金屬墊電性連接該等電極墊。
35. 如申請專利範圍第34項所述之製法，其中該等金屬墊之材料係分別選自焊料、銀、金、鎳/金、鎳/鈀/金、及其組合所組群組之其中一者。
36. 如申請專利範圍第33項所述之製法，於步驟(B)中，該等焊料凸塊係先形成在該等金屬凸塊之第一端上，再與該金屬凸塊焊接。
37. 如申請專利範圍第34項所述之製法，於步驟(B)中，該等焊料凸塊係先形成在該等金屬墊上，再與該金屬凸塊焊接。
38. 如申請專利範圍第33項所述之製法，其中該承載板更包括一保護金屬層，係完全覆蓋該承載板之第一表面，且該等金屬凸塊係設於該保護金屬層之表面上。
39. 如申請專利範圍第33項所述之製法，其中於步驟(D)後，更包括一步驟(D1)：於該第一介電層之該第六表面及該等金屬凸塊之該第二端上，形成一第一線路層。
40. 如申請專利範圍第39項所述之製法，其中於步驟(D1)後，更包括一步驟(D2)：於該第一介電層之該第六表面及該第一線路層上，形成至少一第一增層結構，其中該第一增層結構具有至少一第三介電層、至少一疊置於該第三介電層上之第二線路層、及複數電性連接該第一線路層與該第二線路層之導電盲孔。
41. 如申請專利範圍第33項所述之製法，其中於步驟(D)中，該核心板更包括一第二介電層，該第二介電層具有一第七表面及一第八表面，該第二介電層之該第八表面係 與該第一介電層之該第五表面相結合，且該第二介電層係覆蓋該電子元件之該非作用面。
42. 如申請專利範圍第41項所述之製法，其中於步驟(D1)後，更包括一步驟(D1’)：形成複數導電通孔、及二第一線路層，其中，該等導電通孔係貫穿該第一介電層、及該第二介電層，以電性連接該等第一線路層，且該等第一線路層係分別設於該第一介電層之第六表面及該第二介電層之第七表面。
43. 如申請專利範圍第42項所述之製法，其中於步驟(D1’)後，更包括一步驟(D2’)：於該核心板之該第一介電層之該第六表面、該第二介電層之該第七表面、及該等第一線路層上，分別形成二第一增層結構，其中各該第一增層結構具有至少一第三介電層、至少一疊置於該第三介電層上之第二線路層、及複數電性連接該第一線路層與該第二線路層之導電盲孔。
44. 如申請專利範圍第33項所述之製法，其中該等金屬凸塊之材料係分別選自焊料、銅、銀、金、鎳/金、鎳/鈀/金、及其組合所組群組之其中一者。