TWI405260B

TWI405260B - A plasma etching treatment method and a plasma etching processing apparatus

Info

Publication number: TWI405260B
Application number: TW098119303A
Authority: TW
Inventors: 佐佐木勝
Original assignee: 東京威力科創股份有限公司
Priority date: 2008-06-11
Filing date: 2009-06-10
Publication date: 2013-08-11
Also published as: TW201003777A; CN101604630A; JP2009302181A; KR20090129332A; KR101147964B1; CN101604630B; CN104616984B; CN104616984A; US20090311870A1

Description

電漿蝕刻處理方法及電漿蝕刻處理裝置

本發明係關於一種電漿蝕刻處理方法及電漿蝕刻處理裝置，特別係指關於半導體裝置製造步驟中所使用之電漿蝕刻處理方法及電漿蝕刻處理裝置。

LSI(large scale integrated circuit)等之半導體裝置，係於半導體基板實施蝕刻或CVD(chemical vapor deposition)、濺鍍等複數個處理後製造而成。有關蝕刻或CVD、濺鍍等處理，係使用電漿作為其能量供給源的處理方法，亦即，為電漿蝕刻或電漿CVD、電漿濺鍍等。

近年來隨著LSI之微細化或多層配線化，於製造半導體裝置之各步驟中係有效地利用前述之電漿處理。例如，MOS電晶體等半導體裝置之製造步驟的電漿處理係使用平行平板型電漿、ICP(inductively coupled plasma/感應耦合電漿)、ECR(electron cyclotron resonance/電子迴旋共振)電漿等各式各樣之裝置所產生的電漿。

其中，使用ICP(inductively coupled plasma/感應耦合電漿)來進行電漿蝕刻處理的電漿處理裝置揭露於日本發明公開第2002-134472號公報(專利文獻1)以及日本發明公開第平10-261629號公報(專利文獻2)。

專利文獻1在使用ICP的蝕刻處理裝置中，係將用以產生電漿的線圈與作為處理對象的基板之間隔設為80mm以上1000mm以下，且反應氣體之壓力設為2.7Pa(20mTorr)以上66.7Pa(500mTorr)以下來進行氮化矽膜之蝕刻。藉此，來進行具有相對於氧化矽膜的氮化矽膜之較高選擇比的電漿蝕刻處理。

又，專利文獻2係使用電磁結合電漿產生器，流通至少1種以上的含氟蝕刻氣體，並以溫度200℃維持含矽表面，且於壓力1~200mTorr之範囲來進行電漿蝕刻處理。

但是，如專利文獻1及專利文獻2所示之電漿蝕刻處理係藉由ICP而使得電漿產生。藉由ICP所產生之電漿，其電漿中的高能量電子之存在機率較高，而使得電子溫度較高。如前述具有較高電子溫度的電漿會使得於蝕刻時所形成之蝕刻反應生成物(例如SiBr)再解離。如此一來，於靠近半導體基板上方處的SiBr因再解離所產生的Br會再度作為蝕刻劑而被用來蝕刻，抑或產生了非期望之堆積物(deposition)。其結果，會有微型加載效應(microloading effect)，亦即，發生隨著孔徑或溝槽的縮小而導致蝕刻速度下降的現象，抑或發生蝕刻時之疏密形狀差異，而使得選擇比下降，讓電漿蝕刻處理時形狀之控制愈加困難。

特別是，於多晶矽晶層之電漿蝕刻處理時，雖然反應氣體係使用HBr、CL₂ 、CF₄ 等低分子量之反應氣體，反應氣體之解離對蝕刻處理所造成之影響較小，但靠近半導體基板上方處的蝕刻反應生成物之再解離所造成之影響較大。雖然該蝕刻反應生成物之蒸氣壓較低、並沿著半導體基板上方處流動，而如果於靠近半導體基板上方處存在較多該等因再解離所產生之Br等時，會明顯地呈現出前述之傾向。

習知技術中，ICP電漿蝕刻處理裝置為了抑制前述之微型加載效應或疏密形狀差異、選擇比之下降，必需以極低壓，例如，數10mTorr或數mTorr之壓力條件下來進行蝕刻處理。具體說明，ICP電漿蝕刻處理裝置係必需以20~30mTorr之壓力來進行蝕刻處理。另外，即便於前述ECR電漿或平行平板型電漿中亦具有相同之傾向，ECR電漿中更必需以極低壓之2至3mTorr的壓力來進行蝕刻處理。需要如前述要求之極低壓的處理條件，就設備情況等觀點而論並不適當。

本發明之目的係提供一種於電漿蝕刻處理時，可容易且適當地進行形狀控制的電漿蝕刻處理方法。

本發明之另一目的係提供一種於電漿蝕刻處理時，可容易且適當地進行形狀控制的電漿蝕刻處理裝置。

本發明相關之電漿蝕刻處理方法係一種用以對被處理基板進行電漿蝕刻處理之電漿蝕刻處理方法。其中，電漿蝕刻處理方法係包含有：將被處理基板保持於處理容器內所設置之持定台上的步驟；產生激發電漿用之微波的步驟；將配置於該持定台之對向位置處以將微波導入至該處理容器內來在該處理容器內產生電漿的介電板與該持定台之間隔達100mm以上，且該處理容器內之壓力達50mTorr以上，通過該介電板而將微波導入至該處理容器內，並於處理容器內產生電漿的電漿產生步驟；以及，供給電漿蝕刻處理用之反應氣體至該處理容器內，以藉由所產生之電漿對該被處理基板進行電漿蝕刻處理的處理步驟。

藉由前述之電漿蝕刻處理方法，由於係以微波作為電漿源來產生電漿，故高能量電子之存在機率較少而電子溫度較低。又，微波電漿會隨著與電漿產生區域的介電板正下方之距離變遠，而使電漿變得均勻，同時電漿之電子密度亦變小，故具有較高電子溫度之電漿亦變少。又，相較於特定之壓力，隨著將處理容器內之壓力提高，電漿之電子密度會變小，故也會使得具有較高電子溫度之電漿變少。此時，將持定台與介電板之間隔設為100mm以上且處理容器內之壓力設為50mTorr以上，能使電漿蝕刻處理所需要之電漿呈均勻之狀態來減少具有較高電子溫度之電漿以進行電漿蝕刻處理。如此一來，可抑制蝕刻時所發生之反應生成物的再解離，抑制電漿蝕刻處理時之微型加載效應或疏密形狀差異，並可防止選擇比之下降。又，以如前述壓力相對較高之處理條件，就設備情況等觀點而論可較容易地進行電漿蝕刻。因此，於電漿蝕刻處理時可容易且適當地進行形狀控制。另外，該微波電漿於前述距離下，亦即，即便與介電板之距離為100mm以上，該區域仍為電漿擴散區域，故可充份地進行電漿蝕刻處理。

較佳地，電漿產生步驟係包含一使得該處理容器內之壓力達200mTorr以下的步驟。藉由前述步驟，可更加適當地進行電漿蝕刻處理。

更佳地，處理步驟包含一供給含有鹵素氣體之反應氣體的步驟。其中一較佳實施例係處理步驟中包含一針對多晶矽(polysilicon)類被覆膜進行電漿蝕刻處理的步驟。如此一來，可有效地抑制鹵素元素與矽結合所生成之蝕刻反應生成物的再解離。

本發明之另一觀點的電漿蝕刻處理裝置係具備：於其內部針對被處理基板進行電漿蝕刻處理的處理容器；供給電漿蝕刻處理用之反應氣體至該處理容器內的反應氣體供給部；配置於該處理容器內，且用以保持該被處理基板於其上的持定台；產生激發電漿用之微波的微波產生器；配置於該持定台之對向位置處以將微波導入至該處理容器內的介電板；以及，控制該持定台與該介電板之間隔達100mm以上，且使電漿蝕刻處理時的處理容器內之壓力達50mTorr以上的控制部。

藉由如前述電漿蝕刻處理裝置可抑制蝕刻時所形成之反應生成物的再解離，進而抑制電漿蝕刻處理時之微型加載效應或疏密形狀差異，並可防止選擇比之下降。又，如前述壓力相對較高之處理條件就設備情況等觀點而論，可較容易地進行電漿蝕刻。因此，於電漿蝕刻處理時可容易且適當地進行形狀控制。

藉由前述之電漿蝕刻處理方法及電漿蝕刻處理裝置，由於係以微波作為電漿源而產生電漿，故高能量電子之存在機率較少且電子溫度較低。又，於微波電漿中，隨著與電漿產生區域的介電板正下方處之距離變遠而使電漿變得均勻，同時電漿之電子密度亦變小，故使得具有較高電子溫度之電漿亦變少。又，相較於該特定之壓力，將處理容器內之壓力提高會讓電漿之電子密度變小，故具有較高電子溫度之電漿亦變少。此時，藉由將持定台與介電板之間隔設為100mm以上且處理容器內之壓力設為50mTorr以上，能讓電漿蝕刻處理所需要之電漿在均勻狀態下使得具有較高電子溫度之電漿減少來進行電漿蝕刻處理。如此一來，可抑制蝕刻時所產生之反應生成物的再解離，抑制電漿蝕刻處理時之微型加載效應或疏密形狀差異，並可防止選擇比之下降。又，如前述壓力相對較高之處理條件，就設備情況等觀點而論，可較容易地進行電漿蝕刻。因此，於電漿蝕刻處理時可容易且適當地進行形狀控制。

以下，便參照圖式來說明本發明之實施例。

第1圖係顯示本發明相關的一實施例之電漿蝕刻處理裝置的部份剖面圖。另外，於下列顯示的圖式中，紙面上方係定為上方。

參照第1圖，電漿蝕刻處理裝置11係具有下述組件：於內部對半導體基板W(被處理基板)進行電漿蝕刻處理的處理容器12；作為具有複數個開孔17以供給電漿蝕刻處理用之反應氣體至該處理容器12內的反應氣體供給部之淋氣頭13；配置於自該處理容器12之底面朝上方延伸設置之支持部18的上方以於其上保持半導體基板W的圓板狀持定台14；產生激發電漿用之微波並如第1圖中假想線所示的微波產生器15；配置於該持定台14之對向位置處，並用以將微波產生器15所產生之微波導入至該處理容器12內的介電板16；以及，控制電漿蝕刻處理裝置11全體的控制部(圖中未顯示)。該控制部係控制淋氣頭13之氣體流量、處理容器12內之壓力等以控制半導體基板W進行電漿蝕刻處理的處理條件。電漿蝕刻處理用之反應氣體係可使用，例如，HBr、Cl₂ 、CF₄ 、C₄ F₈ 、C₄ F₆ 、C₆ F₆ 等含有鹵素氣體的混合氣體。又，必要時，該鹵素氣體能以特定之比例混合O₂ 或Ar等。

處理容器12之上部側有一開口，並以配置於處理容器12之上部一側的介電板16及密封組件(圖中未顯示)來密封處理容器12。電漿蝕刻處理裝置11具有真空泵及排氣管(圖中皆未顯示)等，可藉由減壓使得處理容器12內之壓力達到一特定之壓力。

持定台14之內部在電漿蝕刻處理時，係設置有用以將半導體基板W加熱至特定溫度的加熱器(圖中未顯示)。微波產生器15係由高頻電源(圖中未顯示)等所構成。其次，持定台14亦連接有一於電漿蝕刻處理時施加任意偏壓的高頻電源(圖中未顯示)。

介電板16係呈圓板狀，且由介電體所構成。介電板16之下部側處設置有錐狀凹陷的複數個環狀凹部19。藉由該凹部19，可於介電板16之下部側處有效率地形成微波電漿。

電漿蝕刻處理裝置11係具備：將微波產生器15所產生之微波導入至處理裝置12內的導波管21；傳播微波的慢波板22；以及，自複數設置之槽孔23將微波導入至介電板16的薄板圓板狀槽孔天線24。藉由微波產生器15所產生之微波係通過導波管21而傳播至慢波板22處，並自槽孔天線24所設置之複數個槽孔23導入至介電板16。藉由導入至介電板16的微波而於介電板16之正下方處產生電場，並以電漿點燃於處理容器12內產生微波電漿。

其次，使用前述之電漿蝕刻處理裝置11來說明本發明相關實施例之半導體基板W的電漿蝕刻處理方法。

首先，調整持定台14與介電板16之間隔至特定間隔後，將作為被處理基板的半導體基板W保持於持定台14上。其次，將處理容器12內減壓至特定之壓力。然後，藉由微波產生器15產生激發電漿用之微波，通過介電板16將微波導入至處理容器12內。其次，電漿點燃以於處理容器12內產生電漿。然後，藉由淋氣頭13供給反應氣體，以對半導體基板W進行電漿蝕刻處理。

進行電漿蝕刻處理時，會產生蝕刻反應生成物。例如，對半導體基板W之多晶矽層使用含有HBr之反應氣體以進行電漿蝕刻處理的情況，會形成SiBr之蝕刻反應生成物。

此時，考量有關蝕刻反應生成物之解離度。推論蝕刻反應生成物之解離度可以算式Te×τ×Ne×(σ×V)表示。其中，Te表示電漿之電子溫度，Ne表示電漿之電子密度。τ係為半導體基板上之反應生成物所滯留的空間體積，其為一定值。(σ×V)為分子剖面積與電子速度之積的平均值。為了降低蝕刻反應生成物之解離度，亦即，為了抑制蝕刻反應生成物之再解離，依推論僅需使得算式中各參數之數值變小即可。另外，Si-Si之結合能量為2.3(eV)，具代表性的蝕刻反應生成物Si-Br之結合能量為3.2(eV)。又，使用氟系氣體時之蝕刻反應生成物SiF的Si-F之結合能量為5.9(eV)。

在此，顯示前述電漿蝕刻處理方法及處理裝置中所產生的微波電漿之電子能量與電子能量分布函數(EEDF：Electron Energy Distribution Function)的關係。第2圖係顯示微波電漿之電子能量與電子能量分布函數之關係的圖表。第2圖中的橫軸係表示電子能量(eV)，縱軸係表示電子能量分布函數f(ε)(eV^-1 )。另外，第2圖中亦顯示比較例的ICP電漿的電子能量與電子能量分布函數之關係。第2圖所示之圖表中，ICP及微波電漿中任一者皆會隨著電子能量的增加而使電子能量分布函數急劇地減少。其中，與ICP之情況相比，該電漿蝕刻處理方法及處理裝置中所產生之微波電漿會隨著電子能量的增加而使電子能量分布函數急劇地減少。亦即，與ICP之情況相比，以該電漿蝕刻處理方法及電漿蝕刻處理裝置而引發反應生成物之再解離的高能量電子之存在機率會變低。

其次，就該電漿蝕刻處理方法及處理裝置所產生之微波電漿，說明該處理容器12內與介電板16之距離與電漿的電子密度之關係。第3圖及第4圖係表示與介電板16的距離，亦即，係顯示持定台14和介電板16之間隔與電漿的電子密度之關係的圖表。第3圖及第4圖中，橫軸係顯示載置而保持有半導體基板W的持定台14之上方面20a與介電板16之下方面20b的間隔，亦即與介電板16的距離L(mm)，縱軸則係顯示電漿的電子密度(cm^-3 )。另外，所謂介電板16之下方面20b係未設置有凹部19部分之面，即係指介電板16平坦部分之面。第3圖及第4圖係顯示於不同條件下進行蝕刻的情況，第3圖及第4圖中，黑色四角形符號係指半導體基板W中，針對所形成之閘極氧化膜進行蝕刻的情況，黑色圓形符號係指針對藉由熱氧化所形成之犧牲氧化膜進行蝕刻的情況。第3圖係顯示與介電板16的距離L為100mm以內的情況，第4圖係顯示與介電板16的距離L達100mm以上的情況。

參照第3圖及第4圖，不論於任一條件下，隨著與介電板16的距離L增長，則電漿之電子密度便降低。另外，100mm時電漿之電子密度約為1.2×10¹¹ (cm^-3 )。又，本裝置結構中，距離L約40mm以內係形成所謂的電漿形成區域，達約40mm以上則形成電漿擴散區域。

其次，說明前述電漿蝕刻處理方法及處理裝置所產生之微波電漿中，處理容器12內的壓力與電漿的電子密度之關係。第5圖係顯示處理容器12內的壓力與電漿的電子密度之關係圖表。第5圖中，橫軸係顯示處理容器12內的壓力(mTorr)，縱軸係顯示電漿的電子密度(cm^-3 )。參照第5圖之電漿的電子密度於壓力小於30mTorr的區域中，隨著壓力提高而電漿的電子密度增加。但是，於壓力大於30mTorr的區域中，隨著壓力提高而電漿的電子密度降低。另外，於壓力為50mTorr時，電漿的電子密度約為3×10¹¹ (cm^-3 )。藉由使其達50mTorr以上，可使得電漿的電子密度確實地保持為較低的數值。

其次，說明前述電漿蝕刻處理方法及處理裝置所產生之微波電漿中，處理容器12內的壓力與最大電子溫度之關係。第6圖係顯示處理容器12內的壓力與最大電子溫度之關係圖表。第6圖中橫軸係顯示處理容器12內的壓力(mTorr)，縱軸係顯示最大電子溫度(eV)。參照第6圖，最大電子溫度係隨著壓力提高而降低。具體說明，於50mTorr時係未達10eV，而於100mTorr以後皆不滿5eV。若保持於200mTorr時則可確實地保持其數值不滿5eV。

其次，說明前述電漿蝕刻處理方法及處理裝置所產生之微波電漿中，持定台14和介電板16的間隔，以及電漿的均一性。第7圖、第8圖、第9圖及第10圖係顯示特定條件下之電漿分布。第7圖及第9圖係顯示間隔為105mm之情況，第8圖及第10圖係顯示間隔為85mm之情況。又，第7圖及第8圖、第9圖及第10圖除了各自之間隔不同外，其餘皆為相同條件。又，第7至10圖中的區域25a、25b、25c、26a、26b、26c與26d係各自顯示為電漿濃度幾乎相等之區域。依區域25a、25b、25c之順序，及區域26a、26b、26c、26d之順序，其濃度係依序增加。

參照第7圖及第8圖，與間隔為85mm之情況相比，間隔為105mm之情況下電漿之濃度分布的偏差較小。又，參照第9圖及第10圖，此時，與間隔為85mm之情況相比，間隔為105mm之情況下電漿之濃度分布的偏差亦較小。亦即，藉由使得間隔達100mm以上，可使得電漿之濃度分布呈現均勻化。

此時，使得持定台14與介電板16的間隔達100mm以上，且處理容器12內的壓力達50mTorr以上。藉由前述結構，電漿蝕刻處理所需要的電漿在均勻狀態下，能減少具有較高電子溫度的電漿，進而進行電漿蝕刻處理。如此一來，可抑制於蝕刻時所形成之反應生成物的再解離，抑制電漿蝕刻處理時之微型加載效應或疏密形狀差異、防止選擇比之下降。又，如前述壓力相對較高之條件，就設備情況等觀點而論係可較容易地進行電漿蝕刻。因此，於電漿蝕刻處理時可容易且適當地進行形狀控制。

此時，亦可預先形成一持定台14與介電板16之間隔達100mm以上的裝置，例如，持定台14亦可為一可於上下方向移動的結構，並藉由控制部來控制並調整持定台14於上下方向的高度，而使得持定台14與介電板16之間隔達100mm以上。

較佳地，處理容器12內的壓力為200mTorr以下。藉由如前述構成可更加適當地進行電漿蝕刻處理。

其次，說明於進行如前述電漿蝕刻處理後的半導體基板，與藉由平行平板型電漿CCP(capacitive coupled plasma)進行蝕刻處理後的半導體基板之間形狀的差異。第11圖、第12圖、第13圖及第14圖係含有形成於半導體基板上的突狀部之薄層在進行蝕刻後的半導體基板之部份的電子顯微鏡照片。第11圖係顯示藉由平行平板型CCP來進行蝕刻處理後的情況，第12圖係顯示第11圖所顯示突狀部的放大照片。第13圖係顯示進行如前述電漿蝕刻處理後的情況，第14圖係顯示第13圖所顯示突狀部的放大照片。又，對應第11圖之模式圖為第15圖，對應第12圖之模式圖為第16圖，對應第13圖之模式圖為第17圖，對應第14圖之模式圖為第18圖。

參照第11圖、第12圖、第15圖及第16圖，於平行平板型電漿CCP中，突狀部31a之側壁32a處堆積的堆積物較多，而底面33a與側壁32a的角度α為較大之鈍角。又，鄰接突狀部31a之間所形成的凹部34a並未充分地形成凹陷形狀。相較之下，參照第13圖、第14圖、第17圖及第18圖，於前述微波電漿中，突狀部31a之側壁32a處堆積的堆積物較少，而底面33b與側壁32b的角度β與角度α相比係較為接近直角。又，鄰接突狀部31b之間所形成的凹部34b則充分地形成凹陷形狀。亦即，相較於藉由CCP進行蝕刻處理的情況，於進行前述電漿蝕刻處理的情況則抑制了微型加載效應及疏密形狀差異。

又，如前述電漿蝕刻處理，亦可適用於具有3維結構的半導體基板。第19圖係顯示於習知技術中具有3維結構的半導體基板之部份的電子顯微鏡照片。第20圖係顯示進行如前述電漿蝕刻處理後的半導體基板之部份的電子顯微鏡照片。參照第19圖及第20圖，於習知技術中半導體基板36a上之閘極氧化膜37a係被大幅地蝕刻，相較之下，如前述電漿蝕刻處理中半導體基板36b上之閘極氧化膜37b並未被蝕刻地有如第19圖顯示之閘極氧化膜37a般。因此，可防止選擇比之下降。

在此，將改變距離L的情況下之半導體基板的蝕刻處理後狀態之部份顯示如第21圖及第22圖之電子顯微鏡照片。第21圖係距離L為135mm的情況，第22圖係距離L為275mm的情況。參照第21圖及第22圖，相較於距離L為135mm而進行蝕刻處理的情況，距離L為275mm而進行蝕刻處理的情況下，其突狀部之前端的形狀較整齊而平均。

另外，前述電漿蝕刻處理，具體說明，藉由微波電漿以使得持定台與介電板之間隔達100mm以上、處理容器內之壓力達50mTorr以上的電漿蝕刻處理對半導體基板的電漿損害係較少。因此，欲形成如後述電漿損害較少的矽晶層的情況係非常地有效。

第23圖係顯示習知技術中，以ICP等之電漿處理而於遭受電漿損害的矽晶層上形成犧牲氧化膜，再將其蝕刻而形成一電漿損害較少的矽晶層之步驟的概略圖。第23(A)圖係顯示以電漿蝕刻處理而形成一電漿損害層的步驟，第23(B)圖係顯示於電漿損害層處形成一犧牲氧化膜的步驟，第23(C)圖係顯示將形成後之犧牲氧化膜藉由濕蝕刻去除的步驟。

參照第23圖，習知技術中，針對矽晶層41而藉由ICP等進行電漿蝕刻處理後係形成一電漿損害層42(參照A)。為了去除該電漿損害層42，係針對該電漿損害層42進行熱氧化以形成一犧牲氧化膜43。然後，使用氟化氫(HF)等以損害較少的濕蝕刻來去除犧牲氧化膜43。這樣一來，便能形成一具有較少電漿損害之表面44的矽晶層41。如前述步驟中，由於包含一熱氧化處理，故難以適用於欲避開高溫處理之情況。又，由於包含一濕蝕刻步驟，故使得處理裝置之結構複雜化。

此時，藉由使用前述之本發明相關的電漿蝕刻處理方法及處理裝置，則可簡化形成電漿損害較少之矽晶層的步驟。

形成電漿損害較少的矽晶層之第1實施例，係進行習知技術中使用ICP等電漿的蝕刻處理，其後再進行前述電漿蝕刻處理。藉由前述步驟，於進行前述電漿蝕刻處理後可形成較少電漿損害的矽晶層。此情況中，例如，使用CF₄ 與O₂ 之反應氣體，不於半導體基板處施加偏壓，藉由進行自偏壓的電漿處理則可更進一步地減少損害。依前述之步驟則可省略前述第23圖中(B)步驟及(C)步驟。

形成電漿損害較少的矽晶層之第2實施例，係於進行前述電漿蝕刻處理後，進行如習知技術中的熱氧化及濕蝕刻來形成較少電漿損害的矽晶層。此情況中，由於藉由電漿蝕刻處理的矽晶層之損害較少，故可達成第23圖中(B)步驟及(C)步驟的縮短。

形成電漿損害較少的矽晶層之第3實施例，係於進行一般的微波電漿處理後，再進行前述電漿蝕刻處理。藉由前述步驟，亦可形成電漿損害較少的矽晶層。此情況中，亦可省略前述第23圖中(B)步驟及(C)步驟。

另外，前述實施例中，電漿蝕刻處理所使用的反應氣體雖係使用含有鹵素氣體之反應氣體，但並非限定於此，以不含鹵素氣體之氣體作為反應氣體的情況亦可適用。

又，前述實施例雖係說明針對矽晶層而進行電漿蝕刻處理的情況，但並非限定於此，針對其它之薄層進行電漿蝕刻處理的情況亦可適用。

以上雖已參照圖式說明本發明的實施例，但本發明並不限於上述實施例。相對於圖式之實施例，與本發明屬相同之範圍內，或均等之範圍內均可附加各種的修正或變化。

11．．．電漿蝕刻裝置

12．．．處理容器

13．．．氣體淋氣頭

14．．．持定台

15．．．微波產生器

16．．．介電板

17．．．開孔

18．．．支撐部

19．．．凹部

20a．．．上方面

20b．．．下方面

21．．．導波管

22．．．慢波管

23．．．槽孔

24．．．槽孔天線

25a、25b、25c、26a、26b、26c、26d．．．區域

31a、31b．．．突狀部

32a、32b．．．側壁

33a、33b．．．底面

34a、34b．．．凹部

36a、36b．．．半導體基板

37a、37b．．．閘極氧化膜

41．．．矽晶層

42．．．電漿損害層

43．．．犧牲氧化層

44．．．表面

W．．．半導體基板

第1圖係顯示本發明相關實施例之電漿處理裝置的主要部份之概略剖面圖。

第2圖係顯示微波電漿及ICP中電子溫度與電子能量分布函數之關係圖表。

第3圖係顯示自介電板的距離與電漿的電子密度之關係圖表，其係顯示距離小於100mm的情況。

第4圖係顯示自介電板的距離與電漿的電子密度之關係圖表，其係顯示距離為100mm以上的情況。

第5圖係顯示處理容器內的壓力與電漿的電子密度之關係圖表。

第6圖係顯示處理容器內的壓力與電漿的最大電子溫度之關係圖表。

第7圖係顯示於特定條件下，間隔為105mm的情況之電漿分布圖。

第8圖係顯示於特定條件下，間隔為85mm的情況之電漿分布圖。

第9圖係顯示於特定條件下，間隔為105mm的情況之電漿分布圖。

第10圖係顯示於特定條件下，間隔為85mm的情況之電漿分布圖。

第11圖係顯示藉由CCP來進行蝕刻處理後情況之半導體基板的部份之電子顯微鏡照片。

第12圖係顯示第11圖所顯示突狀部的放大照片。

第13圖係顯示進行本發明相關實施例之電漿蝕刻處理後的情況之半導體基板的部份之電子顯微鏡照片。

第14圖係顯示第11圖所顯示突狀部的放大照片。

第15圖係第11圖所顯示部分之模式圖。

第16圖係第12圖所顯示部分之模式圖。

第17圖係第13圖所顯示部分之模式圖。

第18圖係第14圖所顯示部分之模式圖。

第19圖係顯示習知技術中具有3維結構的半導體基板之部份的電子顯微鏡照片。

第20圖係顯示進行本發明相關實施例之電漿蝕刻處理方法後具有3維結構的半導體基板之部份的電子顯微鏡照片。

第21圖係距離為135mm時進行蝕刻處理後的半導體基板之部份的電子顯微鏡照片。

第22圖係距離為275mm時進行蝕刻處理後的半導體基板之部份的電子顯微鏡照片。

第23圖係顯示於習知技術中，藉由ICP等電漿處理而遭受電漿損害的矽晶層上形成犧牲氧化膜，再將其蝕刻以形成電漿損害較少的矽晶層之步驟的概略圖。