TWI404073B - 數位至時間轉換器與數位至時間轉換方法 - Google Patents

Description

數位至時間轉換器與數位至時間轉換方法

本發明係有關於一種數位至時間轉換器，特別是有關於一種具有高精確度與高線性度之數位至時間轉換器。

近年來，自動測試設備(Automatic Test Equipment，ATE)被廣泛應用於積體電路(Integrated Circuit，IC)的時序量測程序。比起人工測試，ATE能快速偵測產品優劣，且可以同時將人為錯誤降到最低。其中，內建自我測試(built-in self-test，BIST)因為可以大幅降低測試成本，因此成為ATE中的主流。數位信號輸入前端模組為ATE中最廣為應用的模組之一，該模組的主要電路由數位至時間轉換器(Digital-to-Time Converter)，或稱數位脈衝產生器(Digital Pulse Generator)組成，透過數位控制字組(Digital Control Words)的改變，來產生適當之時間延遲，並透過測試通道將信號傳送至待測物(Device Under Test，DUT)，以測試待測物的反應，再與內部記憶體所預存結果相比較，用來斷定待測物的輸出與期望結果是否相符合，並得知待測物是否能在額定的時序規格內正常工作。

傳統的數位至時間轉換器因為易受製程、電壓以及溫度(Process Voltage Temperature，PVT)變異的影響，因此整體線性度不佳，誤差也較大。基於高速與高精確度的需求下，為了達到高效能的轉換，後續改良的數位至時間轉換器通常具有龐大的功率耗損、甚至需要龐大的晶片面積、以及昂貴製造成本等問題。因此，極需數位至時間轉換器加以改良，以抵抗製程變異、同時具有低功率消耗、高解析度與高線性度、並且不需要昂貴的製造成本。

根據本發明之一實施例，一種數位至時間轉換器，用以相隔一既定時間區間輸出一第一輸出信號與一第二輸出信號，包括第一週期信號產生器、第二週期信號產生器、週期信號同步器、第一輸出脈衝產生器以及第二輸出脈衝產生器。第一週期信號產生器用以產生具有一第一週期之一第一週期性信號。第二週期信號產生器用以產生具有一第二週期之一第二週期性信號。週期信號同步器耦接至上述第一週期信號產生器與上述第二週期信號產生器，包括一相位偵測器，用以偵測上述第一週期性信號與上述第二週期性信號之相位差，並且輸出一相位指示信號。第一輸出脈衝產生器包括第一計數器用以當上述相位指示信號指示出上述第一週期性信號與上述第二週期性信號相位重合時，根據上述第一週期性信號開始計數，其中當上述第一計數器計數完一第一數值時，上述第一輸出脈衝產生器輸出一脈衝作為上述第一輸出信號。第二輸出脈衝產生器，包括一第二計數器用以當上述相位指示信號指示出上述第一週期性信號與上述第二週期性信號相位重合時，根據上述第二週期性信號開始計數，其中當上述第二計數器計數完一第二數值時，上述第二輸出脈衝產生器輸出一脈衝作為上述第二輸出信號，該二輸出訊號之時間差乃是本轉換器之輸出時間寬度。

根據本發明之另一實施例，一種數位至時間轉換器，用以相隔一既定時間區間輸出一第一輸出信號與一第二輸出信號，包括第一週期信號產生器、第二週期信號產生器、第一輸出脈衝產生器以及第二輸出脈衝產生器。第一週期信號產生器用以根據一參考信號產生具有一第一週期之一第一週期性信號。第二週期信號產生器用以根據上述參考信號產生具有一第二週期之一第二週期性信號。第一輸出脈衝產生器包括第一計數器用以根據上述第一週期性信號計數，其中當上述第一計數器計數完一第一數值時，上述第一輸出脈衝產生器輸出一脈衝作為上述第一輸出信號。第二輸出脈衝產生器包括第二計數器用以與上述第一計數器同步開始根據上述第二週期性信號計數，其中當上述第二計數器計數完一第二數值時，上述第二輸出脈衝產生器輸出一脈衝作為上述第二輸出信號，該二輸出訊號之時間差乃是本轉換器之輸出時間寬度。

根據本發明之另一實施例，一種數位至時間轉換器，用以相隔一既定時間區間輸出一第一輸出信號與一第二輸出信號，包括第一週期信號產生器、第二週期信號產生器、第一輸出脈衝產生器以及第二輸出脈衝產生器。第一週期信號產生器用以根據一參考信號產生具有一第一週期之一第一週期性信號。第二週期信號產生器用以根據上述參考信號產生具有一第二週期之一第二週期性信號。第一輸出脈衝產生器包括一第一正反器，具有一時脈輸入端耦接至上述第一週期信號產生器，用以根據上述第一週期性信號輸出一脈衝作為上述第一輸出信號。第二輸出脈衝產生器包括一計數器，用以根據上述第二週期性信號計數，其中當上述計數器計數完一計數值時，上述第二輸出脈衝產生器輸出一脈衝作為上述第二輸出信號，該二輸出訊號之時間差乃是本轉換器之輸出時間寬度。

根據本發明之另一實施例，一種數位至時間轉換方法，用以相隔一既定時間區間產生一第一輸出信號與一第二輸出信號，包括：產生具有一第一週期之一第一週期性信號以及具有一第二週期之一第二週期性信號；於上述第一週期性信號與上述第二週期性信號相位重合時分別開始計數上述第一週期性信號與上述第二週期性信號之週期；當計數到上述第一週期性信號已振盪完一第一數量之週期時，輸出一脈衝作為上述第一輸出信號；以及當計數到上述第二週期性信號已振盪完一第二數量之週期時，輸出一脈衝作為上述第二輸出信號，其中上述既定時間區間與上述第一數量、上述第二數量、上述第一週期以及上述第二週期相關。

為使本發明之製造、操作方法、目標和優點能更明顯易懂，下文特舉幾個較佳實施例，並配合所附圖式，作詳細說明如下：

實施例：

本發明提出一種游標尺(vernier)式數位至時間轉換器，採用游標尺之時間量測概念，用以根據兩組週期相當接近的輸入信號S _F 與S _S 作為時間量測基準，控制數位至時間轉換器相隔一既定時間區間分別產生兩信號S _Start 與S _Stop 。第1圖係顯示根據本發明之一實施例所述之數位至時間轉換器之信號時序圖，用以簡單地闡述本發明之游標尺式數位至時間轉換概念。如圖所示，兩輸入信號S _F 與S _S 具有不同的週期，其中信號S _S 之週期T _S 較長，信號S _F 之週期T _F 較短，並且兩週期之長度差為ΔT 。根據本發明之一實施例，當信號S _F 與S _S 相位重合時，例如，當信號S _F 與S _S 之上升緣或下降緣發生重合時，開始計數信號S _F 與S _S 的振盪次數，當信號S _F 振盪完β個週期後，輸出一脈衝作為信號S _Start ，其中此脈衝之寬度可根據所需的信號週期設計。同樣地，當信號S _S 振盪完β個週期後，輸出一脈衝作為信號S _Stop ，由於兩信號之週期差為ΔT ，因此相繼產生之信號S _Start 與S _Stop 所間隔之一既定時間區間T _out 可推導為：

T _out =β×T _S -β×T _F =β×ΔT 　式(1)

由(1)式可看出，利用兩組頻率不高但週期極為接近的振盪訊號，可輕易地達到解析度極高的游標尺式數位至時間轉換器，其中解析度為振盪週期的差值ΔT 。此外，針對不同的時間區間需求，僅需改變β值即可達到所需的時間寬度，因此具有相當高的應用價值。根據本發明之另一實施例，若所需的時間區間T _out 超過一個T _S 週期以上，例如：

T _out =α×T _S +β×ΔT 　式(2)

也可藉由設計不同的數值而輕易達成。例如，當偵測到信號S _F 與S _S 相位重合時，開始計數信號S _F 與S _S 的振盪次數，當信號S _F 振盪完β個週期後，先輸出一脈衝作為信號S _Start ，以完成βΔT 的時間差成分，因此時S _S 亦已振盪了β個週期。另一方面，讓信號S _S 在振盪完β個週期後繼續振盪α個週期，因此，當信號S _S 振盪完(α+β)個週期後，輸出一脈衝作為信號S _Stop ，如此一來，S _Start 與S _Stop 的時間差即為如(2)式所述之(α×T _S +β×ΔT )，相關時序如第3圖所示，其公式推導如下：

T _out =(α+β)×T _S -β×T _F =α×T _S +β×(T _S -T _F )=α×T _S +β×ΔT 　式(3)

從(3)式中可看出，若將T _S 運用為數位至時間轉換器之粗級解析度(Coarse Resolution)，ΔT 運用為數位至時間轉換器之細級解析度(Fine Resolution)，則本發明所提出之數位至時間轉換器可同時產生粗級時間差與細級時間差，其比例為

T _S /ΔT =T _S /(T _S -T _F )　式(4)

只要可準確地產生信號S _F 與S _S ，即可成功克服傳統粗級電路與細級電路(或稱內插電路)比值易受製程、電壓或溫度變異影響而產生偏差的困擾。

第2圖係顯示根據本發明之一第一實施例所述之數位至時間轉換器。數位至時間轉換器100包括週期信號產生器101與102、週期信號同步器103、以及輸出脈衝產生器104與105。週期信號產生器101與102分別用以產生具有一週期T _F 之第一週期性信號S _F 以及具有一週期T _S 之第二週期性信號S _S ，其中週期T _S 較長，週期T _F 較短，兩者之時間差ΔT 。根據本發明之一實施例，週期信號產生器101與102可以是振盪器，用以分別產生頻率為1/T _F 與1/T _S 的信號S _F 與S _S 。週期信號同步器103耦接至週期信號產生器101與102，包括相位偵測器201，用以偵測週期性信號S _F 與S _S 之相位差，並且輸出一相位指示信號S _PD 。輸出脈衝產生器104與105可各包括一計數器，並且分別接收週期性信號S _F 與S _S 作為計數器的時脈信號，用以當相位指示信號S _PD 指示出週期性信號S _F 與S _S 發生相位重合時，分別開始計數週期性信號S _F 與S _S 之振盪週期數。當週期性信號S _F 振盪完β個週期後，輸出脈衝產生器104輸出一脈衝作為輸出信號S _Start ，並且當週期性信號S _S 振盪完(α+β)個週期後，輸出脈衝產生器105輸出一脈衝作為輸出信號S _Stop 。根據本發明之一實施例，計數器可以是可重新載入之下數計數器(Reloadable Count Down Counter)，用以持續向下計數，然而，值得注意的是，所述之下數計數器並非用以限定本發明的範圍，本發明也可以應用其它種類之計數器。

根據本發明之一實施例，週期信號同步器103可更包括邏輯閘202與203。邏輯閘202包括一第一輸入端耦接至週期信號產生器101、一第二輸入端耦接至相位偵測器201、以及一輸出端耦接至輸出脈衝產生器104。邏輯閘203包括一第一輸入端耦接至週期信號產生器102、一第二輸入端耦接至相位偵測器201、以及一輸出端耦接至輸出脈衝產生器105。根據本發明之一實施例，邏輯閘202與203可以是一及邏輯閘(AND Gate)，用以同步週期性信號S _F 與S _S 之輸出。此外，根據本發明之一實施例，為了可以週期性地提供輸出信號S _Start 與S _Stop ，根據本發明之一實施例，數位至時間轉換器100可更包括一輸出週期控制器106，用以根據一參考信號S _ref 與一週期設定參數PS 輸出一第一控制信號S _per 與一第二控制信號S _Load (以下段落將做詳細介紹)，用以控制數位至時間轉換器100週期性地產生相隔一既定時間區間之兩輸出信號S _Start 與S _Stop ，其中輸出脈衝產生器104與105分別根據第一控制信號S _per 週期性輸出對應之脈衝，例如，輸出脈衝產生器104與105分別根據其邏輯運算結果以及第一控制信號S _per 之信號位準產生一脈衝，作為輸出信號S _Start 與S _Stop (以下段落將做詳細介紹)，並且其中輸出脈衝產生器104與105所對應之計數器分別根據第二控制信號S _Load 重新載入用以分別週期性反覆計數。

第3圖顯示根據本發明之一實施例所述之數位至時間轉換器之信號時序圖，其中CNT _F 與CNT _S 分別代表用以計數週期性信號S _F 與S _S 之振盪週期數之計數器之計數值。如圖所示，當CNT _F 計數完β個T _F 週期後，信號S _Start 之位準會被拉高，並且當CNT _S 計數完(α+β)個T _S 週期後，信號S _Stop 之位準會被拉高，如此一來，可根據所需的時間延遲產生對應之S _Start 與S _Stop 信號，並同時可如式(3)所述提供T _S 與ΔT 兩種不同等級之解析度，使得數位至時間轉換器可具有更廣泛的應用價值。

然而，由於相位偵測器可能存有無法避免的相位偵測誤差，即所謂的死區(dead zone)，尤其是當信號S _F 與S _S 的上升緣非常接近時，相位偵測器的偵測結果可能會發生介穩態(Metastability)的問題。因此，根據本發明之一第二實施例，本發明提出第二種數位至時間轉換器架構，不僅可精準地振盪出信號S _F 與S _S ，並且可精確地掌控信號S _F 與S _S 之相位重合時間點，以解決上述問題。第4圖係顯示根據本發明之一第二實施例所述之數位至時間轉換器。數位至時間轉換器400包括週期信號產生器401與402、輸出週期控制器406、以及輸出脈衝產生器404與405。週期信號產生器401與402分別用以產生具有一週期T _F 之第一週期性信號S _F 以及具有一週期T _S 之第二週期性信號S _S ，其中週期T _S 較長，週期T _F 較短，兩者之時間差ΔT 。根據本發明之一實施例，週期信號產生器401與402可以是鎖相迴路(Phase-Locked Loop，PLL)，分別根據一參考信號S _ref 產生頻率為1/T _F 與1/T _S 的信號S _F 與S _S 。

第5圖係顯示根據本發明之一第二實施例所述之典型鎖相迴路方塊示意圖。鎖相迴路500主要包含相位偵測器501、充電泵(Charge Pump)502、低通濾波器(Low Pass Filter，LPF)503、壓控振盪器(Voltage Controlled Oscillator，VCO)504以及除頻器(Divider或Prescaler)505。若除頻器505的除數被設定為M，則輸出信號S _o 之頻率與輸入參考信號S _ref 之頻率的關係為：

f _o =Mf _ref 　式(5)

因此，兩信號之週期關係可表示為：

即，參考信號S _ref 之週期T _ref 會恰好是輸出信號S _o 之週期T _o 的整數倍。因此，輸出訊號S _o 經過M次振盪之後就會自動與參考信號S _ref 的上升緣同步。

根據此概念，如第4圖所示，當使用兩組鎖相迴路作為週期信號產生器401、402，並且分別將二者之壓控振盪器輸出信號作為週期性信號S _F 與S _S ，則信號S _F 與S _S 可自動與參考信號S _ref 的上升緣同步，如此一來，便可將如第2圖所示之週期信號同步器移除。此外，若是將二組鎖相迴路之除頻器的除數設M與N設定得非常接近，則數位至時間轉換器400的有效解析度將成為：

例如，當M=255，N=256，則

由式(8)可看出，即使參考信號S _ref 之頻率不高，仍可達到極精細的有效解析度。

第6圖係顯示根據本發明之一實施例所述之輸出週期控制器與輸出脈衝產生器之詳細電路圖，值得注意的是，凡本發明之實施例所應用之輸出週期控制器與輸出脈衝產生器，例如輸出週期控制器106、406、806、906與輸出脈衝產生器104、105、404、405、804、805、905等，皆可採用如第6圖所示之電路。如圖所示，輸出週期控制器406包括計數器601、邏輯閘602、以及正反器603，而輸出脈衝產生器404包括一計數器604、邏輯電路模組605、以及正反器606。第7圖係顯示根據本發明之一實施例所述之數位至時間轉換器之信號時序圖，結合第7圖所示之信號時序，可更清楚理解本發明之概念。

當參考信號S _ref 送入電路時，會先經過輸出週期控制器除頻成用來控制輸出週期的控制訊號S _per ，此訊號之週期等同於輸出脈衝訊號S _Start 與S _Stop 的週期。除頻動作可藉由計數器601、邏輯閘602、以及正反器603完成，其中計數器601可以是可重新載入之下數計數器(Reloadable Count Down Counter)，計數值設定為PS /2，其中PS 為週期設定參數，可根據不同之輸出信號週期需求而設計，而邏輯閘602可以是一或邏輯閘(OR Gate)，用以根據計數器601之計數結果進行邏輯運算，用以檢測計數器之計數值為零的時機，邏輯閘602之運算結果輸出作為控制信號S _Load ，同時計數器601可根據控制信號S _Load 之信號位準(例如，信號為低準位觸發)重新載入。正反器603可以是一D型正反器(D Flip-Flop，DFF)，具有一互補輸出端()耦接至一信號輸入端(D)，以及一時脈輸入端(clk)耦接至邏輯閘602之輸出端，用以根據控制信號S _Load 之一信號位準驅動(例如高位準或低位準)，以其輸出端之信號作為控制信號S _per 。藉由利用控制信號S _Load 來觸發正反器603，可產生責任週期(Duty Cycle)為50%的控制信號S _per ，用以控制輸出信號S _Start 與S _Stop 的週期，讓二者的週期寬度為參考週期T _ref 的PS 倍。

此外，控制信號S _Load 除了可使輸出週期控制器內部之計數器(例如601)重複載入外，也可以作為輸出脈衝產生器內部之計數器(例如604)之載入訊號。由於控制信號S _Load 的輸入頻率為控制信號S _per 之兩倍，在控制信號S _per 訊號的上升緣或下降緣之前必定被設定成低態(Low)，因此可在控制信號S _per 轉態前利用控制信號S _Load 讓兩輸出脈衝產生器內的計數器分別載入計數值β與(α+β)，爾後讓兩輸出脈衝產生器內的計數器分別開始向下計數週期性信號S _F 與S _S 之振盪週期數。如第6圖所示，當計數值達到0後，透過邏輯電路模組605中的正反器607讓週期性信號S _F (S _S )的下一個上升緣將控制信號S _per 栓鎖成為輸出信號S _Start (S _Stop )。因此，S _Start 與S _Stop 信號可視為將控制信號S _per 各自延遲β與(α+β)個T _F 與T _S 週期而形成，如此一來，信號S _Start 與S _Stop 之既定時間間隔T _out 即為α×T _S +β×ΔT ，並且由於控制信號S _per 具有50%的責任週期，其延遲版本S _Start 與S _Stop 信號同樣具有50%的責任週期。

根據本發明之一第三實施例，若欲更進一步提高解析度，可利用選擇鎖相迴路內部之壓控振盪器(例如第5圖所示之504)的多個相位來達成。第8圖係顯示根據本發明之一第三實施例所述之數位至時間轉換器。數位至時間轉換器800包括週期信號產生器801與802、多工器807與808、輸出週期控制器806、以及輸出脈衝產生器804與805。根據本發明之一實施例，週期信號產生器801與802可以是鎖相迴路，分別根據一參考信號S _ref 產生頻率為1/T _F 與1/T _S 的信號S _F 與S _S ，第8圖中的輸出週期控制器806、以及輸出脈衝產生器804與805之電路與操作可參考第6圖與其相關敘述，因此不再贅述。

第9圖係顯示根據本發明之一第三實施例所述之鎖相迴路之內部壓控振盪器之部分電路與多工器之耦接關係圖。如第9圖所示，由於壓控振盪器504可具有一序列之延遲單元，因此壓控振盪器可根據一既定之相位差級距輸出複數具有不同相位之振盪信號，例如，如此一來，鎖相迴路可進一步提供K個不同相位之振盪信號。因此，以第8圖的架構為例，若週期信號產生器801與802皆具有K個相位，則二者間的相位差可達週期差的1/K，即在此架構下，最精細的時間解析度可達：

因此，只要輸出脈衝產生器多一組用以選擇輸出相位的開關或多工器耦接至壓控振盪器，就可以設定既定時間區間T _out 為：

T _out =(α+β)×T _S -β×T _F +γ _S ×ΔP _S -γ _F ×ΔP _F 　式(10)

其中γ _F 代表如第8圖所示之開關或多工器807之選擇數值，例如，透過多工器807選擇壓控振盪器的第γ _F 個相位作為輸出，γ _S 代表開關或多工器808之選擇數值，ΔP _F 代表週期信號產生器801可提供之相位差級距以及ΔP _S 代表週期信號產生器802可提供之相位差級距，其中：

第10圖係顯示根據本發明之一實施例所述之數位至時間轉換器之信號時序圖。在此實施例中，多工器807與808的選擇數值皆設定為γ，因此輸出信號S _Start 與S _Stop 之既定時間區間T _out 為：

T _out =α×T _S +β×ΔT +γ×(ΔP _S -ΔP _F )=α×T _S +β×ΔT +γ×ΔP 　式(13)

第11圖係顯示根據本發明之一第四實施例所述之數位至時間轉換器。數位至時間轉換器900包括週期信號產生器901與902、多工器907與908、輸出週期控制器906、以及輸出脈衝產生器904與905，其中在此實施例中，輸出脈衝產生器904為一正反器，例如D型正反器，並且其中第11圖中的輸出週期控制器906、以及輸出脈衝產生器905之電路與操作可參考第6圖與其相關敘述，因此不再贅述。

根據本發明之一實施例，週期信號產生器901與902可以是鎖相迴路或延遲鎖定迴路(Delay-Locked Loop，DLL)之一者，其中當週期信號產生器901與902為鎖相迴路時，鎖相迴路內的除頻器之除數可設計為1，因此週期信號產生器901與902分別根據一參考信號S _ref 產生頻率相等之的信號S _F 與S _S ，並且如第9圖所示之耦接方式，分別透過開關或多工器907與908選擇各壓控振盪器所產生之複數振盪信號Φ _{F ,0} 、Φ _{F ,1} 、...、Φ _{F,N -1} 以及Φ _{S ,0} 、Φ _{S ,1} 、...、Φ _{S,M -1} 中的第γ _F 與第γ _S 個相位作為輸出信號。同樣的，當週期信號產生器901與902為延遲鎖定迴路時，由於延遲鎖定迴路如第12圖所示同樣具有一序列之延遲單元，因此同樣可如第9圖所示之耦接方式，透過開關或多工器907與908分別根據選擇信號γ _F 與γ _S 選擇各延遲單元所產生之複數振盪信號Φ _{F ,0} 、Φ _{F ,1} 、...、Φ _{F,N -1} 以及Φ _{S ,0} 、Φ _{S ,1} 、...、Φ _{S,M -1} 之一者作為輸出信號。在此實施例中，由於分別藉由兩組鎖相迴路或延遲鎖定迴路將參考信號S _ref 分成M個與N個相位，因此細級解析度一樣可以達到：

因此，如欲產生γ×ΔP 的時間間隔，即可透過多工器或開關適當地選取鎖相迴路或延遲鎖定迴路所產生的第γ個相位，再將其送入輸出脈衝產生電路即可，此外，粗級解析度的產生方式則和第8圖相同。第13圖係顯示根據本發明之一實施例所述之數位至時間轉換器之信號時序圖。如圖所示，輸出信號S _Start 與S _Stop 所相隔之既定時間區間T _out 可設定為：

T _out =αT _S +γ _S ΔP _S -γ _F ΔP _F 　式(15)

如此一來，同樣達到粗級與細級兩種不同等級的解析度。

第14圖係顯示根據本發明之一實施例所述之數位至時間轉換方法流程圖。首先，產生具有一第一週期之一第一週期性信號以及具有一第二週期之一第二週期性信號(步驟S1401)。接著，於第一週期性信號與第二週期性信號相位重合時分別開始計數第一週期性信號與第二週期性信號之週期(步驟S1402)。接著，當計數到第一週期性信號已振盪完一第一數量之週期時，輸出一脈衝作為第一輸出信號(步驟S1403)。最後，當計數到第二週期性信號已振盪完一第二數量之週期時，輸出一脈衝作為第二輸出信號(步驟S1404)，其中既定時間區間如以上所述與第一數量、第二數量、第一週期以及第二週期相關，並且其中第一週期性信號與第二週期性信號係根據一參考信號產生，此參考信號與一週期設定參數更用以產生一第一控制信號與一第二控制信號。第一控制信號之一週期與第二控制信號之一週期為參考信號之一週期與週期設定參數之倍數。根據本發明之一實施例，可根據參考信號、第一控制信號或第二控制信號之一信號位準判斷第一週期性信號與第二週期性信號之相位重合時間點，用以同步開始計數第一週期性信號與第二週期性信號。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、400、800、900．．．數位至時間轉換器

101、102、401、402、801、802、901、902．．．週期信號產生器

103．．．週期信號同步器

104、105、404、405、804、805、905．．．輸出脈衝產生器

106、406、806、906．．．輸出週期控制器

201、501．．．相位偵測器

202、203、602．．．邏輯閘

500．．．鎖相迴路

502．．．充電泵

503．．．低通濾波器

504．．．壓控振盪器

505．．．除頻器

601、604．．．計數器

605．．．邏輯電路模組

603、606、607、904．．．正反器

807、808、907、908．．．多工器

、S _F 、S _Load 、S _o 、S _PD 、S _per 、S _ref 、S _S 、S _Start 、S _Stop 、、、、、、、Φ _{F ,0} 、Φ _{F ,1} 、Φ _{F,N -1} 、Φ _{S ,0} 、Φ _{S ,1} 、Φ _{S,M -1} ．．．信號

T _F 、T _S ．．．週期

α、β、γ _S 、γ _F ．．．計數值

PS ．．．週期設定參數

第1圖係顯示根據本發明之一實施例所述之數位至時間轉換器之信號時序圖。

第2圖係顯示根據本發明之一第一實施例所述之數位至時間轉換器。

第3圖顯示根據本發明之一實施例所述之數位至時間轉換器之信號時序圖。

第4圖係顯示根據本發明之一第二實施例所述之數位至時間轉換器。

第5圖係顯示根據本發明之一第二實施例所述之典型鎖相迴路方塊示意圖。

第6圖係顯示根據本發明之一實施例所述之輸出週期控制器與輸出脈衝產生器之詳細電路圖。

第7圖係顯示根據本發明之一實施例所述之數位至時間轉換器之信號時序圖。

第8圖係顯示根據本發明之一第三實施例所述之數位至時間轉換器。

第9圖係顯示根據本發明之一第三實施例所述之鎖相迴路之內部壓控振盪器之部分電路與多工器之耦接關係圖。

第10圖係顯示根據本發明之一實施例所述之數位至時間轉換器之信號時序圖。

第11圖係顯示根據本發明之一第四實施例所述之數位至時間轉換器。

第12圖係顯示根據本發明之一實施例所述之延遲鎖定迴路電路圖。

第13圖係顯示根據本發明之一實施例所述之數位至時間轉換器之信號時序圖。

第14圖係顯示根據本發明之一實施例所述之數位至時間轉換方法流程圖。

100．．．數位至時間轉換器

101、102．．．週期信號產生器

103．．．週期信號同步器

104、105．．．輸出脈衝產生器

106．．．輸出週期控制器

201．．．相位偵測器

202、203．．．邏輯閘

S _F 、S _PD 、S _per 、S _ref 、S _S 、S _Start 、S _Stop ．．．信號

α、β．．．計數值

PS ．．．週期設定參數

Claims (32)

1. 一種數位至時間轉換器，用以相隔一既定時間區間輸出一第一輸出信號與一第二輸出信號，包括：一第一週期信號產生器，用以產生具有一第一週期之一第一週期性信號；一第二週期信號產生器，用以產生具有一第二週期之一第二週期性信號；一週期信號同步器，耦接至上述第一週期信號產生器與上述第二週期信號產生器，包括：一相位偵測器，用以偵測上述第一週期性信號與上述第二週期性信號之相位差，並且輸出一相位指示信號；一第一輸出脈衝產生器，包括：一第一計數器，用以當上述相位指示信號指示出上述第一週期性信號與上述第二週期性信號相位重合時，根據上述第一週期性信號開始計數，其中當上述第一計數器計數完一第一數值時，上述第一輸出脈衝產生器輸出一脈衝作為上述第一輸出信號；以及一第二輸出脈衝產生器，包括：一第二計數器，用以當上述相位指示信號指示出上述第一週期性信號與上述第二週期性信號相位重合時，根據上述第二週期性信號開始計數，其中當上述第二計數器計數完一第二數值時，上述第二輸出脈衝產生器輸出一脈衝作為上述第二輸出信號。
2. 如申請專利範圍第1項所述之數位至時間轉換器，其中上述既定時間區間與上述第一數值、上述第二數值以及上述第一週期與上述第二週期之一差值相關。
3. 如申請專利範圍第1項所述之數位至時間轉換器，其中上述既定時間區間與上述第一數值、上述第二數值、上述第一週期以及上述第二週期之關係可表示為：T _out =(α +β )×T _S -β ×T _F 其中T _out 代表上述既定時間區間，β 代表上述第一數值，(α +β )代表上述第二數值，T _F 代表上述第一週期以及T _S 代表上述第二週期。
4. 如申請專利範圍第1項所述之數位至時間轉換器，更包括：一輸出週期控制器，用以輸出一第一控制信號與一第二控制信號，其中上述第一輸出脈衝產生器與上述第二輸出脈衝產生器，根據上述第一控制信號，分別地輸出對應之週期性脈衝，該等脈衝作為上述第一輸出信號與上述第二輸出信號，並且其中上述第一控制信號之一週期為上述第二控制信號之一週期之兩倍，並且其中上述第一計數器與上述第二計數器根據上述第二控制信號重新載入，用以分別週期性反覆計數。
5. 如申請專利範圍第1項所述之數位至時間轉換器，其中上述週期信號同步器更包括：一第一邏輯閘，包括一第一輸入端耦接至上述第一週期信號產生器、一第二輸入端耦接至上述相位偵測器、以及一輸出端耦接至上述第一輸出脈衝產生器；以及一第二邏輯閘，包括一第一輸入端耦接至上述第二週期信號產生器、一第二輸入端耦接至上述相位偵測器、以及一輸出端耦接至上述第二輸出脈衝產生器。
6. 如申請專利範圍第1項所述之數位至時間轉換器， 更包括：一輸出週期控制器，耦接至上述第一輸出脈衝產生器與上述第二輸出脈衝產生器，用以根據上述參考信號與一週期設定參數產生一第一控制信號與一第二控制信號，其中上述第一控制信號之一週期與上述第二控制信號之一週期為上述參考信號之一週期與上述週期設定參數之倍數。
7. 如申請專利範圍第6項所述之數位至時間轉換器，其中上述第一輸出脈衝產生器與上述第二輸出脈衝產生器分別根據上述第一控制信號之一信號位準產生對應之上述脈衝作為上述第一輸出信號與上述第二輸出信號。
8. 一種數位至時間轉換器，用以相隔一既定時間區間輸出一第一輸出信號與一第二輸出信號，包括：一第一週期信號產生器，用以根據一參考信號產生具有一第一週期之一第一週期性信號；一第二週期信號產生器，用以根據上述參考信號產生具有一第二週期之一第二週期性信號；一第一輸出脈衝產生器，包括：一第一計數器，用以當上述第一週期性信號與上述第二週期性信號相位重合時，開始計數，其中當上述第一計數器計數完一第一數值時，上述第一輸出脈衝產生器輸出一脈衝作為上述第一輸出信號；以及一第二輸出脈衝產生器，包括：一第二計數器，用以與上述第一計數器同步開始根據上述第二週期性信號計數，其中當上述第二計數器計數完一第二數值時，上述第二輸出脈衝產生器輸出一脈衝作為 上述第二輸出信號。
9. 如申請專利範圍第8項所述之數位至時間轉換器，其中上述參考信號之一週期為上述第一週期與上述第二週期之整數倍。
10. 如申請專利範圍第9項所述之數位至時間轉換器，其中上述第一計數器與上述第二計數器於上述參考信號之一上升緣開始計數。
11. 如申請專利範圍第8項所述之數位至時間轉換器，其中上述既定時間區間與上述第一數值、上述第二數值以及上述第一週期與上述第二週期之一差值相關。
12. 如申請專利範圍第8項所述之數位至時間轉換器，其中上述既定時間區間與上述第一數值、上述第二數值、上述第一週期以及上述第二週期之關係可表示為：T _out =(α +β )×T _S -β ×T _F 其中T _out 代表上述既定時間區間，β 代表上述第一數值，(α +β )代表上述第二數值，T _F 代表上述第一週期以及T _S 代表上述第二週期。
13. 如申請專利範圍第8項所述之數位至時間轉換器，其中上述第一週期信號產生器與上述第二週期信號產生器為分別為一鎖相迴路(Phase-Locked Loop，PLL)裝置。
14. 如申請專利範圍第13項所述之數位至時間轉換器，其中上述參考信號為各上述鎖相迴路裝置之一參考信號，並且各上述鎖相迴路裝置分別包括一壓控震盪器，並且其中上述第一週期性信號與上述第二週期性信號分別為對應之上述壓控震盪器之一輸出信號。
15. 如申請專利範圍第8項所述之數位至時間轉換 器，更包括：一輸出週期控制器，耦接至上述第一輸出脈衝產生器與上述第二輸出脈衝產生器，用以根據上述參考信號與一週期設定參數產生一第一控制信號與一第二控制信號，其中上述第一控制信號之一週期與上述第二控制信號之一週期為上述參考信號之一週期與上述週期設定參數之倍數。
16. 如申請專利範圍第15項所述之數位至時間轉換器，其中上述第一輸出脈衝產生器與上述第二輸出脈衝產生器，根據上述第一控制信號，分別地輸出對應之週期性脈衝，該等脈衝作為上述第一輸出信號與上述第二輸出信號，並且其中上述第一控制信號之上述週期為上述第二控制信號之上述週期之兩倍，並且其中上述第一計數器與上述第二計數器分別根據上述第二控制信號重新載入，用以週期性反覆計數。
17. 如申請專利範圍第15項所述之數位至時間轉換器，其中上述輸出週期控制器更包括：一第三計數器，用以根據上述參考信號計數一第三計數值，並根據上述第二控制信號重新載入，並且其中上述第三計數值與上述週期設定參數相關；一第一邏輯閘，用以根據上述第三計數器之計數結果進行邏輯運算，以輸出上述第二控制信號；以及一第一正反器，具有一互補輸出端耦接至一信號輸入端，以及一時脈輸入端耦接至上述第一邏輯閘，用以根據上述第二控制信號之一信號位準輸出一輸出端之信號作為上述第一控制信號。
18. 如申請專利範圍第15項所述之數位至時間轉換器，其中上述第一輸出脈衝產生器更包括：一邏輯電路模組，耦接至上述第一計數器與上述第一週期信號產生器；以及一第二正反器，具有一信號輸入端用以接收上述第一控制信號，以及一時脈輸入端耦接至上述邏輯電路模組，用以根據上述邏輯電路模組之一輸出信號以及上述第一控制信號之一信號位準產生對應之上述脈衝作為上述第一輸出信號。
19. 如申請專利範圍第13項所述之數位至時間轉換器，其中上述第一週期信號產生器更包括一第一振盪器與耦接至上述第一振盪器之一第一多工器，上述第一振盪器包括複數輸出端，用以根據一第一相位差級距輸出複數具有不同相位之振盪信號，以及上述第二週期信號產生器更包括一第二振盪器與耦接至上述第二振盪器之一第二多工器，上述第二振盪器包括複數輸出端，用以根據一第二相位差級距輸出複數具有不同相位之振盪信號，並且上述第一多工器與上述第二多工器分別包括複數輸入端各耦接至對應之上述第一振盪器與上述第二振盪器之各上述輸出端，上述第一多工器與上述第二多工器分別根據一第一選擇數值與一第二選擇數值輸出對應之上述振盪信號。
20. 如申請專利範圍第19項所述之數位至時間轉換器，其中上述既定時間區間可表示為：T _out =(α +β )×T _S +β ×T _F +γ _S ×ΔP _S -γ _F ×ΔP _F 其中T _out 代表上述既定時間區間，β 代表上述第一數值，(α +β )代表上述第二數值，T _F 代表上述第一週期，T _S 代表上 述第二週期，γ _F 代表上述第一選擇數值，γ _S 代表上述第二選擇數值，ΔP _F 代表上述第一相位差級距以及ΔP _S 代表上述第二相位差級距。
21. 一種數位至時間轉換器，用以相隔一既定時間區間輸出一第一輸出信號與一第二輸出信號，包括：一第一週期信號產生器，用以根據一參考信號產生具有一第一週期之一第一週期性信號；一第二週期信號產生器，用以根據上述參考信號產生具有一第二週期之一第二週期性信號；一第一輸出脈衝產生器，包括：一第一正反器，具有一時脈輸入端耦接至上述第一週期信號產生器，用以根據上述第一週期性信號輸出一脈衝作為上述第一輸出信號；以及一第二輸出脈衝產生器，包括：一計數器，用以根據上述第二週期性信號計數，其中當上述計數器計數完一計數值時，上述第二輸出脈衝產生器輸出一脈衝作為上述第二輸出信號。
22. 如申請專利範圍第21項所述之數位至時間轉換器，更包括：一輸出週期控制器，用以根據上述參考信號與一週期設定參數產生一第一控制信號與一第二控制信號，其中上述第一控制信號之一週期與上述第二控制信號之一週期為上述參考信號之一週期與上述週期設定參數之倍數，並且其中第一輸出脈衝產生器與上述第二輸出脈衝產生器分別根據上述第一控制信號之一信號位準產生對應之上述脈衝作為上述第一輸出信號與上述第二輸出信號。
23. 如申請專利範圍第22項所述之數位至時間轉換器，其中上述第一輸出脈衝產生器與上述第二輸出脈衝產生器分別根據上述第一控制信號週期性輸出對應之脈衝作為上述第一輸出信號與上述第二輸出信號，並且其中上述第一控制信號之上述週期為上述第二控制信號之上述週期之兩倍，並且其中上述計數器根據上述第二控制信號重新載入，用以週期性反覆計數。
24. 如申請專利範圍第21項所述之數位至時間轉換器，其中上述第一週期信號產生器包括：一第一鎖相迴路(Phase-Locked Loop，PLL)，包括一第一振盪器，具有複數輸出端用以根據一第一相位差級距輸出複數具有不同相位之振盪信號，其中上述參考信號為上述第一鎖相迴路之一參考信號；以及一第一多工器，包括複數輸入端各耦接至上述第一振盪器之各上述輸出端，用以根據一第一選擇數值輸出對應之上述振盪信號作為上述第一週期性信號；並且其中上述第二週期信號產生器包括：一第二鎖相迴路，包括一第二振盪器，具有複數輸出端用以根據一第二相位差級距輸出複數具有不同相位之振盪信號，其中上述參考信號為上述第二鎖相迴路之一參考信號；以及一第二多工器，包括複數輸入端各耦接至上述第二振盪器之各上述輸出端，用以根據一第二選擇數值輸出對應之上述振盪信號作為上述第二週期性信號。
25. 如申請專利範圍第24項所述之數位至時間轉換器，其中上述既定時間區間可表示為： T _out =α ×T _S +γ _S ×ΔP _S -γ _F ×ΔP _F 其中T _out 代表上述既定時間區間，α 代表上述計數值，T _S 代表上述第二週期，γ _F 代表上述第一選擇數值，γ _S 代表上述第二選擇數值，ΔP _F 代表上述第一相位差級距以及ΔP _S 代表上述第二相位差級距。
26. 如申請專利範圍第21項所述之數位至時間轉換器，其中上述第一週期信號產生器包括：一第一延遲鎖定迴路(Delay-Locked Loop，DLL)，包括一序列之第一延遲單元，用以根據一第一相位差級距輸出複數具有不同相位之振盪信號，其中上述參考信號為上述第一延遲單元序列之一輸入信號；以及一第一多工器，包括複數輸入端分別耦接至各上述第一延遲單元之複數輸出端，用以根據一第一選擇數值輸出對應之上述振盪信號作為上述第一週期性信號；並且其中上述第二週期信號產生器包括：一第二延遲鎖定迴路，包括一序列之第二延遲單元，用以根據一第二相位差級距輸出複數具有不同相位之振盪信號，其中上述參考信號為上述第二延遲單元序列之一輸入信號；以及一第二多工器，包括複數輸入端分別耦接至各上述第二延遲單元之複數輸出端，用以根據一第二選擇數值輸出對應之上述振盪信號作為上述第二週期性信號。
27. 如申請專利範圍第22項所述之數位至時間轉換器，其中上述輸出週期控制器更包括：一輸出週期計數器，用以根據上述參考信號計數一輸出週期計數值，並根據上述第二控制信號重新載入，並且 其中上述輸出週期計數值與上述週期設定參數相關；一第一邏輯閘，用以根據上述輸出週期計數器之計數結果進行邏輯運算，以輸出上述第二控制信號；以及一第二正反器，具有一互補輸出端耦接至一信號輸入端，以及一時脈輸入端耦接至上述第一邏輯閘，用以根據上述第二控制信號之一信號位準輸出上述互補輸出端之信號作為上述第一控制信號。
28. 如申請專利範圍第22項所述之數位至時間轉換器，其中上述第二輸出脈衝產生器更包括：一邏輯電路模組，耦接至上述計數器與上述第二週期信號產生器；以及一第三正反器，具有一信號輸入端用以接收上述第一控制信號，以及一時脈輸入端耦接至上述邏輯電路模組，用以根據上述邏輯電路模組之一輸出信號以及上述第一控制信號之一信號位準產生對應之上述脈衝作為上述第二輸出信號。
29. 一種數位至時間轉換方法，用以相隔一既定時間區間產生一第一輸出信號與一第二輸出信號，包括：產生具有一第一週期之一第一週期性信號以及具有一第二週期之一第二週期性信號；於上述第一週期性信號與上述第二週期性信號相位重合時分別開始計數上述第一週期性信號與上述第二週期性信號之週期；當計數到上述第一週期性信號已振盪完一第一數量之週期時，輸出一脈衝作為上述第一輸出信號；以及當計數到上述第二週期性信號已振盪完一第二數量 之週期時，輸出一脈衝作為上述第二輸出信號，其中上述既定時間區間與上述第一數量、上述第二數量、上述第一週期以及上述第二週期相關。
30. 如申請專利範圍第29項所述之數位至時間轉換方法，其中上述第一週期性信號以及上述第二週期性信號係根據一參考信號產生，其中上述參考信號之一週期為上述第一週期與上述第二週期之整數倍。
31. 如申請專利範圍第30項所述之數位至時間轉換方法，更包括：根據上述參考信號與一週期設定參數產生一第一控制信號與一第二控制信號，其中上述第一控制信號之一週期與上述第二控制信號之一週期為上述參考信號之一週期與上述週期設定參數之倍數。
32. 如申請專利範圍第30項所述之數位至時間轉換方法，更包括：根據上述第二控制信號之一信號位準同步開始計數上述第一週期性信號與上述第二週期性信號。