TWI403095B

TWI403095B - 用以估計有關時間差之資料之裝置與方法及用以校準延遲線之裝置與方法

Info

Publication number: TWI403095B
Application number: TW098120426A
Authority: TW
Inventors: Jochen Rivoir
Original assignee: Advantest Singapore Pte Ltd
Priority date: 2008-06-20
Filing date: 2009-06-18
Publication date: 2013-07-21
Also published as: TW201010291A; JP2011525737A; US20110140737A1; US8825424B2; DE112008003906T5; KR101150618B1; CN102067456B; KR20110039538A; WO2009152837A1; CN102067456A

Description

用以估計有關時間差之資料之裝置與方法及用以校準延遲線之裝置與方法

發明領域

本發明係關於信號處理，並且明確地說，係關於被使用於自動測試設備中之信號量測裝置。

自動測試設備應用之時間-至-數位轉換器(TDC)將選擇自待測裝置(DUT)之事件加以時間戳記，亦即，量測相對於一測試器時脈之到達時間。一時間戳記器同時也習知為連續時間區間分析器。

時間戳記量測在測試中具有大量的應用，各具有不同之需求。高速串接界面之劇跳量測需要大約在1%之位元週期的高解析度，亦即，3Gbps之3ps，並且可使用時間戳記被達成。該信號可具有相對於測試器時脈之一任意相位。在來源-同步匯流排之資料和時脈之間的偏斜量測需要大約在1%的位元週期的高解析度與最高可能取樣速率組合以得到高涵蓋範圍之偶發時序干擾。慢數位輸出之時脈-至-輸出量測需要一非常大動態範圍的適當解析度。在1μs之動態範圍中的I/Q相位不均衡量測可能需要1ps解析度。動態PLL量測需要達到100Msa/秒之級數(每秒百萬採樣率)的取樣速率以遵循迴路動態性。DVD和HDD頻道之寫入預補償測試則需要快速且精確時間量測。

一完整的數位時間-至-數位轉換器被揭示在2006年國際測試會議，論文6.3，Jochen Rivoir的"用於ATE之自動校準的全數位時間-至-數位轉換器"論文中。

一游標震盪器TDC之一快速"快閃"版的游標延遲線被說明，其同時也被稱為組件-不變延遲線。於一游標延遲線中，具有稍微不同平均閘延遲的二個延遲線支線達成一平均次閘延遲解析度。量測事件將一脈波注入具有平均緩衝器延遲之慢的延遲線，下一個粗質時脈邊緣被注入具有不同平均緩衝器延遲的快速延遲線。以一啟始時間差開始，各個階段降低一標稱差量值，直至在c個階段數量之後該時間差成為負值為止。在各個階段中之正反器作用如在2個競行脈波之間的相位仲裁器。一正相位差被捕捉為"1"及一負相位差被捕捉為邏輯"0"，其中該負相位差在第一時間之階段c中發生。一優先序編碼器被連接到各個相位仲裁器之輸出並且該優先序編碼器輸出捕捉一"0"值之第一階段。現代的CMOS程序可能在一個大約為1ps階段中的該等延遲之間有游標延遲差量Δτ。等於一個粗略時脈週期之精細時間範圍T_R 要求

階段。當使用一個平行讀出時，經由具有一延遲τ_s 之S個緩衝器的傳輸時間限制取樣率為

但是，無可避免的閘延遲不協調導致非線性並且甚至顯著地非單調變化。為滿足這議題，一統計線性校準被實作，其使用跨越一粗略時脈週期(亦即，游標延遲線插值器之時間分佈範圍)均勻地分佈之大量事件。平均地，在所給予的游標階段中所捕捉的"1"數量成比例於其所累積之游標延遲，並且因此，可被使用以校準游標延遲線(VDL)。一(自跑)環式震盪器可產生與該粗略時脈充分程度不相關之事件並且因此其均勻地分佈。

在高解析度設計中，該累積游標延遲鏈路可容易為非單調的。這表示自一個階段至下一個階段，該累積之游標延遲可保持相同或甚至可能減少。平均上，一累積游標延遲增加，例如，每階段增加1ps，但是在依序階段之間自-3ps變化至+5ps。對於非單調累積游標延遲T_k ，在鄰近正反器之間可有多數個階段改變。使用即時硬體找到具有最接近之累積游標延遲的階段需要知道所有的累積延遲。因此，一般的快閃轉換器，例如，游標延遲線TDC使用一簡單的優先序編碼器以辨識捕捉"0"之第一正反器階段數量c。因此，其T_k 較小於那些先前階段者之階段被忽略。

統計線性校準是根據於一數碼密度校準。明確地說，命中碼c之概率p_c 是成比例於領先數碼c之時窗，亦即，自先前階段c-1增加G_c 。對於N個事件，數碼c可被預期，次

實際的計數n_c 可被使用於單調式增加D_c 之估計上

疊代

D _c =G _c -G _c _-1

則產生估計的累積游標延遲

一具有數碼c之任務-模式量測將得到作為二相鄰成長延遲平均數的校準量測時間區間。

雖然這概念由於容易實作以及快速實作校準程序而有利於許多應用，然而，其存在著量測精確度不是完全最佳之情況。

本發明之一目的是提供時間-差量量測之改進概念。

這目的，藉由依據申請專利範圍第1項之估計有關時間差的資料之裝置、依據申請專利範圍第16項之估計有關時間差的資料之方法、依據申請專利範圍第18項之校準一延遲線的方法、依據申請專利範圍第19項之校準一延遲線的裝置或依據申請專利範圍第20項之電腦程式而被達成。

本發明是依據於自具有一非單調累積游標延遲之階段以找得根據優先序編碼器被讀出之一延遲線未有效利用資訊。明確地說，具有累積延遲較小於先前階段之累積延遲之一階段是在先前階段之累積延遲的"遮擋"中。這表示由於附帶至不同階段的相位仲裁器之優先序編碼器，這"被遮擋"階段將不能在實際的量測期間被使用，因為該優先序編碼器總是確認這階段將不可能作為具有，例如，一個第一"0"指示信號之一"成功"階段。所以，這"被遮擋"狀態不接收任何校準值，因為這些校準值不被使用於計算在二個事件之間(亦即，在將被量測之量測信號邊緣以及參考時脈之時脈邊緣的二個不同事件之間)的實際時間差。

因此，先前技術之優先序編碼器有效地切除不展示一單調反應的任何階段的延遲線。因此，即使，例如，產生具有某些階段數量之游標延遲線，提供量測精確度的實際階段數量是明顯地較低於存在硬體中的真正階段數量。當速率以及精細解析度之需求增大時、或當製造容限增加時，在實際被使用之階段以及實際被製造階段之間的這種差異性越來越增加。

更進一步地，優先序編碼器強烈要求設計者製作一串列排序而無分支之游標延遲線階段，以得到一單調式增加的累積延遲。由於時間量測解析度利用階段數量被決定(除以整體量測範圍)，故高解析度製作需要高數量之階段，亦即，一長鏈路之階段，因為經由游標延遲線之長傳輸延遲，而導致降低其再觸發率。

此外，由於在實際被使用以及實際被製造階段之間的差異，存在著不可控制的裝置精確度問題，因為在許多"被遮擋"階段之區域中的裝置精確度將是不良，並且在不具有或僅有小數量的被遮擋階段之裝置的其他區域中之量測精確度將是高的。但是，因為規格是使得最差的解析度部份決定裝置全部解析度規格，生產具有非常高解析度規格之裝置將導致高數量裝置於最後的品質測試失敗。這高度地提高每個有用裝置的製造程序成本。

所有這些問題將藉由以一總和讀出取代優先序讀出而被解決。因此，因為具有一單調式游標延遲線之信條被放棄，具有累積游標延遲在實際時間差之下的所有階段被使用於量測上。反而，相位仲裁器指示信號輸出之總計將使用供量測的每個階段而沒有關於單調性需求的任何限制。同時，各個階段在校準程序中被觸及並且被使用於量測程序中。因此，根據一總數值之讀出可被考慮以提供該等階段以單調排序方式之"重新整理"，雖然，實際上，實際硬體延遲線仍然是非單調式的。

依據本發明較佳實施例，一統計線性校準被進行，但是以總和讀出取代優先序讀出。這校準程序有利地允許在量測中使用不論是否單調式階段的每個階段，以至於各個階段均有助於解析度。

本發明不僅僅導致在較低成本及改進電路特性下增加產量，同時也允許完全地彈性設計，因為該相加裝置不在乎任何的階段順序，而只是提供一計算數值，其是無關於提供這計算數值的階段順序。因此，本發明允許使用支路延遲線或任何其他延遲階段的組態之設計彈性，只要有各個相位仲裁器提供其之指示信號至相加裝置即可。因為，性質上，依據本發明各個階段將具有某些實際延遲差量並且因此所有這些階段將被使用，游標延遲線之解析度將不取決於時脈邊緣或量測邊緣必須傳輸的階段數量，而是取決於在延遲線階段具有一第一延遲的第一部分以及具有一第二個延遲部份的第二部份部件之間具有被分佈延遲差量之階段數量。

主要地，具有相對少量串接排列的階段，卻具有可觀數量平行階段之一延遲線可被實作，其具有經由整體延遲線之信號邊緣的大量降低傳輸延遲，因而再觸發率可相當地提高，而不會造成半導體區域上之損失等等。

圖式簡單說明

本發明較佳實施例將參照附圖依序地被討論，其中：第1圖展示用以估計有關時間差資料的裝置之較佳實施例；第2圖展示代表一校準模式之一實施例中的步驟序列；第3圖展示被儲存在校準儲存器中之列表的分解表示圖；第4圖展示代表測試模式中一功能之較佳實施例；第5a圖展示代表相對於延遲線之階段數量的一非單調累積時間差之圖形；第5b圖展示第5a圖範例中比較於總和讀出之優先序編碼器讀出；第5c圖展示一較佳實施例中利用處理器進行以計算一時間戳記值之計算；第6圖展示用以得到單調數碼之先前技術優先序編碼器讀出的功能；第7圖展示用於估計以具有一特定延遲線被實作之游標延遲線的本發明裝置；第8圖展示用於提供代表在測試邊緣以及參考時脈邊緣二個事件之間的時間之時間戳記的量測機構；第9圖展示用於估計之裝置實施例的另一表示圖；第10圖展示在一些階段中具有被動而不是主動延遲的不同實作例；第11圖展示具有每個緩衝器之階段統計取樣之游標延遲線；第12圖展示具有支線之游標延遲線；以及第13圖展示展示總計所有支線之指示信號的結果之分解圖。

第1圖展示用以估計二個事件間之有關時間差的資料之裝置。在二個事件之間的時間差範例被指示在第8圖中，其中有一第一輸入被輸進入時間至數位轉換器，或明確地說，進入在第8圖中沒被展示之一延遲線中，並且其中也指示一第二輸入被輸進入TDC(延遲線)中。該第一輸入被連接到一測試信號，其具有在第8圖中以"事件"被指示的一測試信號邊緣。第二事件利用被連接到TDC第二輸入(CLK)之一時脈信號的上升邊緣被表示。如在第8圖中所指示，測試時脈具有一週期R並且該TDC量測距離t。因此，在第8圖中利用TDC被輸出之所有的時間戳記是等於N x R-t。取決於本發明之不同應用，輸入至TDC之一個輸入不必然需要是一時脈，亦即，自動測試設備之參考時脈，但是當在作為二個事件之二個測試邊緣之間的差量是所需時，該輸入同時也可能是另一測試邊緣。

二個事件被輸進入一延遲線100。尤其是，延遲線包含多數個串接排列的階段101至104。

各階段包含一第一延遲，例如，第一部份中之D1S，其是在第1圖中之階段的上方部份，以及該延遲階段第二部份中之第二個延遲部份D1F，其是在第1圖中之下方部份。兩個延遲D1S和D1F是彼此不同，因而在兩個延遲之間有一延遲差量Δτ。更進一步地，各個階段包含一相位仲裁器105。該相位仲裁器利用具有二個不同狀態之一指示信號指示，一延遲階段第一部分中的二個事件之第一事件是領先於或接續於該延遲階段第二部份中二個事件之一第二事件。於第1圖實施例中，該指示信號經由一指示線106被提供，其形成各個相位仲裁器電路105之輸出線。連接到相位仲裁器輸出的所有指示信號線被連接到一相加裝置200。該相加裝置是可操作以總計多數個階段101至104之指示信號，其在指示信號線106上提供來自所有階段的輸出信號以得到在相加裝置輸出線201之總輸出數值。依據第1圖裝置之特定實作例，該相加裝置在線201上輸出，亦即，該總數值代表在二個事件之間有關時間差的資料。明確地說，該總數值指示有二個階段，亦即，第1圖實施例中之階段101和103，其各具有一累積延遲，其是較小於在二個事件之間的時間差。因此，該總數值指示一時間差估計。另一方面，該總數值另外地指示在該延遲線中正好有二個此種階段並且將不存在更多的階段，其具有較小於將利用本發明裝置被量測之在第一事件和第二事件之間的時間差之累積延遲。

依據該特定實作例，本發明裝置另外地包含一校準儲存器300，其用以儲存與不同總數值相關的校準數值。更進一步地，一較佳實施例另外地包含一處理器400，其用以處理在一測試量測中被得到的一測試總數值以及被儲存在校準儲存器中之校準數值以得到有關時間差之資料，其將在處理器輸出401被輸出。

有關時間差之資料，除了在線201的實際總數值之外，可以是，例如，依據第5c圖中之方程式被計算之時間差估計或依據第8圖中所展示之機構被計算的時間戳記數值。有關時間差之資料同時也可以是數位數目，亦即，該總數值或自該總數值導出之一數碼，以及，另外地，校準數值，其屬於該數位數目並且其是藉由一特定編碼操作以計算一數位數值(例如，一總數值或自該總數值導出之一數碼)所需的，或使用實際校準資訊以計算，例如，在二個事件之間之實際時間差(ps)所需的。

第1圖實施例更包含一參考時脈源500，其可被連接到以112被指示之延遲線的第二(下方)輸入。該延遲線另外地包含第一輸入111，其被連接到具有延遲線100第一階段101之第一延遲D1的第一部分。該延遲線之第一輸入被連接到開關600，其利用一控制器700被控制。響應於來自控制器700之線701上的控制信號，開關600是可操作以將測試源601或校準源602連接至延遲線100之第一輸入111。更進一步地，控制器經由處理器控制線702被連接到處理器。因此，控制器可控制在測試模式或校準模式中之處理器400。於測試模式中，測試源601被連接到第一輸入111，並且於校準模式中，校準源602被連接到延遲線100之第一輸入111。

在配合第2圖討論本發明的校準模式之前，將討論第6圖中展示由Jochen Rivoir著作之技術發表中所說明的先前技術校準模式。第6圖上方部分展示一圖形，其指示具有階段數量c之某些階段所累積的延遲數值。明確地說，將參照特定階段3和11。這兩階段"遮擋"至少一個依序階段。明確地說，階段3遮擋階段4和5，並且階段11遮擋階段12。這意味著，由於先前技術步驟之優先序編碼器讀出，被遮擋的階段4、5和12不出現在統計圖中，並且因此，不接收任何的概率數值。因此，這些階段4、5和12不助益於先前技術裝置之精確度/解析度，將參考第5a至5c圖更詳細地說明。第6圖下方部份展示用以得到個別階段的校準數值之步驟，其中這些校準數值可被提供作為機率值。另外地，這些校準數值可以是對於各個階段(而不是"被遮擋"階段)為n_c 值或甚至可以是。在第6圖底部之方程式中，N是完整校準測試進行中之量測的總數量，並且R是TDC延遲線之整體量測範圍。第6圖上方之方程式清楚說明在第6圖步驟中實際時間差估計是藉由相加所有的校準數值或自校準數值導出之數目所得到，直至即時地領先於由優先序編碼器輸出所指示之階段的階段為止，並且接著相加藉由優先序編碼器輸出所指示的實際階段的一半校準數值。

依據本發明相似程序被運用，但是其重要差異是，取代優先序編碼器之輸出，總和編碼器輸出被使用於校準目的以及測試量測目的。

接著，第2圖中之流程圖將詳細地被討論。於第一步驟20中，第1圖之控制器700是可操作以連接校準源602，並且，於這實施例中，參考時脈500連接至延遲線100。如果參考時脈500連續地被連接到延遲線之第二輸入112，則控制器700僅需將校準源連接至延遲線輸入111。於步驟22中，總計相位仲裁器輸出106，亦即，該等指示信號之總計被採用。這步驟重複2N次或最好是多於N² 或更多校準事件，其中N是延遲線100中之階段數量。

最好是，用於校準事件之來源是均勻分佈在本發明裝置的量測範圍之上的雜訊或劇跳裝置產生事件。在任何情況中，校準事件來源之統計性質不需要均勻地分佈。於一非均勻地分佈之情況中，統計性質最好是是習知的並且將產生用於校準數值之一修正係數。接著，對某一總數值之計算發生次數將對應不同於一差量總數值之係數的一係數的校準數值。這些係數將取決於校準源之特定統計性質。

另外地，彼此具有小頻率偏移之事件來源以及粗略時脈可被使用。雖然兩個時脈是彼此相關，在時間上的對應時脈邊緣之差量是相等地被分佈，並且因此，可被使用於校準目的。

接著，一量測被觸發。則在所需的量測延遲之後，測試總數值被輸進入處理器201中並且被中間儲存。接著，一個再觸發脈衝波被提供(沒有展示在第1圖中)並且下一個校準量測發生。只要下一個校準量測之校準總數值是可供利用的，則進一步的再觸發脈波被產生並且下一個校準量測被進行。所有的這些步驟重複直至達到足夠數量的校準量測為止，並且，因此，足夠數量的校準總數值被儲存於處理器中。

接著，於步驟24中，各個校準總數值儲藏處之個別校準總數值的發生次數被決定。明確地說，於第1圖實施例中，其中有N個階段，其可以有N個不同校準總數值。於步驟24中，這些N個不同校準總數值的各者之發生次數被決定並且被中間儲存作為N_c ，其中c範圍是自1至N。接著，於中步驟26中，對於各個校準總數值儲藏處之一校準數值被儲存。該校準數值可以是配合第6圖所討論的N_c 、p_c 或D_c 。自然地，校準總數值同時也可以是實際的值，亦即，在第6圖中t_C 相加方程式中之累積總和，因而，例如，用於校準總數值c之校準數值不僅只包含D_c 或，例如，0.5 x D_c ，此外，亦包含完全總和結果，或另外地，包含用於t_c 之絕對值。

第3圖針對範圍自1至N之各個可供利用的測試總數值，指示一列表項目或許多列表項目。對於實際上被實作之列表項目，其有校準數值是所需之一高數量的可能性。因此，實際上被儲存之校準數值將取決於儲存器之需要以及可供用於特定自動測試設備的處理需要。例如，如果儲存需要不是此一議題，則其實際上儲存作為一校準數值之完全累積延遲數值t_c 是有用的。於這情況中，在第6圖中之總和在校準進行期間被計算並且處理器在測試進行中僅需接取該儲存部並且必須輸出校準數值。另外地，當其不是用以決定第6圖中之相加方程式的不同項數之議題時，其可能是有用的，以便貯備儲存位置而僅儲存該校準數值，例如，對於各個階段c之p_c 、n_c 或D_c ，而不是各個階段之累積延遲。

第3圖下方部份展示第1圖之實施例，其中一邏輯"1"指示，第一事件領先於第二事件。當在第一事件和第二事件之間的時間差是小時，則測試總數值同時也是小的。相反地，當時間差是高時，則測試總數值同時也是高的。第1圖已展示延遲階段一非單調結果之情況，因為一完全地單調輸出將需要第三階段103之輸出也是零。於這實施例中，但是，在第三階段中之累積延遲是較低於第二階段中，因而該情況可能發生，以至於即使該第二階段提供一零輸出，該第三階段則提供一"1"輸出。

依序地，第4圖之本文將討論測試模式實施例中所進行之步驟。於步驟40中，測試源601和參考時脈500被連接到延遲線100之輸入111和112。接著，於步驟42中，一測試事件被輸入。如第8圖中所展示之測試事件以及一對應參考時脈經由延遲線傳輸並且導致許多指示線具有一"1"輸出以及其他指示線中則具有一"0"輸出。於步驟44中，該等"1"輸出對於所有指示信號線被總計以得到測試總數。該測試總數值可以被使用於進一步的處理或可以被使用於步驟46中所展示之特定操作中，亦即，當一校準列表如第3圖中所指示地被實作時以及當如在第6圖中被指示或如在第5c圖中討論之計算被進行時，則時間差使用自零至該被指示測試總數之校準數值被計算。

雖然延遲線100已被討論，因此一邏輯"1"指示第一事件領先於第二事件，因而相加裝置200總計所有延遲線以獲得由"1"輸出所構成之一總數值，其將導致第1圖實施例中之"2"的一總和輸出，該相加裝置同樣地也可以其他方式被實作。例如，該相加裝置同時也可總計所有"0"延遲線，亦即，將計算具有"0"狀態的所有延遲線。接著，於另一步驟中，相加裝置可計算在所有數量階段之間的差量以及總數值，以便得到具有"1"狀態之延遲線106之數值。另外地，相位仲裁器105可不同地被實作，因而一邏輯"0"指示第一事件領先於第二事件。於這情況中，相加裝置可被實作以計算具有"0"狀態之延遲線，以便得到總數。再者，另外地，相加裝置可計算"1"延遲線並且接著可形成N階段，亦即，所有數量階段，以及"1"計算數值之間的差量以得到測試總數值。另外地，延遲線106可包含任何另外的邏輯電路，例如，在特定階段之反相器，因而該相加裝置不需要計算具有一以及相同狀態之延遲線，該相加裝置僅只要計算第一事件領先於第二事件之階段數量，或僅計算其中第一事件接續於第二事件之狀態。因此，相加裝置200是可操作以實際上僅計算該等階段，其中在第一事件和第二事件之間的延遲具有相同符號，因為，自這資訊，測試總數值完全地被定義。

依序地，將討論第5a至5c圖，以便展示比較於如第6圖中所討論之先前技術步驟關於精確度之本發明的改進。第5a圖展示具有相關於個別階段的階段數量的一非單調累積時間差特性的延遲線範例。明確地說，當精確度被定義作為在利用2個階段表示的累積時間差之間的差量時，階段4之累積時間差"遮擋"階段5、6、7以及8，其對於延遲線精確度具有引人注目的結果。在第5a圖中以50表示之特定測試事件差量的先前技術優先序編碼器輸出將導致第5b圖第二線中所展示之指示信號。該優先序編碼器輸出將是4。這將表示，依據第5c圖中之方程式以及如在第5c圖頂部中所指示，時間差估計t將被決定為累積階段1、2、3之延遲作用以及階段4之一半作用。因此，如在第5c圖第一線中所指示的估計值t，將是對於測試事件差量的一估計值。於最差之情況中，測試事件差量是接近於階段3之累積時間差或接近於階段4之累積時間差。因此，實際最大誤差是等於第5a圖中被標記為"先前技術精確度"的一半範圍。

相對地，本發明產生一測試總數值6，並且，因為依據本發明沒有階段被遮擋，實際的量測時間差估計最大誤差是等於在最差情況情節中被標記為"本發明精確度"之一半數量，其中測試事件差量是接近於階段7或階段8之累積時間差。

在比較於先前技術步驟與本發明步驟之間的一進一步差異是，依據本發明，對於各個階段，一校準數值被得到。但是，該校準並非是相關於一特定階段，而是相關於一特定計算數值，其由來自不同階段的貢獻所構成。相對地，先前技術中的一校準數值是相關於一實際階段，並且當統計校準方法配合優先序編碼器被實作時，對於被遮擋的階段5、6、7和8，根本不存在任何的校準數值。

第5c圖指示計算實際時間差估計的差量。而在先前技術中，對於首先的三個階段之校準數值以及對於第四階段之一半校準數值被累積，該情況於本發明中是不同的。於本發明中，校準數值並非是相關於特定階段數量，而是相關於一特定計算數值。這可自第5c圖中之列表得悉。等於5之測試總數值c，例如，對應於在2個相鄰階段6和8之間的時間延遲增加，其被指示如D₆₈ 。因此，本發明步驟產生依據單調法則之校準數值的"邏輯重新排列"，因而所有可供利用的階段被採用以供計算一實際的估計。

更進一步地，相對於先前技術，總和自0延伸至c-1，而先前技術程序中的總和則在1和c-1之間延伸。

第7圖展示用於具有四階段101至104估計之本發明裝置之更詳細的展示。明確地說，各個延遲被實作如具有某一延遲之一緩衝器階段。尤其是，例如，來自第1圖之延遲D2S藉由具有緩衝器延遲τ_s2 之緩衝器70被實作，以及來自第二部份之對應延遲，亦即，第1圖之D2F，對應至具有不同於τ_s2 之一特定緩衝器延遲τ_f2 的緩衝器72。於這實施例中，在第7圖中，指標s指示"慢速"，而指標f則指示"快速"。這標誌闡明緩衝器70是在所謂的延遲線之"慢速"支線中，而緩衝器72則是在所謂的延遲線之"快速"支線中。另外地，相位仲裁器105以D-正反器被實作，其中來自一特定階段之延遲線第一部分的延遲數值被連接到正反器之D輸入，其中在延遲線一階段第二部份中之延遲信號被連接到正反器一時脈輸入，並且其中正反器之Q輸出是攜帶指示信號之指示線106。這些來自各個階段之信號被輸入至相加裝置200。第7圖中之展示闡述在首先的二個階段中，第一事件78領先於第二事件79，而在第三階段103中，這情況改變並且第一事件78接續於第二事件79之後。

第7圖實施例之計算數值對於單調的(理想的)情況將是等於2，但是對於非單調的(真實的)情況，該計算數值將是大於2，假設實際量測時間t將符合在一階段中之一特定累積時間差，其是較小於一先前階段之累積時間差。

第9圖展示本發明一實施例，其中各個階段包含具有某一延遲以及一單一D-正反器之一緩衝器S或F。

但是，因為依據本發明所有的階段均影響量測精確度，許多不同彈性構造的延遲線可被應用，其將配合第10、11、12以及13圖被討論。作為範例地，第10圖展示一情況，其中一階段101'包含一被動延遲，例如，在該階段第一部分中的一基片上的小部分接線或小部分的導體軌跡，其中該階段之第二部份不包含任何額外延遲，但是僅包含因連接該等階段所招致之最小延遲。因此，在第一部分中的延遲以及第二(下方)部份中的延遲之間的差量被產生，其被使用於延遲線量測。當在實施例中被動延遲可比主動延遲(例如，緩衝器，例如，1001或1002)較容易且便宜地被產生時，則被動延遲1000有助於降低成本。為了確認信號位準是足夠地大，在第10圖實施例中最好是，具有一主動延遲(亦即，具有一緩衝器)之一階段緊接在單一個或僅有小數量階段，例如，5個，或較少之僅具有一被動延遲之個別階段之後。作為範例地，第10圖展示一種情況，其中一緩衝器階段緊接在二個線路階段之後。

於這實施例中，經由延遲線之傳輸延遲被降低。這允許更快的時間量測取樣率。

第11圖展示每個緩衝器階段具有統計取樣之一延遲線實施例。尤其是，緩衝器階段101〞不僅只包含如第1圖中之單一相位仲裁器105，同時也包含至少二個或多數個相位仲裁器105a、105b、105c、105d，其彼此平行地連接。正反器取樣之統計變化提供累積游標延遲之較密集的選擇，並且，因此，改進其解析度。

第11圖實施例之優點是比習見的游標延遲線具有較快的取樣率以及具有精細取樣偏移解析度之游標延遲線之大的時間量測範圍。各個不同相位仲裁器105a以一真實的電路被實作，並且，因此，具有不同的決定臨限以及不同的輸入/輸出雜訊特性，因而各個相位仲裁器提供一輸出信號至相加裝置200，其中，在校準處理程序中，對於利用相加裝置輸出之各個總數值，一校準數值被提供，並且其中由於在不同相位仲裁器105a至105d之間的變化是非常小的事實，對於測試時間差之一非常高的解析度被得到，因為第11圖實施例中如第5a圖中所指示之"本發明精確度"範圍是非常地小。

第12圖展示具有支線之一延遲線。明確地說，該延遲線包含在第12圖中自左方至右方延伸之一主支線並且被表示如1200。更進一步地，第12圖延遲線包含如第12圖中以垂直方向延伸之多數個所謂的附屬支線並且被表示如1201、1202和1203。更進一步地，雖然不在第12圖中被展示，各個相位仲裁器105具有連接到相加裝置200之一指示信號輸出，因而相加裝置200利用總計來自所有支線的所有正反器輸出106而提供一測試總數值或一校準總數值201。

應強調的是，相對於優先序編碼器，由於相加裝置被使用的事實，該等階段之配置不被使用於任何的計算上。因此，於先前技術中所有階段必須彼此依序之需求，在本發明中並不存在，因而任何可供利用的配置可被使用。一特定配置是第12圖中之三個或更多支線配置。所有的這些配置，其中二個脈波平行地傳輸至不同的支線，導致降低單一量測所需的時間，亦即，用於單一時間差之判定。因此，因為單一量測所需的時間被降低，再觸發頻率可增加，因而比較於先前技術將有更多量測可在相同時間被進行或整體量測進行之完成時間被降低。所有的這些優點被得到而沒有關於晶片區域的任何損失，因為用以得到相同精確度時，本發明之方案並不比先前技術需要更多的階段。

關於在第一部分延遲和第二部份延遲之間的延遲差量，最好是所有的階段具有一標稱值，其於所有電路上是相等。但是，這需求，僅是用於半導體處理程序或設計理由。因為在本發明中任何單調活動並不計算，即使一隨機分配之延遲差量也是有用的。這利用第13圖被驗證。第13圖展示用於不同支線的不同正反器之累積延遲。第13圖中以"A"被指示之左方較遠部份對應至"主"支線1200。第13圖以"B"被指示之中間部分對應至第一垂直支線1201以及第三部份"C"對應至第12圖之第二垂直支線1202。自第13圖將了解，當在水平線以及垂直軸之間的交叉點被考慮時，具有平行配置之足夠數量的支線之一完全密集的累積延遲點被得到。因此，當各個階段接收不同的延遲以及不同的延遲差量時，不同可測量累積延遲之分配強度甚至可被提高。但是，由於皆具有相同"標稱"延遲差量值之階段延遲差量的統計變化，其中相同延遲差量將供用於各個階段的現有設計仍然可被使用。

依據本發明方法之某些製作需求，本發明方法可以硬體或軟體方式被實作。該製作可使用數位儲存媒體被進行，尤其是，具有電子可讀取控制信號被儲存於其上之磁片、DVD或CD，其配合可規劃電腦系統，以至於本發明方法被進行。一般，本發明因此是具有被儲存在機器可讀取載體上之程式碼的電腦程式產品，當該電腦程式產品於一電腦上執行時，該程式碼可操作以進行本發明之方法。換言之，本發明方法因此是，當電腦程式於一電腦上執行時，具有用以進行本發明至少一個方法之程式碼的電腦程式。

上述實施例僅是供展示本發明原理。熟習本技術者應明白，此處所說明之配置以及細節可有許多修改和變化。因此，將僅為申請專利範圍之範疇所限定，並且不受經由此處實施例之敘述和說明所呈現的特定細節所限定。

50‧‧‧測試事件差量

70、72‧‧‧緩衝器

78‧‧‧第一事件

79‧‧‧第二事件

100‧‧‧延遲線

101至104‧‧‧階段

105‧‧‧相位仲裁器

106‧‧‧指示信號延遲線

111‧‧‧延遲線第一輸入

112‧‧‧延遲線第二輸入

200‧‧‧相加裝置

201‧‧‧輸出線

201‧‧‧校準總數值

300‧‧‧校準儲存器

400‧‧‧處理器

401‧‧‧處理器輸出

500‧‧‧參考時脈來源

600‧‧‧開關

601‧‧‧測試源

602‧‧‧校準源

700‧‧‧控制器

701‧‧‧控制器線

702‧‧‧處理器控制線

1000‧‧‧被動延遲

1001、1002‧‧‧主動延遲

1200‧‧‧延遲主支線

1201、1202、1203‧‧‧延遲附屬支線

第1圖展示用以估計有關時間差資料的裝置之較佳實施例；

第2圖展示代表一校準模式之一實施例中的步驟序列；

第3圖展示被儲存在校準儲存器中之列表的分解表示圖；

第4圖展示代表測試模式中一功能之較佳實施例；

第5a圖展示代表相對於延遲線之階段數量的一非單調累積時間差之圖形；

第5b圖展示第5a圖範例中比較於總和讀出之優先序編碼器讀出；

第5c圖展示一較佳實施例中利用處理器進行以計算一時間戳記值之計算；

第6圖展示用以得到單調數碼之先前技術優先序編碼器讀出的功能；

第7圖展示用於估計以具有一特定延遲線被實作之游標延遲線的本發明裝置；

第8圖展示用於提供代表在測試邊緣以及參考時脈邊緣二個事件之間的時間之時間戳記的量測機構；第9圖展示用於估計之裝置實施例的另一表示圖；第10圖展示在一些階段中具有被動而不是主動延遲的不同實作例；第11圖展示具有每個緩衝器之階段統計取樣之游標延遲線；第12圖展示具有支線之游標延遲線；以及第13圖展示展示總計所有支線之指示信號的結果之分解圖。

100．．．延遲線

101至104．．．階段

105．．．相位仲裁器

106．．．指示信號延遲線

111．．．延遲線第一輸入

112．．．延遲線第二輸入

200．．．相加裝置

201．．．輸出線

201．．．校準總數值

300．．．校準儲存器

400．．．處理器

401．．．處理器輸出

500．．．參考時脈

600．．．開關

601．．．測試源

602．．．校準源

700．．．控制器

701．．．控制器線

702．．．處理器控制線

Claims

一種用以估計有關在二個事件之間的時間差之資料的裝置，該裝置包含：一具有多數個階段之延遲線，各個階段具有在一第一部份中之一第一延遲以及在一第二部份中之一第二延遲，該第一延遲以及該第二延遲彼此不同，並且各個階段具有一相位仲裁器，該相位仲裁器利用具有二個不同狀態之一的指示信號以指示該第一部分中二個事件的第一事件是否領先於或接續於該第二部份中二個事件之一第二事件；一相加裝置，其用以總計該等多數個階段之指示信號以得到指示該時間差之一估計總數值；一校準儲存器，其用以儲存相關於不同總數值的校準數值；以及一處理器，其用以處理藉由一測試量測所得到的一測試總數值以及一校準數值以得到有關該時間差之資料；其中該處理器可操作以藉由累積自預定之最小或最大總數值直至該測試總數值減去1為止之校準數值以及藉由增加該測試總數值之該校準數值的至少一部份以得到一時間差估計而計算相對於該時間差估計之資料。
依據申請專利範圍第1項之裝置，其中該相位仲裁器是可操作以提供該指示信號，因而於第一狀態中，該指示信號指示該階段中之該第一事件領先於該第二事件，以及於不同的第二狀態中，該指示信號指示該階段中之該第一事件接續於該第二事件後，並且其中該相加裝置是可操作以計算來自具有第一狀態之多數個階段之該等指示信號或來自具有第二狀態之多數個階段之該等指示信號。
依據申請專利範圍第1項之裝置，其中在一階段中之該相位仲裁器以一D-正反器被實作，並且其中該相加裝置包含一數位計算器，其僅用以計算在具有二個不同狀態中之某一狀態之多數個階段的D-正反器輸出。
依據申請專利範圍第1項之裝置，其進一步地包含：一控制器，其用以指示其中眾多不同的校準量測被進行之一校準模式，其中各個校準量測產生一校準總數值；其中各總數值之發生次數被決定，並且其中對於總數值之一校準值根據該等眾多的不同校準量測中之這總數值的發生次數被決定。
依據申請專利範圍第4項之裝置，其中該控制器是可操作以使用該等發生次數以及眾多校準量測總數之比率而計算該校準數值。
依據申請專利範圍第1項之裝置，其中該延遲線具有利用該等階段之第一部份被形成的第一事件傳輸路線以及利用該等階段第二部份被形成的第二事件傳輸路線，其中該第一部分或該第二部份中之延遲或在該第一部分以及該第二部份之間的延遲差量以一緩衝器放大器、一線部分或利用該相位仲裁器所引發之一延遲的組合之一被實作。
依據申請專利範圍第1項之裝置，其中該等多數個階段包含在兩部份中各具有緩衝器放大器之至少二個階段，該等緩衝器放大器具有不同的延遲值，因而一個部份是具有較高延遲之慢速部份以及另一部份是具有較低延遲的快速部份，並且其中在該等至少二個階段之間，一中間階段被安置，其中第一部份或第二部份、或兩部份，皆包含一接線且不包含一放大器。
依據申請專利範圍第1項之裝置，其中至少一個階段包含具有不同特性的多數個相位仲裁器，各個相位仲裁器提供一指示信號，並且其中該相加裝置是可操作以總計來自該等多數個相位仲裁器之指示信號。
依據申請專利範圍第1項之裝置，其中該延遲線具有至少一第一分支線以及一第二分支線，其中該等分支線彼此平行地被連接，因而該等二事件經由該等分支線同時地傳輸。
依據申請專利範圍第9項之裝置，其中該第一分支線是具有依序配置延遲階段之一主分支線，其中該第二分支線被連接到該主分支線之一延遲階段並且一第三分支線被連接到該主分支線之一不同延遲階段。
依據申請專利範圍第1項之裝置，其中該等多數個階段之各相位仲裁器，包含依據該階段中二個事件之時間關係而輸出一邏輯"1"或一邏輯"0"作為該指示信號之一正反器；其中該相加裝置是一數位計算器，其被連接到提供指示信號之該等正反器的輸出，該數位計算器是可操作以計算於其上呈現一單一預選擇邏輯狀態之正反器輸出數量。
依據申請專利範圍第1項之裝置，其中該校準儲存是可操作以對於各個可能總數值而儲存指示在該總數值以及一鄰接總數值之間的時間差幅度之校準數值。
依據申請專利範圍第1項之裝置，其中該處理器是可操作以根據下面的方程式計算有關於時間差之資料：其中是時間差估計，其中D_i 是等於i之測試總數值的校準數值，其中n_i 是在校準步驟中某一校準總數值之發生次數，其中N是在校準步驟中量測之完成數量，並且其中T_R 是延遲線之整體量測範圍。
一種使用具有多數個階段之一延遲線以估計有關在二個事件之間的時間差之資料的方法，其中各個階段具有一第一部份中之一第一延遲以及一第二部份中之一第二延遲部份，該第一延遲以及該第二延遲彼此不同，並且各個階段具有一相位仲裁器，該相位仲裁器利用具有二個不同狀態之一的指示信號以指示該第一部分中二個事件之第一事件是否領先於或接續於該第二部份中二個事件之一第二事件，該方法包含：總計該等多數個階段之指示信號以得到指示一時間差估計之總數值；儲存相關於不同總數值的校準數值；處理藉由一測試量測所得到的一測試總數值以及一校準數值以得到有關該時間差之資料；以及藉由累積自預定之最小或最大總數值直至該測試總數值減去1為止之校準數值以及藉由增加該測試總數值之該校準數值的至少一部份，以得到一時間差估計，而計算相對於該時間差估計之資料。
如申請專利範圍第14項之方法，其進一步地包含：處理藉由一測試量測所得到的測試總數以及被儲存在一校準儲存器中的至少一個校準數值以得到有關該時間差之資料。
一種校準具有多數個階段之一延遲線的方法，其中各個階段具有一第一部份中之一第一延遲以及一第二部份中之一第二延遲部份，該第一延遲和該第二延遲彼此不同，並且各個階段具有一相位仲裁器，該相位仲裁器利用具有二個不同狀態之一的一指示信號以指示該第一部分中二個事件之一第一事件是否領先於或接續於該第二部份中二個事件之一第二事件，該方法包含：連接一校準事件來源至被連接到該等多數個階段之第一階段第一部分的第一輸入，該等校準事件來源使得該等校準事件被分佈在該延遲線之整體量測範圍上；響應於一校準事件，總計該等多數個階段之指示信號以得到一校準總數值；重複該總計步驟經一數目之校準事件，該數目是較高於2N，N是該延遲線所有階段的數量，因而多於2N之校準計算值被得到；並且對於各個校準總數值，決定所有校準計算值中的校準總數值之發生次數，並且儲存該校準總數值之一校準數值，其是取決於校準儲存之發生次數。
一種用於校準具有多數個階段之一延遲線的裝置，其中各個階段具有一第一部份中之一第一延遲以及一第二部份中之一第二延遲，該第一延遲和該第二延遲彼此不同，並且各個階段具有一相位仲裁器，該相位仲裁器利用具有二個不同狀態之一的一指示信號以指示該第一部分中二個事件之第一事件是否領先於或接續於該第二部份中二個事件之一第二事件，該裝置包含：一連接器，其用以連接一校準事件來源至被連接到該等多數個階段之第一階段的第一部分之第一輸入，該校準事件來源使得該等校準事件被分佈在該延遲線之整體量測範圍上；一相加裝置，其響應於一校準事件，總計該等多數個階段之指示信號以得到一校準總數值；一控制器，其用以重複該總計步驟經一數目之校準事件，該數目是較高於2N，N是該延遲線所有階段的數目，因而多於2N的校準計算數值被得到；以及一處理器，其對於各個校準總數值，用以決定在多於2N之校準計算數值中之校準總數值的發生次數，並且儲存該校準總數值之一校準數值，其是取決於校準儲存中之發生次數。
一種具有程式碼之電腦程式，該程式碼係用以於在一電腦上執行時，進行如申請專利範圍第14或16項之方法。