TWI401688B - 記憶體裝置及操作記憶體的方法 - Google Patents

Description

記憶體裝置及操作記憶體的方法

本發明是有關於一種記憶體，且特別是有關於一種記憶體裝置及操作記憶體的方法。

記憶體是一種用來儲存資訊或資料的半導體元件。隨著電腦微處理器的功能越來越強大，藉由軟體執行的程式與操作也隨之增加。因此，對於具有高儲存容量記憶體的需求也逐漸增加。

在各種記憶體產品中，非揮發性記憶體(non-volatile memory)允許多次的資料程式化程式化(programming)、讀取(reading)以及抹除(erasing)操作，且甚至在記憶體的電源中斷之後還能夠保存儲存於其中的資料。由於這些優點，非揮發性記憶體已成為個人電腦與電子設備中廣泛使用的記憶體。

熟知的關於電荷儲存結構(charge storage structure)的電子可程式化可抹除(electrically programmable and erasable)非揮發性記憶體技術如電子可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory，EEPROM)以及快閃記憶體(flash memory)已經使用於各種現代化應用。快閃記憶體設計成具有記憶胞陣列，其可以獨立地程式化與讀取。一般的快閃記憶體記憶胞將電荷儲存於浮置閘極(floating gate)。所儲存的電荷改變了記憶胞的臨界電壓(threshold voltage，Vt)。在讀取操作中，施加讀取電壓於記憶胞的閘極，且不論記憶胞是否開啟(turn on)(例如，傳導電流)。記憶胞開啟表示記憶胞的程式化狀態。舉例來說，在讀取操作期間傳導電流的記憶胞可指定為“1”，而在讀取操作期間沒有傳導電流的記憶胞可指定為“0”。施加電荷至浮置閘極或從浮置閘極移除電荷以程式化及抹除記憶胞，也就是將儲存的數值由“1”改變為“0”或由“0”改變為“1”。

另一種記憶體為使用電荷捕捉結構(charge-trapping structure)(例如，一層非導體SiN材料)，而非使用於浮置閘極元件中的導體閘極材料。當電荷捕捉記憶胞程式化時，電荷被捕捉且不會移動穿過非導體層。藉由電荷捕捉層來保留持電荷直到記憶胞被抹除，保持資料狀態而不持續施加電功率。電荷捕捉記憶胞可以被操做成為二端記憶胞(two-sided cell)。也就是說，由於電荷不會移動穿過非導體電荷捕捉層，因此電荷可以位於不同的電荷捕捉處。

隨著記憶胞的數量增加，記憶胞的臨界電壓分佈範圍因此變大。圖1與圖2分別為一般的1-兆位(megabite)記憶體與1-十億位(gigabite)記憶體的臨界電壓分佈圖。這些記憶體具有多個記憶胞，而每一個記憶胞可儲存二位元(bit)的資料。水平軸表示記憶胞的臨界電壓，而垂直軸表示記憶胞的數量。1-megabiyte記憶體的臨界電壓分佈包括分佈區域21至24。SW1為位於分佈區域21的高邊界與分佈區域22的低邊界之間的感測窗(sensing window)。同樣地，SW2為位於分佈區域22與23之間的感測窗。SW3為位於分佈區域23與24之間的感測窗。分佈區域25至28為1-gigabiyte記憶體的臨界電壓分佈區域。感測窗SW4至SW6為1-gigabyte記憶體的感測窗。如圖1與圖2所示，分佈區域25至28的範圍大於分佈區域21至24的範圍，其導致1-gigabiyte記憶體的感測窗SW4至SW6窄於1-megabiyte記憶體的感測窗SW1至SW3。因此，當記憶體的容量變大時，記憶體的記憶胞的臨界電壓的差異也變大，且記憶體的感測窗也變窄，導致了在讀取記憶體時對記憶體的記憶胞的個別狀態進行感測處理變得困難。

因此，本發明提供一種操作記憶體的方法。在結束程式化記憶體的多個記憶胞至不同的位準之後，可以藉由比較具有不同位準的記憶胞的臨界電壓來識別記憶胞的位元。

本發明另提供一種記憶體裝置。此記憶體裝置具有記憶體與控制器。控制器程式化記憶體的多個記憶胞至不同的位準，且藉由比較具有不同位準的記憶胞的臨界電壓來識別記憶胞的位元。

本發明提出一種操作記憶體的方法。記憶體包括多個記憶胞。每一個記憶胞具有第一端與第二端。此方法包括當第一群組的記憶胞的第一端應在低臨界電壓位準時，程式化第一群組的記憶胞的第一端至高於第一位準；以及當第二群組的記憶胞的第一端與第二端應在高臨界電壓位準時，程式化第二群組的記憶胞的第一端與第二端至高於第二位準。第一位準低於第二位準。

本發明另提出一種操作記憶體的方法。記憶體包括至少一個記憶胞。記憶胞具有第一端與第二端。此方法包括判定記憶胞的第一端的臨界電壓是否高於第一位準；判定記憶胞的第一端的臨界電壓是否低於第二位準，其中第一位準低於第二位準；以及當第一端的臨界電壓介於第一位準與第二位準之間時，比較第一端的臨界電壓與第二端的臨界電壓。

本發明再提出一種記憶體裝置，其包括記憶體與控制器。記憶體具有多個記憶胞。每一個記憶胞具有第一端與第二端。控制器用以至少實施以下步驟來程式化記憶胞：當第一群組的記憶胞的第二端應在低臨界電壓位準時，程式化第一群組的記憶胞的第一端至高於第一位準；以及當第二群組的記憶胞的第一端與第二端應在高臨界電壓位準時，程式化第二群組的記憶胞的第一端與第二端至高於第二位準。第一位準低於第二位準。

本發明又提出一種記憶體裝置，其包括記憶體與控制器。記憶體具有至少一個記憶胞。記憶胞具有第一端與第二端。控制器用以至少實施以下步驟來讀取記憶胞：判定記憶胞的第一端的臨界電壓是否高於第一位準；判定記憶胞的第一端的臨界電壓是否低於第二位準，其中第一位準低於第二位準；以及當第一端的臨界電壓介於第一位準與第二位準之間時，比較第一端的臨界電壓與第二端的臨界電壓。

在本發明實施例中，上述之控制器更實施以下步驟來程式化記憶胞：當第一群組的記憶胞的第二端的臨界電壓高於第一位準時，停止程式化第一群組的記憶胞的第一端。

在本發明實施例中，上述之控制器更實施以下步驟來程式化記憶胞：當第三群組的記憶胞的第一端應在低臨界電壓位準時，程式化第三群組的記憶胞的第二端至高於第一位準。

在本發明實施例中，上述在程式化第二群組的記憶胞的第一端與第二端至高於第二位準之前，控制器同時程式化第二群組的記憶胞的第一端與第二端以及第一群組的記憶胞的第一端至高於第一位準。

在本發明實施例中，上述之控制器更實施以下步驟來程式化記憶胞：尋找記憶體的第一臨界電壓分佈的上限；以及定義第一位準為高於第一臨界電壓分佈的上限。

在本發明實施例中，上述之控制器更實施以下步驟來程式化記憶胞：尋找記憶體的第二臨界電壓分佈的上限；以及定義第二位準為高於第二臨界電壓分佈的上限。第二臨界電壓分佈的上限高於第一臨界電壓分佈的上限。

在本發明實施例中，上述之控制器更實施以下步驟來讀取記憶胞：若記憶胞的第一端的臨界電壓低於第一位準，判定第一端為第一邏輯狀態。

在本發明實施例中，上述之控制器更實施以下步驟來讀取記憶胞：若記憶胞的第一端的臨界電壓高於第二位準，判定第一端為第二邏輯狀態。

在本發明實施例中，上述之控制器更實施以下步驟來讀取記憶胞：若第一端的臨界電壓介於第一位準與第二位準之間，且若第一端的臨界電壓低於第二端的臨界電壓，判定第一端為第一邏輯狀態以及第二端為第二邏輯狀態。

在本發明實施例中，上述之控制器更實施以下步驟來讀取記憶胞：若第一端的臨界電壓介於第一位準與第二位準之間，且若第一端的臨界電壓高於第二端的臨界電壓，判定第一端為第二邏輯狀態以及第二端為第一邏輯狀態。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

請參照圖3，其為習知技術的記憶胞30的剖面示意圖。記憶胞30具有基底32，基底32具有二個埋入式PN接面(junction)。一個PN接面位於源極34與基底32之間，而另一個PN接面位於汲極36與基底32之間。記憶胞30的底部隔離層38形成於位於源極34與汲極36之間的通道上。隔離層38的頂部上為電荷捕捉層40，其藉由底部隔離層38與基底32電性隔離。當熱電子(hot電子)注入電荷捕捉層40時，熱電子被捕捉，使得記憶胞30的臨界電壓在控制之下被調整。頂部隔離層42形成於電荷捕捉層40上，以將導體閘極44與電荷捕捉層40電性隔離。閘極44形成於隔離層42(二氧化矽層)上。記憶胞30具有靠近源極34的第一端41與靠近汲極36的第二端43。第一端41與第二端43中的每一個皆為可程式化，以儲存一位元的資料。因此，二位元的資料可以儲存於記憶胞30中。

當程式化第一端41時，電壓施加於閘極44與源極34，使得垂直與橫向的電場產生而從汲極36沿著記憶胞30的通道加速電子。當電子沿著通道移動時，一些電子得到足夠的能量而躍過隔離層38的能障(potential barrier)，且捕捉於第一端41附近的電荷捕捉層40中。因此，第一端41的臨界電壓增加，且第一端41的位元由“1”轉為“0”，也就是從第一邏輯狀態轉為第二邏輯狀態。同樣地，當程式化第二端43時，電壓施加於閘極44與汲極36，以迫使電子捕捉於第二端43附近的電荷捕捉層40中。因此，第二端43的臨界電壓增加，且第二端43的位元由“1”轉為“0”。

請參照圖4與圖5。圖4為依照本發明實施例所繪示的記憶體裝置50的功能方塊圖。圖5為記憶體裝置50的記憶體52的電路圖。記憶體裝置50具有記憶體52、控制器54、列解碼器56、行解碼器58以及感測電路60。記憶體52具有多個圖3中的記憶胞30。記憶體52的記憶胞30配置於具有n列與m行的陣列中，其中n與m為大於1的整數。控制器54耦接至列解碼器56與行解碼器58，以控制記憶體52的記憶胞30的操作。列解碼器56經由記憶體裝置50的多個字元線W₀ -W_n 而施加字元線電壓至記憶胞30的閘極44。行解碼器58經由記憶體裝置50的多個位元線B₀ -B_m+1 而施加位元線電壓至記憶胞30。請參照圖3與圖5，每一個記憶胞30的閘極44耦接至對應的字元線W₀ -W_n 中的一條字元線。每一個記憶胞30的源極34與汲極36耦接至位元線B₀ -B_m+1 中的相鄰二條位元線。舉例來說，最左上方的記憶胞30的閘極耦接至字元線W₀ ，而最左上方的記憶胞30的源極與汲極分別耦接至位元線B₀ 與B₁ 。在本實施例中，當程式化一個記憶胞30的一端時，經由字元線W₀ -W_n 中的一條對應的字元線施加第一字元線電壓(例如10V)至記憶胞30的閘極，經由位元線B₀ -B_m+1 中的一條對應的位元線施加第一位元線電壓(例如4V)至靠近在程式化操作下的一端的源極/汲極，以及將靠近記憶胞30的另一端的源極/汲極接地。請參照圖3，當程式化第一端41時，施加第一字元線電壓至閘極44，施加第一位元線電壓至源極34，以及將汲極36接地。此外，當程式化第二端43時，施加第一字元線電壓至閘極44，源極34接地，以及施加第一位元線電壓至汲極36。記憶胞30的程式化操作將持續，直到在程式化操作下的一端的臨界電壓高於或等於預定的位準(level)。

此外，當從記憶胞30的一端讀取資料時，經由字元線W₀ -W_n 中的一條對應的字元線施加第二字元線電壓(例如5V)至記憶胞30的閘極，將靠近在讀取操作下的一端的源極/汲極接地，以及經由位元線B₀ -B_m+1 中的一條對應的位元線施加第二位元線電壓(例如1.6V)至靠近另一端的源極/汲極。請參照圖3，當讀取記憶胞30的第一端41的位元時，施加第二字元線電壓至閘極44，將源極34接地，以及施加第二位元線電壓至汲極36。若第二字元線電壓高於第一端41的臨界電壓，則源極34與汲極36之間的通道被開啟，且電流自汲極36經過源極34與位元線B₀ -B_m+1 中的一條對應的位元線而流至感測電路60。然而，若第二字元線電壓低於第一端41的臨界電壓，則源極34與汲極36之間的通道被關閉(turned off)，且感測電路60不會感測到來自記憶胞30的電流。因此，感測電路60可以藉由檢測來自記憶胞30的電流來確定第一端41的位元的邏輯狀態。同樣地，當讀取記憶胞30的第二端43的位元時，施加第二字元線電壓至閘極44，施加第二位元線電壓至源極34，以及將汲極36接地。若第二字元線電壓高於第二端43的臨界電壓，則源極34與汲極36之間的通道被開啟，且電流自源極34經過汲極36與位元線B₀ -B_m+1 中的一條對應的位元線而流至感測電路60。然而，若第二字元線電壓低於第二端43的臨界電壓，則源極34與汲極36之間的通道被關閉(turned off)，且感測電路60不會感測到來自記憶胞30的電流。

請參照圖6，其為依照本發明實施例的當記憶體52的記憶胞30被程式化時記憶胞30的臨界電壓分佈圖。不同於圖1與圖2所顯示的臨界電壓分佈，圖6中的水平軸表示記憶胞30的第一端41與第二端43中的每一個的臨界電壓，而垂直軸表示由記憶胞30的第一端41與第二端43所儲存的位元的數量。圖6顯示了第一臨界電壓分佈61、第二臨界電壓分佈62、第三臨界電壓分佈63與第四臨界電壓分佈64。第一臨界電壓分佈61表示具有“11”模式(pattern)的記憶胞30的位元“1”的臨界電壓的分佈。第二臨界電壓分佈62表示具有“01”與“10”模式的記憶胞30的位元“1”的臨界電壓的分佈。第三臨界電壓分佈63表示具有“01”與“10”模式的記憶胞30的位元“0”的臨界電壓的分佈。第四臨界電壓分佈64表示具有“00”模式(pattern)的記憶胞30的位元“0”的臨界電壓的分佈。模式“11”、“01”、“10”與“00”是用來表示記憶胞30所儲存的資料。舉例來說，具有“11”模式的記憶胞30表示記憶胞30儲存二位元的“11”，而具有“01”模式的記憶胞30表示記憶胞30儲存二位元的“01”。詳細地說，每一個模式的最高有效位元(the most significant bit，MSB)表示對應的記憶胞30的第一端41所儲存的資料，而每一個模式的最低有效位元(the least significant bit，LSB)表示對應的記憶胞30的第二端43所儲存的資料。舉例來說，具有模式“01”的記憶胞30的第一端41儲存一位元“0”的資料，而具有模式“01”的記憶胞30的第二端43儲存一位元“1”的資料。

如圖6所示，第一臨界電壓分佈61具有上限B2，而第二臨界電壓分佈62具有B4。上限B2為當所有的記憶胞位程式化時的記憶胞30的初始上限。上限B4為能夠用來正確地識別所有邏輯“1”的位元的字元線電壓。上限B4高於上限B2。上限B2與B4能夠藉由測量記憶胞30的臨界電壓而準確地得到。此外，第三臨界電壓分佈63的下限等於或高於第一位準PV1，而第四臨界電壓分佈64的下限等於或高於第二位準PV2。第一位準PV1定義為高於上限B2，而第二位準PV2定義為高於上限B4。請同時參照圖4至圖7。圖7為當控制器54程式化記憶體52的記憶胞30時的流程圖。為了簡化，圖6用來說明當由控制器54程式化記憶胞30之後經程式化的記憶胞30的臨界電壓分佈。當程式化記憶胞30時，若群組(group)A的記憶胞30的第二端43應在低臨界電壓位準，則群組A的記憶胞30的第一端41被程式化而高於第一位準PV1(步驟S701)。此處所指的群組A的記憶胞30表示將被程式化為“01”的記憶胞30。此外，當程式化記憶胞30時，若群組B的記憶胞30的第一端41應在低臨界電壓位準，則群組B的記憶胞30的第二端43被程式化而高於第一位準PV1(步驟S702)。此處所指的群組B的記憶胞30表示將被程式化為“10”的記憶胞30。另外，當程式化記憶胞30時，若群組C的記憶胞30的第一端41與第二端43應在高臨界電壓位準，則群組C的記憶胞30的第一端41與第二端43被程式化而高於第二位準PV2(步驟S703)。此處所指的群組C的記憶胞30表示將被程式化為“00”的記憶胞30。第一端41或第二端43應位於低臨界電壓位準表示在記憶體52的程式化操作之後第一端41或第二端43的位元應為“1”，而第一端41或第二端43應位於高臨界電壓位準表示臨界電壓表示在記憶體52的程式化操作之後第一端41或第二端43的位元應為“0”。由於記憶胞30的第二位元影響(second bit effect)，當程式化第一端41為“0”且未程式化第二端43時，未程式化的第二端43的臨界電壓將增加。同樣地，當程式化第二端43為“0”且未程式化第一端41時，未程式化的第一端41的臨界電壓將增加。如圖6所示，第二臨界電壓分佈62從第一臨界電壓分佈61向右移動。換句話說，第二臨界電壓分佈63的位元“1”的平均臨界電壓大於第一臨界電壓分佈61的位元“1”的平均臨界電壓。在此情況下，群組A也可稱為第一群組，群組C也可稱為第二群組，而群組B也可稱為第三群組。

請再次參照圖7。步驟S701、S702與S703的順序可以改變。舉例來說，在進行步驟S701之前，可以進行步驟S702或S703。此外，依照本發明實施例，在群組C的記憶胞30的第一端41與第二端43被程式化而高於第二位準PV2之前，群組C的記憶胞30的第一端41與第二端43以及群組A的記憶胞30的第一端41同時被程式化而高於第一位準PV1。換言之，控制器54控制列解碼器56與行解碼器58以程式化群組A和C的記憶胞30的第一端41至高於第一位準PV1，且之後當程式化群組A的第一端41的操作停止時，程式化群組C的記憶胞30的第二端43至高於第二位準PV2。因此，記憶胞30的全部的程式化時間將會縮短。另外，依照本發明實施例，在群組C的記憶胞30的第一端41與第二端43被程式化而高於第二位準PV2之前，群組C的記憶胞30的第一端41與第二端43以及群組A的記憶胞30的第二端43同時被程式化而高於第一位準PV1。換言之，控制器54控制列解碼器56與行解碼器58以程式化群組A和C的記憶胞30的第二端43至高於第一位準PV1，且之後當程式化群組A的第二端43的操作停止時，程式化群組C的記憶胞30的第一端41至高於第二位準PV2。

在本發明另一實施例中，當在步驟S701中程式化群組A的記憶胞30的第一端41至高於第一位準PV1時，將會確定群組A的記憶胞30的第二端43的臨界電壓是否高於第一位準PV1。由於群組A的第二端43的臨界電壓應低於群組A的第一端41的臨界電壓，若因第二位元影響使得群組A的記憶胞的第二端43的臨界電壓高於第一位準PV1，則可證實群組A的記憶胞30的第一端41已被程式化至高於第一位準PV1。因此，當群組A的記憶胞30的第二端43的臨界電壓高於第一位準PV1時，終止步驟S701以停止程式化群組A的記憶胞30的第一端41。同樣地，當在步驟S702中程式化群組B的記憶胞30的第二端43至高於第一位準PV1時，將會確定群組B的記憶胞30的第一端41的臨界電壓是否高於第一位準PV1。由於群組B的第一端41的臨界電壓應低於群組B的第二端43的臨界電壓，若因第二位元影響使得群組B的記憶胞的第一端41的臨界電壓高於第一位準PV1，則可證實群組B的記憶胞30的第二端43已被程式化至高於第一位準PV1。因此，當群組B的記憶胞30的第一端41的臨界電壓高於第一位準PV1時，終止步驟S702以停止程式化群組B的記憶胞30的第二端43。

請同時參照圖3至圖6以及圖8。圖8為當控制器54從記憶體52的記憶胞30讀取資料時的流程圖。當從記憶胞30賣取資料時，列解碼器56經由字元線W₀ -W_n 施加PV1的字元線電壓至記憶胞30的閘極。由於PV1的字元線電壓高於上限B2，因此具有模式“11”的記憶胞的通道將會關閉，使得具有模式“11”的記憶胞30的每一端的位元可被讀出。換言之，第一臨界電壓分佈61的全部的位元可以被正確地識別為邏輯“1”。此外，由於第三臨界電壓分佈63的下限等於或高於第一位準PV1，因此沒有邏輯“0”的位元會被錯誤地判定為邏輯“1”。因此，當藉由施加PV1的字元線電壓來讀取記憶胞30的資料時，讀出的邏輯“1”的位元全部是正確的。如前所述，控制器54將判定在讀取操作下的一端的臨界電壓(Vt)是否低於第一位準PV1(步驟S801)。若在讀取操作下的一端的臨界電壓Vt低於第一位準PV1，則在讀取操作下的一端的位元被判定為邏輯狀態“1”(步驟S805)。

此外，當從記憶胞30讀取資料時，列解碼器56施加另一個PV2的字元線電壓至目標記憶胞30。由於PV2的字元線電壓高於上限B4，因此具有模式“00”的記憶胞的全部的位元可被讀出。換言之，第四臨界電壓分佈64的全部的位元可以被正確地識別為邏輯“0”。此外，第二位準PV2高於第二臨界電壓分佈62的上限B4，因此沒有邏輯“1”的位元會被錯誤地判定為邏輯“0”。因此，當藉由施加PV2的字元線電壓來讀取記憶胞30的資料時，讀出的邏輯“0”的位元全部是正確的。控制器54將判定在讀取操作下的一端的臨界電壓Vt是否低於第一位準PV2(步驟S802)。若在讀取操作下的一端的臨界電壓Vt高於第二位準PV2，則在讀取操作下的一端的位元被判定為邏輯狀態“0”(步驟S804)。

當在讀取操作下的一端的臨界電壓Vt介於第一位準PV1與第二位準PV2之間時，表示記憶胞30的資料模式應為“01”或“10”。在此情況下，控制器54將比較在讀取操作下的一端的臨界電壓Vt與在相同記憶胞30中鄰近一端的臨界電壓Vtb(步驟S803)。若臨界電壓Vt高於臨界電壓Vtb，則在讀取操作下的一端的位元可被識別為“0”(步驟S804)，且在相同的記憶胞30中的另一端可被識別為“1”。然而，若臨界電壓Vt低於臨界電壓Vtb，則在讀取操作下的一端的位元可被識別為“1”(步驟S805)，且在相同的記憶胞30中的另一端可被識別為“0”。值得注意的是，步驟S801與S802的順序可以改變。在本發明一實施例中，步驟S802可以在步驟S801之前進行。

綜上所述，本發明的控制器將記憶胞的第一端與第二端程式化至不同的位準。經程式化的記憶胞的多個臨界電壓分佈可以彼此互相重疊，使得臨界電壓範圍可以縮小而增加程式化記憶胞的速度。當從記憶胞讀取資料時，控制器藉由比較具有不同位準的記憶胞的臨界電壓以及比較鄰近的可程式化的一端的臨界電壓來識別記憶胞的位元。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

21、22、23、24．．．分佈區域

30．．．記憶胞

32．．．基底

34．．．源極

36．．．汲極

38、42．．．隔離層

40．．．電荷捕捉層

41．．．第一端

43．．．第二端

44．．．閘極

50．．．記憶體裝置

52．．．記憶體

54．．．控制器

56．．．列解碼器

58．．．行解碼器

60．．．感測電路

61．．．第一臨界電壓分佈

62．．．第二臨界電壓分佈

63．．．第三臨界電壓分佈

64．．．第四臨界電壓分佈

A、B、C．．．群組

B₀ -B_m+1 ．．．位元線

B2、B4．．．上限

PV1．．．第一位準

PV2．．．第二位準

S701-S703、S801-S805．．．步驟

SW1、SW2、SW3、SW4、SW5、SW6．．．感測窗

W₀ -W_n ．．．字元線

圖1為一般的1-megabite記憶體的臨界電壓分佈圖。

圖2為一般的1-gigabite記憶體的臨界電壓分佈圖。

圖3為習知技術的記憶胞的剖面示意圖。

圖4為依照本發明實施例所繪示的記憶體裝置的功能方塊圖。

圖5為圖4中的記憶體裝置的記憶體的電路圖。

圖6為依照本發明實施例的當記憶體的記憶胞被程式化時記憶胞的臨界電壓分佈圖。

圖7為當圖4中的控制器程式化記憶體的記憶胞時的流程圖。

圖8為當圖4中的控制器從記憶體的記憶胞讀取資料時的流程圖。

S701-S703．．．步驟

Claims (22)

1. 一種操作記憶體的方法，該記憶體包括多個記憶胞，每一記憶胞具有一第一端與一第二端，該第一端與該第二端中的每一者可儲存一位元的資料，該操作記憶體的方法包括：當一第一群組的該些記憶胞的該些第二端應在一低臨界電壓位準時，程式化該第一群組的該些記憶胞的該些第一端至高於一第一位準；以及當一第二群組的該些記憶胞的該些第一端與該些第二端應在一高臨界電壓位準時，程式化該第二群組的該些記憶胞的該些第一端與該些第二端至高於一第二位準，其中該第一位準低於該第二位準。
2. 如申請專利範圍第1項所述之操作記憶體的方法，其中當該第一群組的該些記憶胞的該些第二端的臨界電壓高於該第一位準時，更包括停止程式化該第一群組的該些記憶胞的該些第一端。
3. 如申請專利範圍第1項所述之操作記憶體的方法，其中當一第三群組的該些記憶胞的該些第一端應在該低臨界電壓位準時，更包括程式化該第三群組的該些記憶胞的該些第二端至高於該第一位準。
4. 如申請專利範圍第1項所述之操作記憶體的方法，其中在程式化該第二群組的該些記憶胞的該些第一端與該些第二端至高於該第二位準之前，該第二群組的該些記憶 胞的該些第一端與該些第二端以及該第一群組的該些記憶胞的該些第一端同時被程式化至高於該第一位準。
5. 如申請專利範圍第1項所述之操作記憶體的方法，更包括：尋找該記憶體的一第一臨界電壓分佈的上限，該第一臨界電壓分佈表示所儲存的資料具有“11”模式的記憶胞的位元“1”的臨界電壓的分佈；以及定義該第一位準為高於該第一臨界電壓分佈的上限。
6. 如申請專利範圍第5項所述之操作記憶體的方法，更包括：尋找該記憶體的一第二臨界電壓分佈的上限，該第二臨界電壓分佈表示所儲存的資料具有“01”與“10”模式的記憶胞的位元“1”的臨界電壓的分佈；以及定義該第二位準為高於該第二臨界電壓分佈的上限，其中該第二臨界電壓分佈的上限高於該第一臨界電壓分佈的上限。
7. 一種操作記憶體的方法，該記憶體包括至少一記憶胞，該記憶胞具有一第一端與一第二端，該第一端與該第二端中的每一者可儲存一位元的資料，該操作記憶體的方法包括：判定該記憶胞的該第一端的臨界電壓是否高於一第一位準；判定該記憶胞的該第一端的臨界電壓是否低於一第二位準，其中該第一位準低於該第二位準；以及 當該第一端的臨界電壓介於該第一位準與該第二位準之間時，比較該第一端的臨界電壓與該第二端的臨界電壓。
8. 如申請專利範圍第7項所述之操作記憶體的方法，其中若該記憶胞的該第一端的臨界電壓低於該第一位準，更包括判定該第一端為一第一邏輯狀態。
9. 如申請專利範圍第7項所述之操作記憶體的方法，其中若該記憶胞的該第一端的臨界電壓高於該第二位準，更包括判定該第一端為一第二邏輯狀態。
10. 如申請專利範圍第7項所述之操作記憶體的方法，其中若該第一端的臨界電壓介於該第一位準與該第二位準之間，且若該第一端的臨界電壓低於該第二端的臨界電壓，更包括判定該第一端為一第一邏輯狀態以及該第二端為一第二邏輯狀態。
11. 如申請專利範圍第7項所述之操作記憶體的方法，其中若該第一端的臨界電壓介於該第一位準與該第二位準之間，且若該第一端的臨界電壓高於該第二端的臨界電壓，更包括判定該第一端為一第二邏輯狀態以及該第二端為一第一邏輯狀態。
12. 一種記憶體裝置，包括：一記憶體，具有多個記憶胞，每一記憶胞具有一第一端與一第二端，該第一端與該第二端中的每一者可儲存一位元的資料；以及 一控制器，用以至少實施以下步驟來程式化該些記憶胞：當一第一群組的該些記憶胞的該些第二端應在一低臨界電壓位準時，程式化該第一群組的該些記憶胞的該些第一端至高於一第一位準；以及當一第二群組的該些記憶胞的該些第一端與該些第二端應在一高臨界電壓位準時，程式化該第二群組的該些記憶胞的該些第一端與該些第二端至高於一第二位準，其中該第一位準低於該第二位準。
13. 如申請專利範圍第12項所述之記憶體裝置，其中該控制器更實施以下步驟來程式化該些記憶胞：當該第一群組的該些記憶胞的該些第二端的臨界電壓高於該第一位準時，停止程式化該第一群組的該些記憶胞的該些第一端。
14. 如申請專利範圍第12項所述之記憶體裝置，其中該控制器更實施以下步驟來程式化該些記憶胞：當一第三群組的該些記憶胞的該些第一端應在該低臨界電壓位準時，程式化該第三群組的該些記憶胞的該些第二端至高於該第一位準。
15. 如申請專利範圍第12項所述之記憶體裝置，其中在程式化該第二群組的該些記憶胞的該些第一端與該些第二端至高於該第二位準之前，該控制器同時程式化該第二群組的該些記憶胞的該些第一端與該些第二端以及該第一群組的該些記憶胞的該些第一端至高於該第一位準。
16. 如申請專利範圍第12項所述之記憶體裝置，其中該控制器更實施以下步驟來程式化該些記憶胞：尋找該記憶體的一第一臨界電壓分佈的上限，該第一臨界電壓分佈表示所儲存的資料具有“11”模式的記憶胞的位元“1”的臨界電壓的分佈；以及定義該第一位準為高於該第一臨界電壓分佈的上限。
17. 如申請專利範圍第16項所述之記憶體裝置，其中該控制器更實施以下步驟來程式化該些記憶胞：尋找該記憶體的一第二臨界電壓分佈的上限，該第二臨界電壓分佈表示所儲存的資料具有“01”與“10”模式的記憶胞的位元“1”的臨界電壓的分佈；以及定義該第二位準為高於該第二臨界電壓分佈的上限，其中該第二臨界電壓分佈的上限高於該第一臨界電壓分佈的上限。
18. 一種記憶體裝置，包括：一記憶體，具有至少一記憶胞，該記憶胞具有一第一端與一第二端，該第一端與該第二端中的每一者可儲存一位元的資料；以及一控制器，用以至少實施以下步驟來讀取該些記憶胞：判定該記憶胞的該第一端的臨界電壓是否高於一第一位準；判定該記憶胞的該第一端的臨界電壓是否低於一第二位準，其中該第一位準低於該第二位準；以及 當該第一端的臨界電壓介於該第一位準與該第二位準之間時，比較該第一端的臨界電壓與該第二端的臨界電壓。
19. 如申請專利範圍第18項所述之記憶體裝置，其中該控制器更實施以下步驟來讀取該記憶胞：若該記憶胞的該第一端的臨界電壓低於該第一位準，判定該第一端為一第一邏輯狀態。
20. 如申請專利範圍第18項所述之記憶體裝置，其中該控制器更實施以下步驟來讀取該記憶胞：若該記憶胞的該第一端的臨界電壓高於該第二位準，判定該第一端為一第二邏輯狀態。
21. 如申請專利範圍第18項所述之記憶體裝置，其中該控制器更實施以下步驟來讀取該記憶胞：若該第一端的臨界電壓介於該第一位準與該第二位準之間，且若該第一端的臨界電壓低於該第二端的臨界電壓，判定該第一端為一第一邏輯狀態以及該第二端為一第二邏輯狀態。
22. 如申請專利範圍第18項所述之記憶體裝置，其中該控制器更實施以下步驟來讀取該記憶胞：若該第一端的臨界電壓介於該第一位準與該第二位準之間，且若該第一端的臨界電壓高於該第二端的臨界電壓，判定該第一端為一第二邏輯狀態以及該第二端為一第一邏輯狀態。