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TWI401685B - 用於相變記憶胞的設定法 - Google Patents

用於相變記憶胞的設定法 Download PDF

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TWI401685B
TWI401685B TW098114703A TW98114703A TWI401685B TW I401685 B TWI401685 B TW I401685B TW 098114703 A TW098114703 A TW 098114703A TW 98114703 A TW98114703 A TW 98114703A TW I401685 B TWI401685 B TW I401685B
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Ming Hsiu Lee
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Macronix Int Co Ltd
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Description

用於相變記憶胞的設定法
本發明是有關於一種基於相變記憶材料的記憶裝置，其包括基於硫屬化合物的材料與其他可程式化的電阻材料，以及操作此裝置的方法。
施加適於施行在積體電路的電流至基於相變的記憶材料可以引起介於非晶態與結晶態之間的相變，其中基於相變的記憶材料例如是基於硫屬的材料與相似材料。一般非晶態的特色在於其相較於一般結晶態具有較高的電阻，且其易於被感測以指示資料。這些特性使得使用可程式化電阻材料來形成非揮發記憶電路(非揮發記憶電路可以使用隨機存取來讀取與寫入)的研究者對其產生高度興趣。
在相變記憶體中，藉由在相變材料的主動區內發生介於非晶態與結晶態之間的相變來儲存資料。圖1為包括相變材料且可程式化至多個電阻狀態的記憶胞的圖，其中多個電阻狀態包括高電阻重設(抹除)狀態102與至少一較低電阻可程式化(設定)狀態100，且每一狀態具有非重疊電阻範圍。
較低電阻狀態100的最高電阻RI 與高電阻重設狀態102的最低電阻R2 之間的差值定義為讀取邊限101，且讀取邊限101用以區別處於較低電阻狀態100的記憶胞與處於高電阻狀態102的記憶胞。存於記憶胞的資料可以藉由決定記憶胞是否具有對應於較低電阻狀態100或高電阻狀態102的電阻來決定，舉例來說，藉由測量記憶胞的電阻是否高於或低於讀取邊限101內的電阻門檻值RSA 103來決定。
由高電阻狀態102至較低電阻狀態100的變化(此處稱為設定(或程式化))通常是較低電流操作，其中電流將相變材料加熱至高於相變溫度的溫度以引起由非晶態至結晶態的相變。由較低電阻狀態100至高電阻狀態102的變化(此處稱為重設)通常是較高電流操作，其中包括用以融化或擊穿(breakdown)晶體結構的短高電流密度脈衝，此後相變材料會迅速冷卻、停止相變步驟以及使至少一部分的相變材料穩定處在非晶態中。
為了確實地區分高電阻狀態102與較低電阻狀態100，維持相當大的讀取邊限101是重要的。然而，由於主動區會因為加熱而進行相變化，因此，在操作期間，諸如主動區內的相變材料的組成變化可能會造成高電阻介面在記憶胞的電傳導路徑中形成。此高電阻介面可能造成「設定失效模式」(set failure mode)，也就是較低電流設定操作不能成功地使記憶胞的電阻降低至低於電阻門檻值RSA ，而造成那些記憶胞有可靠度問題與位元錯誤的現象。
因此，需要一種提供記憶裝置以及操作此裝置的方法，以應付設定失效模式以及產生改善的可靠度與改善的資料儲存效能。
此處所述的為用以操作記憶胞的方法，其中記憶胞包括相變材料且可程式化至包括高電阻狀態與至少一較低電阻狀態的多個電阻狀態。此方法包括施加第一偏壓配置至記憶胞以建立較低電阻狀態，其中第一偏壓配置包括第一電壓脈衝。此方法更包括決定記憶胞是否處於較低電阻狀態，若記憶胞未處於較低電阻狀態，則接著施加第二偏壓配置至記憶胞以建立較低電阻狀態。第二偏壓配置包括第二電壓脈衝，且第二電壓脈衝的脈衝高度大於所述第一電壓脈衝的脈衝高度。
此處所述的記憶裝置包括記憶胞，記憶胞包括相變材料且可程式化至包括高電阻狀態與較低電阻狀態的多個電阻狀態。記憶裝置更包括適於施加偏壓配置至記憶胞的偏壓電路。偏壓配置包括建立較低電阻狀態的第一偏壓配置，其中第一偏壓配置包括第一電壓脈衝。偏壓配置也可包括讀取偏壓配置，其中讀取偏壓配置用以在設定偏壓配置後決定記憶胞是否處於較低電阻狀態。偏壓配置更包括用以建立較低電阻狀態的第二偏壓配置，第二偏壓配置包括第二電壓脈衝，且第二電壓脈衝的脈衝高度大於第一電壓脈衝的脈衝高度。
此處所述的記憶裝置與操作此裝置的方法可以應付設定失效模式且產生改善的持久性、可靠度以及資料儲存效能。此處所述的設定操作包括施加較低電壓至記憶胞的相變材料以建立較低電阻狀態，且僅在較低電壓不足以設定記憶胞時才施加較高電壓至相變材料。
在參照附圖、詳細敘述以及申請專利範圍後，可以了解本發明的其他觀點與優點。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
將參照特定結構的實施例與方法來敘述本揭露。可以理解的是，並未意圖將本揭露限制於特定揭露的實施例與方法，且可以使用其他特徵、元件、方法以及實施例來實行本揭露。雖然此處特舉較佳實施例來說明本揭露，但其並非用以限制由申請專利範圍所定義的範疇。此外，根據本文的內容，所屬領域的技術人員將能理解多種相同的變化。再者，在不同的實施例中，相同的元件通常以相同的符號來標示。
圖2A至圖2C繪示為三個習知的相變記憶胞的示意圖，其中相變記憶胞具有相變材料記憶元件220(在圖式中以可變電阻器表示)且耦接至諸如電晶體或二極體的存取裝置。
圖2A繪示為習知的記憶胞200的示意圖，記憶胞200包括作為存取裝置的場效電晶體(FET)210。在第一方向上延伸的字元線240耦接至場效電晶體210的閘極且記憶元件220將場效電晶體210的汲極耦接至在第二方向上延伸的位元線230。
圖2B繪示為記憶胞202的示意圖，記憶胞202與圖2A所繪示的記憶胞相似，但記憶胞202是以雙載子電晶體(BJT)212作為存取裝置，而圖2C繪示為記憶胞204的示意圖，記憶胞202與圖2A所繪示的記憶胞相似，但記憶胞202是以二極體214作為存取裝置。
藉由施加適當的電壓至字元線240與位元線230來引發流經記憶元件220的電流可以達成讀取或寫入。所施加的電壓的位準與時間與所執行的操作(諸如讀取操作或寫入操作)有關。
圖3A至圖3E繪示為習知記憶元件220的構型的剖面示意圖。
圖3A為耦接至第一與第二電極312、314的記憶元件220的第一構型的簡化剖面示意圖。第一電極312可以耦接至諸如二極體或電晶體的存取裝置的一端，且第二電極314可以耦接至位元線。
具有寬度315的介電間隙壁313分離第一與第二電極312、314。記憶元件220的相變材料延伸跨越介電間隙壁313且接觸第一與第二電極312、314，藉此定義第一與第二電極312、314之間的電極間路徑，此電極間路徑具有由介電間隙壁313的寬度315所定義的路徑長度。在操作中，當電流通過第一與第二電極312、314之間且流經記憶元件220時，加熱記憶元件220的相變材料的主動區318的速度會比加熱記憶元件220的其餘部分的速度快。
圖3B為耦接至第一與第二電極322、324的記憶元件220的第二構型的簡化剖面示意圖。記憶元件220的相變材料具有主動區328且相變材料分別接觸第一與第二電極322、324的上表面與下表面323、329。記憶元件220具有與第一與第二電極322、324相同的寬度321。
圖3C為耦接至第一與第二電極332、334的記憶元件220的第三構型的簡化剖面示意圖，其中記憶元件220的相變材料具有主動區338。介電間隙壁335分離第一與第二電極332、334。第一與第二電極332、334以及介電間隙壁335具有側壁表面331。記憶元件220的相變材料位在側壁表面331上且相變材料延伸跨越介電間隙壁335以接觸第一與第二電極332、334。
圖3D為耦接至第一與第二電極342、344的記憶元件220的第四構型的簡化剖面示意圖。記憶元件220的相變材料具有主動區348且相變材料分別接觸第一與第二電極342、344的上表面與下表面343、349。記憶元件220具有寬度341，其中寬度341小於第一與第二電極342、344的寬度。
圖3E為耦接至第一與第二電極352、354的記憶元件220的第五構型的簡化剖面示意圖。第一電極354的寬度351小於第二電極352與記憶元件220的寬度353。在操作時，寬度351與寬度353之間的差異使得記憶元件220的相變材料中的電流密度為鄰近第一電極354的區域中的最大電流密度，因此造成主動區358具有如圖所示的"蕈"狀。
如上述，諸如主動區內的相變材料的組成變化等操作問題(operation issues)可能導致高電阻介面形成在記憶胞的傳導路徑內。高電阻介面可能造成"設定失效模式"，也就是記憶胞的電阻無法降低至對應於用於較低電壓設定操作的較低電阻狀態的電阻，而造成那些記憶胞的可靠度問題與位元錯誤。
圖4為可以執行設定操作(將詳述於後文中)的積體電路400的簡化方塊示意圖，其中所述的操作避免設定失效模式的發生且使積體電路400具有改善的可靠度與改善的資料儲存效能。積體電路400包括使用相變記憶胞(未繪示)來施行的記憶胞陣列405。具有讀取、設定、重設、重設驗證(reset verify)、設定驗證以及高-電壓重試模式的字元線解碼器與驅動器410耦接至且電性訊連沿著記憶胞陣列405的列排列的多個字元線415。位元線(行)解碼器420電性訊連沿著記憶胞陣列405的行排列的多個位元線425，以讀取、設定、重設、重設驗證、設定驗證以及高-電壓重試陣列405中的相變記憶胞。在匯流排460上提供位址至字元線解碼器與驅動器410以及位元線解碼器420。方塊430內的感測電路(感測放大器)與資料輸入結構經由資料匯流排435耦接至位元線解碼器420。資料透過資料輸入線440從方塊430內的資料輸入結構提供，其中資料來自積體電路400上的輸入/輸出埠或來自積體電路400的內部或外部的其他資料來源。其他電路465可以包含在積體電路400上，諸如通用處理器(general purpose processor)或專用應用電路(special purpose application circuitry)或提供由陣列405支持的晶片上系統(system-on-a-chip)功能的模組結合。資料透過資料輸出線445從方塊430內的感測放大器供應到積體電路400上的輸入/輸出埠或者積體電路400內部或外部的其他資料目的地。
積體電路400包括用於讀取、設定、設定驗證、重設、重設驗證以及高電壓重試模式的控制器450。在本範例中所應用的控制器450使用偏壓配置狀態器且控制偏壓配置供應電壓與電流來源455的施加，其中偏壓配置供應電壓與電流來源455用於進行包括讀取、設定、重設、重設驗證、設定驗證以及高-電壓重試的偏壓配置的施加。控制器450透過回饋匯流排475耦接至方塊430內的感測放大器，且控制偏壓配置供應電壓與電流來源455的控制器450對感測放大器的輸出訊號反應。控制器450可以使用所屬領域所周知的專用邏輯電路來施行。在可選的實施例中，控制器450包括通用處理器，且通用處理器可以配置在同一體積電路上以執行電腦程式來控制裝置的操作。在另一其他實施例中，可以使用專用邏輯電路與通用處理器的結合來執行控制器450。
如圖5所示，陣列405的每一記憶胞包括存取電晶體(或諸如二極體的其他存取裝置)，且圖5是以記憶胞中的四個記憶胞530、532、534、536來代表可能包括百萬個記憶胞的陣列的一小部分，這些記憶胞530、532、534、536分別具有相變記憶體元件546、548、550、552。記憶胞可以程式化成包括高電阻狀態與至少一較低電阻狀態的多個電阻狀態。
記憶胞530、532、534、536的每一存取電晶體的源極連接源極線554，且源極線554終止於源極線終端電路555內(諸如接地端)。在另一實施例中，存取裝置的源極可以不彼此電性連接且可以個別控制。在一些實施例中，源極線終端電路555包括偏壓電路(諸如電壓源(voltage sources)與電流源(current sources))以及用以施加偏壓配置(而不是接地)至源極線554的解碼電路。
包括字元線556、558的多個字元線415沿著第一方向平行延伸。字元線556、558電性訊連字元線解碼器410。記憶胞530、534的存取電晶體的閘極連接字元線556，且記憶胞532、536的存取電晶體的閘極連接字元線558。
包括位元線560、562的多個位元線425沿著第二方向平行延伸且電性訊連位元線解碼器420。記憶元件546、548耦接位元線560至記憶胞530、532的存取電晶體的個別汲極。記憶元件550、552耦接位元線562至記憶胞534、536的存取電晶體的個別汲極。
可以理解的是，記憶胞陣列405不限於圖5所例示的陣列構型，其也可以使用其他陣列構型。此外，除了MOS電晶體以外，在其他實施例中也可以使用二極電晶體或二極體作為存取裝置。
在操作中，每一個記憶胞530、532、534、536根據對應的記憶元件的電阻來儲存資料值。例如是藉由比較用於所選記憶胞的位元線的電流與適當的參考電流來決定資料值。可以在具有三個或更多個狀態的記憶胞中建立多個參考電流，如此一來可以區分對應於三個或更多個狀態中的每一個狀態的位元線電流的範圍。
因此，可以藉由施加適當的電壓至字元線556、558中之一者且耦合字元線560、562中之一者至電壓來達成陣列405的記憶胞的讀取或寫入，如此一來電流流經所選記憶胞且包括流經所對應的記憶元件。舉例來說，藉由施加電壓至位元線560、字元線558以及源極線554，且此電壓足以打開記憶胞532的存取電晶體且在路徑580中引發由位元線560流至源極線554(或與上述電流方向相反)的電流，如此可以建立通過所選記憶胞(在此實施例中所選的為記憶胞532與對應的記憶元件548)的電流路徑580。所施加的電壓的位準與時間根據所執行的操作(諸如讀取操作或寫入操作)而定。
在記憶胞532的重設(或抹除)操作中，字元線解碼器410便於提供字元線558適當電壓以打開記憶胞532的存取電晶體。位元線解碼器420便於提供一個或多個具有適當振幅與時間的電壓脈衝至位元線560以引發流經記憶元件548的電流，如此一來至少可以將主動區的溫度提升至高於記憶元件548的相變材料的相變溫度與高於融化溫度的溫度以至少使主動區處於液態。接著終止電流，例如是藉由終止位元線560上的電壓脈衝以及字元線558上的電壓，使得將主動區快速冷卻固化成非晶相的終止時間為相當迅速。重設操作包括一個或多個脈衝，例如包括一對脈衝。
在記憶胞532的讀取(或感測)操作中，字元線解碼器410便於提供字元線558適當的電壓以打開記憶胞532的存取電晶體。位元線解碼器420便於提供具有適當的振幅與時間的電壓至位元線560以引發電流，且上述過程不會使記憶元件448經歷電阻狀態的改變。位元線560上且流經記憶元件548的電流根據其電阻而定，且因此資料狀態與記憶胞532的記憶元件548有關。因此，例如是藉由感測電路430的感測放大器來比較位元線560上的電流與適當的參考電流可以決定記憶胞的資料狀態。
圖6為第一實施例之用於將記憶胞532由較高電阻狀態程式化至較低電阻狀態的設定操作600的流程示意圖。圖7為一實施例之圖6的設定操作600的時間圖表。可以理解的是，圖7的時間圖表為簡圖且未以精準比例繪示。
用於所選記憶胞532的設定操作600開始於步驟610。步驟610包括或在一些實施例中可開始於讀取操作，以決定所選記憶胞532是否需要藉由設定操作600進行程式化。讀取操作可以藉由施加讀取偏壓配置來完成，諸如提供電壓至字元線558與位元線560，其中所述電壓足以打開所選記憶胞532的存取電晶體且足以引發流經位元線560上的路徑580且由記憶元件548流至源極線554的電流(在此例中，電流終止至接地)。所述電流不足以使記憶元件548經歷電阻狀態的改變，且可以藉由方塊430內的感測放大器比較位元線560的電流與適當的參考電流來決定記憶胞532的電阻。
請同時參照圖7與圖8，接著在步驟620中，施加第一偏壓配置至記憶胞532，以在記憶胞532中建立較低電阻狀態。在所示的實施例中，步驟620的第一偏壓配置包括施加VWL-SET 至字元線558，其中VWL-SET 高於所選記憶胞532的存取電晶體的臨界電壓(threshold voltage)Vth ，且施加具有VSET 的脈衝高度與脈衝長度700的電壓脈衝至位元線560，以引發流經路徑580的電流且提供具有第一量的能量至記憶元件548的相變材料。
如圖8之推測性的代表曲線850所示，提供至記憶元件548的相變材料的具有第一量的能量至少足以使記憶元件的一部分的主動區的溫度提升至高於相變材料的相變(結晶化)溫度810。具有第一量的能量使至少一部分的主動區轉變成結晶相，藉此建立較低電阻狀態。可理解的是，曲線850僅是例示且曲線850的確實形狀是依據記憶胞的特性、施加至記憶胞的設定偏壓配置的行為以及加熱與冷卻相變材料的行為而定。
在圖6至圖8所例示的實施例中，步驟620的第一偏壓配置包括具有VSET 的脈衝高度與施加至位元線560的脈衝長度700的單一脈衝，然而，可以理解的是，可以使用其他設定偏壓配置。通常，可以施加一組一個或多個脈衝至位元線560及/或字元線558及/或源極線554，以引發流經路徑580的電流以提供具有第一量的能量至記憶元件548的相變材料。可以根據經驗來決定每一實施例的第一偏壓配置的脈衝的數目與脈波形狀(包括電壓位準與脈衝寬度)。圖9A至圖9C為可以用於一些其他實施例中的步驟620的設定偏壓配置的脈衝的例示。
請再一次參照圖6，進行步驟630以繼續設定操作600。在步驟630中，讀取所選記憶胞的電阻以決定記憶胞532是否具有對應於較低電阻狀態的電阻。步驟630的讀取操作施加讀取偏壓配置至記憶胞532。在所例示的實施例中，讀取偏壓配置包括維持字元線558上的電壓VWL-READ 且施加具有VREAD 的脈衝高度與脈衝長度710的電壓脈衝至位元線560以引發電流流入路徑580，且電流不足以使記憶元件548經歷電阻狀態改變。此外，也可以使用其他讀取偏壓配置。
舉例來說，可以藉由方塊430的感測放大器比較位元線560上的電流與適當的參考電流以決定記憶胞532的電阻。根據比較，透過回饋匯流排475施加方塊430的感測放大器的輸出訊號至控制器450，其中輸出訊號指示記憶胞是否具有對應於較低電阻狀態的電阻。若所選記憶胞538具有對應於較低電阻狀態的電阻，則控制器450會在步驟650中終止設定操作以回應輸出訊號。另，也可以選擇性地使用用以終止設定操作的其他技術。
若記憶胞532的電阻未處於較低電阻狀態，則記憶胞532已發生設定失效。此失效可能是因為記憶胞的電傳導路徑內的高電阻層(或介面)的形成。接著施加重試(或第二)偏壓配置至記憶胞以製造傳導路徑且建立較低電阻狀態，其中重試偏壓配置包括施加至相變材料的第二電壓脈衝，且第二電壓脈衝的脈衝高度大於步驟620的設定偏壓配置的脈衝高度VSET 。
在圖6所示的實施例中，設定操作600的重試偏壓配置開始於步驟640，在步驟640中施加接續較高位元線電壓偏壓配置至記憶胞。
請參照圖7與圖8，在所示的實施例中，步驟640的接續偏壓配置包括施加電壓VWL-RESET 至字元線558以及施加具有VHIGH 的脈衝高度與脈衝長度720的電壓脈衝至位元線560，以引發電流流入路徑580且提供能量至記憶元件548的相變材料。如由圖7可見，在所例示的實施例中，步驟640的脈衝具有小於步驟620的脈衝寬度的脈衝寬度且具有大於步驟620的脈衝高度的脈衝高度。
在實施例中，上文中所提及的VWL-SET 、VWL-READ 、VWL-RETRY 可以相同或不同。對於一般設定而言，使用較高的VWL-READ 會增加讀取操作的準確性，而較低的VWL-SET 與VWL-RETRY 可以防止大量電流流經在進行設定與重試等操作時的記憶裝置。
如圖8之推測性的代表曲線860所示，具有脈衝高度VHIGH 且施加至記憶元件548的相變材料的脈衝足以擊穿高電阻層且製造傳導路徑。可理解的是，曲線860僅是例示且曲線860的確實形狀是依據記憶胞的特性、施加至記憶胞的接續偏壓配置的行為以及加熱與冷卻相變材料的行為而定。
在一些實施例中，步驟640的偏壓配置與用以重設記憶胞的重設偏壓配置相同，且步驟640的偏壓配置足以融化主動區與引起轉變至高電阻狀態的相變。此外，在一些實施例中，接續偏壓配置可以是受限制的電流，例如是藉由使用較低的VWL-RETRY ，如此一來可以防止記憶裝置在發生高電阻層擊穿的高偏壓狀態下受到破壞。在圖7中，VWL-RETRY 小於VWL-SET 。因此，在一些實施例中，在步驟640中引發穿過記憶元件的相變材料的電流可能小於在步驟620中引發穿過相變材料的電流。
在圖6至圖8所例示的實施例中，步驟640的接續偏壓配置包括施加至位元線560且具有VHIGH 的脈衝高度與脈衝長度720的單一脈衝，可以理解的是，也可以使用其他接續偏壓配置。更常見的是，步驟640的接續偏壓配置包括施加至位元線560及/或字元線558及/或源極線554以引發流入路徑580的電流的一組一個或多個脈衝設定。可以根據經驗來決定每一個實施例中的接續偏壓配置的脈衝的數目與脈波形狀(包括電壓位準與脈衝寬度)。
在所例示的圖6至圖8中，在不同步驟(包括步驟630、630、640)中的字元線電壓可以不同。
接著，回到步驟620，以繼續設定操作600的重試(或第二)偏壓配置，其中設定偏壓配置施加至記憶胞532。
接著進行步驟630以繼續設定操作600，以決定記憶胞232是否具有對應於較低電阻狀態的電阻。在循環操作中繼續進行設定操作，也就是反覆地進行施加重試(或第二)偏壓配置(步驟640、620)且決定記憶胞232是否具有對應於較低電阻狀態(步驟630)的電阻的循環，直至記憶胞532的電阻符合較低電阻狀態或直至已進行預定次數的反覆嘗試。在一些其他實施例中，重試偏壓配置的脈衝在每一次的反覆(即一次的施加重試(或第二)偏壓配置(步驟640、620)且決定記憶胞232是否具有對應於較低電阻狀態(步驟630)的電阻)中可以改變。若在步驟630中決定記憶胞具有對應於較低電阻狀態的電阻，則設定操作終止於步驟650。
在所示的實施例的圖6中，若記憶胞532已發生設定失效，則重試偏壓配置包括與步驟620的第一偏壓配置結合的步驟640的接續偏壓配置。
圖10為第二實施例之設定操作1000的示意圖，其中重試(或第二)偏壓配置步驟1040不包括步驟620的第一偏壓配置而是包括設定記憶胞532的功能。圖11為一實施例之圖10的設定操作1000的時間圖表。可以理解的是，圖11的時間圖表為簡圖且未以精準比例繪示。
請同時參照圖11與圖12，在所示的實施例中，步驟1040的重試(或第二)偏壓配置包括施加電壓VWL-RETRY 至字元線558且施加電壓脈衝至位元線560，其中電壓脈衝如圖所示具有以VHIGH 為起始脈衝高度且具有位元線560上的電壓隨著時間縮小的後緣(trailing edge)形狀。電壓脈衝足以擊穿高電阻層，且電壓脈衝引發流入路徑580的電流並提供能量至記憶元件548的相變材料。
如圖12之推測性的代表曲線1260所示，重試偏壓配置的脈波形狀適於擊穿高電阻層與製造傳導路徑。後緣使得脈波形狀也適於引起至少一部分的主動區相變成結晶相，藉此建立較低電阻狀態。可理解的是，曲線1260僅是例示且曲線860的確實形狀是依據記憶胞的特性、施加至記憶胞的接續偏壓配置的行為以及加熱與冷卻相變材料的行為而定。
在一些實施例中，在步驟1040中提供至相變材料的能量的量足以融化相變材料的主動區且至少引起主動區的相變以轉變成結晶相。在一些其他實施例中，在步驟1040中提供至相變材料的能量足以融化大於主動區的一部分的相變材料，此可用以克服由主動區內的相變材料的組成變化所引起的設定失效。
在所例示的實施例的圖10至圖12中，步驟1040的重試偏壓配置包括施加至位元線560的所示單一脈衝，然而，可以理解的是，也可以使用其他重試偏壓配置。更常見的是，步驟1040的重試偏壓配置包括施加至位元線560及/或字元線558及/或源極線554以引發流入路徑580的電流的一組一個或多個脈衝設定。可以根據經驗來決定每一個實施例中的接續偏壓配置的脈衝的數目與脈波形狀(包括電壓位準與脈衝次數)。
在圖6與圖10所示的設定操作600、1000中，是以單一記憶胞被程式化為例，但可理解的是，此處所敘述的設定操作也可以應用於程式化多個記憶胞。
圖13為一實施例之對陣列405的一群記憶胞進行設定操作1300的示意圖。在接下來的詳述中，可以如前文所述地應用各種偏壓配置(包括使用諸如上述的那些脈衝)，因此而後將不重複敘述設定操作1300的各種脈衝與偏壓配置。
對陣列405的一群記憶胞進行的設定操作1300開始於步驟1310。步驟1310包括或在其他實施例中可以開始於讀取操作。
接著，在步驟1320中，第一偏壓配置施加至一群記憶胞以建立記憶胞的較低電阻狀態。
在步驟1330中，讀取記憶胞的電阻，以決定一群記憶胞中的記憶胞是否分別具有對應於較低電阻狀態的電阻。
對於一群記憶胞中不具有對應於較低電阻狀態的電阻的記憶胞而言，這些記憶胞已發生設定失效且施加重試(或第二)偏壓配置至這些失效記憶胞。
在所例示的實施例的圖13中，設定操作1300的重試偏壓配置開始於步驟1340，其中接續偏壓配置施加至記憶胞。
接著，回到步驟1320，以繼續設定操作1300的重試偏壓配置，其中第一偏壓配置施加至那些失效記憶胞。
接著進行步驟1330以繼續設定操作1300，以決定失效記憶胞是否具有對應於較低電阻狀態的電阻。在循環操作中繼續進行設定操作，也就是反覆地進行施加重試偏壓配置(步驟1340、1320)至於步驟1330中再一次經歷失效的記憶胞與經由前步驟1330決定失效記憶胞是否具有對應於較低電阻狀態(步驟1330)的電阻的循環，直至記憶胞的電阻符合較低電阻狀態或直至已進行最大次數的反覆嘗試。若在步驟1330中已決定一群中的每一記憶胞具有對應於較低電阻狀態的電阻，則設定操作終止於步驟1350。
在圖13的設定操作中，重試偏壓配置包括與步驟1320的第一偏壓配置結合的步驟1340的接續偏壓配置。可選地，相似於前文中針對圖10的敘述，在一些實施例中的重試偏壓配置不包括步驟1320的設定偏壓配置，而是包括設定一群失效記憶胞的功能。
此處所述的記憶裝置與操作此裝置的方法能應付設定失效模式且產生改善的持久性、可靠度以及改善的資料儲存效能。此處所述的設定操作提供較低能量至記憶胞的相變材料以建立較低電阻狀態，且僅在較低能量不足以設定記憶胞時才施加較高能量至相變材料。因此，相較於融化與回火設定方法，此處所述的設定操作減少高電流操作的量且因此改善記憶胞的可靠度。
此處所述的記憶胞的實施例包括用於記憶元件的基於相變的記憶材料(包括基於硫屬材料與其他材料)。氧族(chalcogens)包括形成週期表中的VIA族的一部分的四元素氧(0)、硫(S)、硒(Se)以及碲(Te)中的任何元素。硫屬化合物包括氧族與其他多正電元素或自由基結合的化合物。硫屬化合物合金包括硫屬化合物與其他諸如相變金屬的材料的結合。硫屬化合物合金通常包含來自週期表元素中的IVA族的一個或多個元素，諸如鍺(Ge)與錫(Sn)。通常，硫屬化合物合金包括包含銻(Sb)、鎵(Ga)、銦(In)以及銀(Ag)中的一或多者的化合物。許多基於相變的記憶材料已在技術性的文章中敘述，包括下列合金：Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te以及Te/Ge/Sb/S。在Ge/Sb/Te合金的族群中，有廣範圍的合金化合物都可以使用。這些化合物可以表徵為Tea Geb Sbioo-(a+b) 。有一研究員已描述最有用的合金為Te在沉積材料中的平均濃度較佳低於70%，通常低於約60%以及通常Te的範圍介於低為約23%以及高為約58%之間，且最佳為具有約48%至58%的Te。Ge在材料中的平均濃度高於約5%且範圍由約8%的低值至約30%的高值，且通常低於50%。最佳是，Ge的濃度範圍由約8%至約40%。在此化合物中所剩餘的主要組成元素為Sb。這些百分比所指的是原子百分比，也就是在總數為100%的組成元素的元素中佔的百分比(Ovshinsky，專利第5,687,112號、第10至11欄)。經由其他研究員所評估的特定合金包括Ge2 Sb2 Te5 、GeSb2 Te4 以及Ge Sb4 Te7 (Noboru Yamada、「用於高-資料速度紀錄的Ge-Sb-Te相變光碟的潛能」、SPIE第3109冊、第28-37頁(1997))。較普遍地，諸如鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鉛(Pd)、鉑(Pt)以及其組合或其合金的相變金屬可以與Ge/Sb/Te結合成具有可程式化的電阻特性的相變合金。可用於記憶材料的特定實例在Ovshinsky的第112頁的第11至13欄有記載，這些實例引用在此作為參考。
在一些實施例中，在硫屬化合物與其他相變材料中摻雜雜質以改變使用摻雜硫屬化合物的記憶元件的導電性、相變溫度、融化溫度以及其他特性。用以摻雜硫屬化合物的代表性雜質包括氮、矽、氧、氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦以及氧化鈦。請參照諸如美國專利第6,800,504號與美國專利申請案第2005/0029502號。
在記憶胞的主動通道區的區域次序(local order)中，相變合金能夠在材料處於大致非晶固相的第一結構狀態與材料處於大致結晶固相的第二結構狀態之間轉換。這些合金至少是雙穩態(bistable)。詞彙「非晶」用來指相對少次序(且較單一晶體無序)的結構，其具有諸如電阻率高於結晶相的可偵測特性。詞彙「結晶」用來指相對多次序(且較非晶結構有序)的結構，其具有諸如電阻率低於非晶相的可偵測特性。通常，相變材料可以在具有不同的可偵測狀態的光譜之間電性轉換，也就是在介於完全非晶與完全結晶狀態的區域次序之間轉換。會受到介於非晶相與結晶相之間的改變影響的其他材料特性包括原子次序、自由電子密度以及活化能量。材料可以轉換至不同的固相或兩個或多個固相的混合(其提供介於完全非晶與完全結晶狀態之間的灰色範圍)。材料的電特性可以相應地變化。
藉由施加電脈衝可以使相變合金由一種相狀態改變至另一相狀態。已發現較短、較高的振幅脈衝傾向於使相變材料改變至大致非晶狀態。較長、較低的振幅脈衝傾向於使相變材料改變至大致結晶狀態。其中，較短、較高的振幅脈衝的能量高的足以使結晶結構的鍵斷裂且短的足以避免原子重新排列成結晶狀態。且，不用過度的實驗就可以決定脈衝的適當輪廓，特別是適合特定的相變合金的脈衝。在本揭露接下來的段落中，相變材料所指的是GST，然而可以理解的是，也可以使用其他種的相變材料。此處所述之用於PCRAM的有用材料為Ge2 Sb2 Te5 。
用以形成硫屬化合物材料的例示性方法使用化學氣相沉積CVD，諸如揭露於美國申請第2006/0172067號之標題為「硫屬化合物材料的化學氣相沉積」的內文中，其併入此文以供參考。
可選地在真空或在氮氣環境中執行沉積後回火處理，以改善硫屬化合物材料的結晶狀態。回火溫度通常介於100℃至400℃之間且回火時間少於30分鐘。
雖然本發明是以參照前文詳述的較佳實施例與範例來揭露，但可以理解的是這些實施例只是用來作為例示而非用以限定。任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．較低電阻狀態
101．．．讀取邊限
102．．．高電阻狀態
103．．．電阻門檻值RSA
200、202、204．．．記憶胞
210．．．場效電晶體
212．．．雙載子電晶體
214．．．二極體
220．．．記憶元件
230．．．位元線
240．．．字元線
312、314、322、324、332、334、342、344、352、354．．．電極
313、335．．．介電間隙壁
323、329、343、349．．．表面
315、321、341、351、353．．．寬度
318、328、338、348、358．．．主動區
331．．．側壁表面
400．．．積體電路
405．．．記憶胞陣列
410．．．字元線解碼器與驅動器
415．．．字元線
420．．．位元線解碼器
425．．．位元線
430．．．方塊、感測電路
435．．．資料匯流排
440．．．資料輸入線
445．．．資料輸出線
450．．．控制器
455．．．偏壓配置供應電壓與電流來源
460．．．匯流排
465．．．電路
475．．．回饋匯流排
530．．．資料輸入線
530、532、534、536．．．記憶胞
546、548、550、552．．．記憶體元件
554．．．源極線
555．．．源極線終端電路
556、558、560、562．．．字元線
580．．．路徑
600、1000、1300．．．設定操作
610、620、630、640、650、1040、1310、1320、1330、1340、1350．．．操作步驟
700、710、720．．．脈衝長度
810．．．溫度
850、860、1260．．．曲線
RI ．．．最高電阻
R2 ．．．最低電阻
RSA ．．．電阻門檻值
圖1為包括相變材料且可程式化至包括高電阻重設狀態與至少一較低電阻可程式化狀態的多個電阻狀態的記憶胞的圖。
圖2A至圖2C繪示為三個習知的相變記憶胞的示意圖，其中相變記憶胞具有耦接至選擇裝置的相變材料記憶元件。
圖3A至圖3E繪示為習知記憶元件的構型的剖面示意圖。
圖4為可以執行此處所述之設定操作的積體電路的簡化方塊示意圖。
圖5繪示為一部分的記憶胞陣列。
圖6為第一實施例之用於將記憶胞由較高電阻狀態程式化至較低電阻狀態的設定操作的流程示意圖。
圖7為一實施例之圖6的設定操作的時間圖表。
圖8為用於圖6的設定操作的一部分的溫度與時間的推測性曲線。
圖9A至圖9C為用於圖6的設定操作的設定偏壓配置的一些可選脈衝的例示。
圖10為第二實施例之用於將記憶胞由較高電阻狀態程式化至較低電阻狀態的設定操作的流程示意圖。
圖11為一實施例之圖10的設定操作的時間圖表。
圖12為用於圖10的設定操作的一部分的溫度與時間的推測性曲線。
圖13為一實施例之用於將記憶胞由較高電阻狀態程式化至較低電阻狀態的設定操作的流程示意圖。
400．．．積體電路
405．．．記憶胞陣列
410．．．字元線解碼器與驅動器
415．．．字元線
420．．．位元線解碼器
425．．．位元線
430．．．方塊、感測電路
435．．．資料匯流排
440．．．資料輸入線
445．．．資料輸出線
450．．．控制器
455．．．偏壓配置供應電壓與電流來源
460．．．匯流排
465．．．電路
475．．．回饋匯流排

Claims (20)

  1. 一種操作記憶胞的方法，所述記憶胞包括相變材料且可程式化至包括高電阻狀態與較低電阻狀態的多個電阻狀態，包括：施加第一偏壓配置至所述記憶胞以建立所述較低電阻狀態，所述第一偏壓配置包括第一電壓脈衝；決定所述記憶胞是否處於所述較低電阻狀態；以及若所述記憶胞未處於所述較低電阻狀態，則接著施加第二偏壓配置至所述記憶胞以建立所述較低電阻狀態，所述第二偏壓配置包括第二電壓脈衝，其中所述第二電壓脈衝的脈衝高度大於所述第一電壓脈衝的脈衝高度。
  2. 如申請專利範圍第1項所述之操作記憶胞的方法，其中所述第二偏壓配置足以擊穿在所述記憶胞的電傳導路徑內的高電阻層。
  3. 如申請專利範圍第1項所述之操作記憶胞的方法，更包括：在施加所述第二偏壓配置至所述記憶胞後，決定所述記憶胞是否處於所述較低電阻狀態；以及若在施加所述第二偏壓配置至所述記憶胞後，所述記憶胞未處於所述較低電阻狀態，則反覆地施加接續偏壓配置至所述記憶胞以及決定所述記憶胞是否處於所述較低電阻狀態直至所述記憶胞處於所述較低電阻狀態或已達到預定次數的反覆嘗試，其中所述接續偏壓配置分別包括具有大於所述第一電壓脈衝的脈衝高度的對應電壓脈衝，以建立所述較低電阻狀態。
  4. 如申請專利範圍第3項所述之操作記憶胞的方法，其中所述施加接續偏壓配置至所述記憶胞包括施加所述第二偏壓配置至所述記憶胞。
  5. 如申請專利範圍第1項所述之操作記憶胞的方法，其中所述決定所述記憶胞是否處於所述較低電阻狀態包括施加讀取偏壓配置至所述記憶胞以及偵測所述記憶胞中的電流，且所述記憶胞中的所述電流對應於所述記憶胞的所述電阻狀態。
  6. 如申請專利範圍第1項所述之操作記憶胞的方法，其中：所述記憶胞更包括存取裝置，其具有經由所述相變材料耦接字元線的第一端與耦接位元線的第二端；所述施加所述第一偏壓配置包括施加電壓至所述字元線以及施加所述第一電壓脈衝至所述位元線以引發流經所述相變材料的第一電流；以及所述施加所述第二偏壓配置至所述記憶胞包括施加電壓至所述字元線以及施加所述第二電壓脈衝至所述位元線以引發流經所述相變材料的第二電流。
  7. 如申請專利範圍第6項所述之操作記憶胞的方法，其中流經所述相變材料的所述第二電流小於所述第一電流。
  8. 如申請專利範圍第1項所述之操作記憶胞的方法，其中施加所述第二偏壓配置包括：施加所述第二電壓脈衝至所述相變材料；以及在施加所述第二電壓脈衝後，施加所述第一電壓脈衝至所述相變材料。
  9. 如申請專利範圍第1項所述之操作記憶胞的方法，其中所述第二電壓脈衝足以融化所述相變材料的主動區。
  10. 如申請專利範圍第1項所述之操作記憶胞的方法，其中所述第二電壓脈衝具有脈波形狀，所述脈波形狀適於融化至少所述相變材料的主動區且適於引起至少一部分的所述主動區轉變成結晶相的相變。
  11. 一種記憶裝置，包括：記憶胞，包括相變材料且可程式化至包括高電阻狀態與至少一較低電阻狀態的多個電阻狀態；以及偏壓電路，適於施加偏壓配置至所述記憶胞，其中所述偏壓配置包括：第一偏壓配置，用以建立所述較低電阻狀態，所述第一偏壓配置包括第一電壓脈衝；讀取偏壓配置，用以在所述第一偏壓配置後，決定所述記憶胞是否處於所述較低電阻狀態；以及第二偏壓配置，當在所述第一偏壓配置後，所述記憶胞未處於所述較低電阻狀態時，所述第二偏壓配置用以建立所述較低電阻狀態，所述第二偏壓配置包括具有脈衝高度大於所述第一電壓脈衝的脈衝高度的第二電壓脈衝。
  12. 如申請專利範圍第11項所述之記憶裝置，其中所述第二偏壓配置足以擊穿在所述記憶胞的電傳導路徑內的高電阻層。
  13. 如申請專利範圍第11項所述之記憶裝置，其中所述偏壓配置更包括：讀取偏壓配置，用以決定在所述第二偏壓配置後，所述記憶胞是否處於所述較低電阻狀態；以及接續偏壓配置，當在所述第二偏壓配置後，所述記憶胞未處於所述較低電阻狀態，所述接續偏壓配置用以建立所述較低電阻狀態，所述接續偏壓配置包括具有大於所述第一電壓脈衝的脈衝高度的電壓脈衝。
  14. 如申請專利範圍第13項所述之記憶裝置，其中所述接續偏壓配置包括所述第二偏壓配置。
  15. 如申請專利範圍第11項所述之記憶裝置，其中：所述記憶胞更包括存取裝置，所述存取裝置具有經由所述相變材料耦接字元線的第一端與耦接位元線的第二端；所述第一偏壓配置包括施加至所述字元線的電壓以及施加至所述位元線以引發流經所述相變材料的第一電流的所述第一電壓脈衝；所述第二偏壓配置包括施加至所述字元線的電壓以及施加至所述位元線以引發流經所述相變材料的第二電流的所述第二電壓脈衝。
  16. 如申請專利範圍第15項所述之記憶裝置，其中流經所述相變材料的所述第二電流小於所述第一電流。
  17. 如申請專利範圍第11項所述之記憶裝置，其中所述第二偏壓配置包括多個電壓脈衝。
  18. 如申請專利範圍第12項所述之記憶裝置，其中所述第二偏壓配置包括：施加至所述相變材料的所述第二電壓脈衝；以及在所述第二電壓脈衝後，施加所述第一電壓脈衝至所述相變材料。
  19. 如申請專利範圍第11項所述之記憶裝置，其中所述第二電壓脈衝足以融化所述相變材料的主動區。
  20. 如申請專利範圍第11項所述之記憶裝置，其中所述第二電壓脈衝具有脈波形狀，所述脈波形狀適於融化至少所述相變材料的主動區且適於相變且適於引起至少一部分的所述主動區轉變成結晶相的相變。
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