TWI400915B - 不需相鎖迴路而可產生串列時脈的方法及裝置 - Google Patents

Description

不需相鎖迴路而可產生串列時脈的方法及裝置

本發明係關於資料傳輸，特別是關於利用一嵌入式資料字邊界來一位元一位元地串列及發送一資料字與一位元時脈。

第1圖為以一方塊示意形式揭示一習知串列器。一平行資料字10係利用一字元時脈14而被載入一緩衝暫存器12，字元時脈14亦被饋入一相位鎖定迴路(PLL)或是一延遲鎖定迴路(DLL)，以下的說明皆使用PLL來代表PLL及DLL。該PLL產生一位元時脈18，位元時脈18載入移位暫存器20並且接著將移位暫存器20中的資料以串列方式一位元一位元地經由一纜線或傳輸線驅動器22而移位出來。將該資料一位元一位元地移位出來的位元時脈18係藉由該PLL而保持同步於該字元內的位元位置。一字元時脈24係經由驅動器26而被輸出，同時該等串列位元亦由驅動器22輸出。該接收器將藉由參考流經該字元時脈的該位元串流而能夠分辨該串列資料串流的開始與結束。

第2圖顯示將該等位元解串化(去串化)以形成字元的一接收器電路。串列資料30被輸入至一移位暫存器32。字元時脈34被輸入至一PLL36，PLL36可產生一位元時脈38，位元時脈38係藉由該PLL而同步於一字元中的該位元位置。利用此種同步，位元時脈38適當地將該位元串流載入移位暫存器32。當該字元已被移位暫存器32(由該字元 時脈所決定般)所接收時，該PLL輸出一時脈40，時脈40可將移位暫存器32中的該平行資料載入一緩衝暫存器42，字元資料44係處於平行形態而準備使用於該接收系統。

第1圖及第2圖包含了持有待發送字元或剛接收字元的一緩衝暫存器，該緩衝器提供幾乎全部的時間給在下一字元被載入之前的待發送字元或剛接收字元，完成這些工作的所需的邏輯和時序皆為人所熟知。然而，該等緩衝暫存器並非必要的，且若是不使用，待發送字元以及剛接收字元便必須在一位元時間內被載入。同樣地，這種設計亦是習用技術而為人所熟知。

第3圖顯示使用第1圖之串列器以及第2圖之解串化器的一完整雙向系統。要注意的是，存在八條資料線以及單一時脈通往每一串列器以及源自每一解串化器。位於串列器以及解串列器之間的該等資料以及時脈線一般係為差動信號，每一差動信號使用兩個導體。

第3圖的串列器及解串列器的每一個皆包含很普遍的一PLL。但是，PLL的主要消耗功率係複雜且需要很長的鎖定時間以及佔用相當的晶片實際位置。因此排除PLL的使用將會比較有利。

第4圖顯示一資料字之串列發送時的一概括性時序圖。一字元時脈60被饋入可產生一同步位元時脈62的一PLL，字元時脈60的發生必須時常發生足以供該PLL保持鎖定。該等資料位元使用一字元時脈邊緣被載入一移位暫 存器。然後，該移位暫存器中的該等資料位元便被位元時脈62以串列方式而移位出來。在第4圖中，一八位元字元在位元時脈62的上升邊緣處被移位出來。

一相同操作亦可應用至該串列資料的接收。在第2圖中，一字元時脈34被接收且被應用至一PLL36，於PLL36可產生一同步(對於該字元時脈)位元時脈，該同步位元時脈被用以將該等資料位元載入一接收移位暫存器。當該等時脈引發該等資料位元被發送及被接收時，資料位元必須是穩定的。時間延遲係設計用於此種系統以將其完成，如習用技術般為人所知。在所示的情形中，該等資料位元被同步地發送至在前一字元之最後位元之後的下一字元之第一位元處。在其他的例子中，該資料亦可被非同步地發送出去，一般係使用調整該等資料位元的一啟始及停止位元。在同步及非同步的情形中，如習用技術中為人所知者，必須使用系統裝置，以使得該發送器以及該接收器適當地發送及接收該資料。同時，系統亦可調整為發送資料，接著，在發送之後，用以接收資料；而其他系統能夠同步地發送及接收。前者為半個雙工器而後者為一個雙工器。此外，系統設計者亦了解此種系統為了適當地發送及接收資料所需的限制與需求。

不言自明的是，該接收系統必須能夠分辨資料位元及字元邊界與序列位元的一串流之間的不同，如前面所討論者。Knapp的美國專利編號4,841,549號案件係利用一位元時脈而發送串列資料。在此應用之中，與該等資料位元一 起傳送的該位元時脈會被一重覆；一單擊所接收。當一字元邊界為該發送器所產生時，一位元時脈便不會被發送。該接收器單擊會暫停且該因而發生的遺失位元時脈便被當作一字元邊界。在此情形下，該重覆觸發單擊必須被小心地設定以接收該等位元時脈藉以適當地觸發及暫停。這種方法因為需要一正確單擊設定以及無法改變的一組位元時脈之使用而受到限制。本發明使用與Knapp專利不相同的方法以及電路，並且本發明並不會受限於其應用範圍。

一般來說，傳輸序列資料可提供的優點為，運作於該發送及該接收系統之間的纜線只需要具有一些信號(如果是差動信號，則是一資料對以及一時脈對)輸送電線(當然，如果不是差動信號，則能夠使用的一共同回復電線)。相反地，在平行的纜線上發送資料需要應用於一字元中之每一位元的線驅動器以及至少一時脈驅動器。這些平行驅動器會消耗高功率並輸出會產生極大系統雜訊的高電流。

在未使用纜線或傳輸線但在積體電路封裝之間發送平行資料的應用場合之下，這些封裝上面的多數接腳必須被設置在該平行資料之每一位元的旁邊。在較新的設計之中，使用六十四以及一百二十八個位元，封裝上的可用接腳便成為了設計上的限制。較大的封裝及球柵陣列以及能夠在一封裝之整個底面上提供接腳的相似封裝更加注意了這個問題。然而，該問題依然存在。會遭遇到這些限制的應用場合實際上包括了具有複雜顯示器的所有計算系統，例如：行動電話、桌上型及筆記型電腦、電子遊戲、具有 分離式記憶體的計算系統、與大容量記憶體進行交流的任何計算系統、以及電子儀器、監控及控制設備。

到目前為止，序列及解串化資料必須承擔使用PLL的複雜度以及功率晶片空間與時間的成本，如前所述。而若是這些限制被移除後，序列及解串化便可更為人所接受。

本發明提供一種方法及設備，其教示低功率損耗以及一序列地發送資料的有效率的晶粒形電路，其亦藉由消除設計PLL的複雜度而減少了設計時間，而且消除了PLL所需的鎖定時間。

本發明包括一時脈電路，用以輸出序列資料位元以及用以定義或調適或設定一資料字的邊界。一VCO(電壓控制振盪器)在收到一致動信號時立即啟動並輸出具有響應於該控制輸入信號之頻率的時脈脈衝。在電源打開時，DC控制輸入至該VCO，且該VCO輸出頻率係設計成處於高於用以保存資料位元完整度所需的一設定準位。該VCO時脈頻率被測量並與該設定準位作比較，並且如果該時脈頻率高於該設定準位，該DC控制輸入便被減少以減慢該VCO頻率。如果該時脈頻率低於該設定準位，該DC控制輸入便被提升以加快該VCO頻率。

在實際應用場合中，系統傳輸序列資料必須找出該資料字的開始與結束。在一字元之最後資料位元之後的結束會於一第二字元之第一資料位元的發送之前被發送。在一較佳實施例中，該資料字的結束(如果係由該位元時脈所形 成)不具有邏輯準位轉換，而在該資料位元線上具有一邏輯準位轉換。如果在偵測到一資料字邊界之後，便可以忽略多個位元的額外資料位元(可能存在數個資料轉換)。

在另一較佳實施例中，源自該VCO時脈時間比較器存在有兩個輸出。一個是一加快信號而另一個是一減慢信號。這些信號被發送至該D/A電路，該DC控制輸出係在該D/A電路中被分別提升或降低。

在另一較佳實施例中，一高時脈門檻值及一低時脈門檻值係被建立於該控制電路中，在此例中，來自該位元時脈計數器的該高及低計數值必須在該VCO頻率改變之前跨過於該等門檻值之間。

本案得由熟悉本技藝之人士任施匠思而為諸般修飾，然皆不脫如附申請專利範圍所欲保護者。

熟習本項技術之實作者可盡可能地根據第5圖所說明之系統而了解多種變化。以下說明為揭示性的及亦可使得熟習本項技術之實作者根據本發明發展出其他變化。

第5圖所顯示的電腦系統92與92’實際上是具有可用於讀取或寫入之平行資料的任何電子系統。也就是說，除了通常的電腦系統、攝影電子、記憶電子、鍵盤、掃描器、印刷頭、無線通訊等等之外，習用技術中還具有多種其他的系統能夠使用本發明。

使用本發明的多數實際系統一般係使用”協商信號”以表明一資料接收器或發送器的狀態。然而，某些系統可 能只會以一固定速率連續地發送出資料而無須使用任何協商。舉例來說，協商信號可以用來控制哪一系統在發送及那一個在接收。以下說明係針對在於序列資料傳輸、但不考慮”協商”狀態。但是，需要了解的是協商既可以與本發明一起使用也可以無須與本發明一起使用。

電腦系統92經由一平行資料埠或是連接器而交界於一串列器/解串化器90。物件90的串列器部份序列該平行資料並將其發送至90’的解串化器部份，其中該資料係由電腦系統92’以平行方式所解串化及讀取。資料會利用類似方式而由電腦系統92’傳輸至92，如同改變方向的協商信號所控制般。在一較佳實施例中，可能只存在一個串列器於90中以及可能只存在一個解串化器於90’中，然而，在大部份的應用場合下，係如圖所示般地在系統90及90’中皆同時存在一個串列器以及一個解串化器，並且產生雙向的通訊。

平行界面96與96’具有的平行資料通常係利用根據資料的方向被致能的緩衝器而被配置在一雙向匯流排中。平行界面亦顯示兩個一般控制線WORD LOAD及RDY98與98’。如圖所示，這些線並不具有方向記號，這是因為它們可源自於電腦系統或串列器/解串化器。在一實施例中，當RDY為真時，電腦系統92將會利用WORD LOAD信號而將下一字元載入串列器/解串化器。然而，在另一實施例中，在發送出一資料字之後，串列器會從電腦系統92指定WORD LOAD信號以頻閃一新的平行字元。接著該電腦系統 將使用該WORD LOAD信號帶出下一待序列的字元。

當電腦系統92或92’正從該解串化器接收一平行資料字時，該RDY線能夠被用來當作該資料字可用於資料線96的提示。然而，在另一配置之中，該RDY信號可被用來頻閃該資料至該電腦系統。舉例來說，如果該資料直接通往一記憶體系統，該RDY信號便會頻閃該資料字並且增加一定址計數器以使得該記憶體指出下一位置。在下面說明中，該RDY及該WORD LOAD信號係以其他容易被了解之功能性相等首字母縮寫來說明。

在第5圖中需要注意的是，沒有PLL電路具有創造性的串列器/解串化器90與90’。再者，亦沒有參考或其他的時脈或時間信號被饋入該串列器/解串化器用以提供一鎖定參考。如下所述，該串列器/解串化器具有一時脈產生器，其可同步於及/或以高於系統所需的速率限制一資料字的發送與接收。本發明所使用的時脈產生可提供與該序列資料一同運行於兩個系統90與90’之間的一位元時脈。該位元時脈一般具有自資料邊緣延遲(在發送器或是接收器)的一延遲邊緣，使得該位元時脈邊緣定義出一資料位元的穩定部份，以便將沒有錯誤的序列位元載入接收暫存器內。

如前面所提到的，可能有多種其他的變化存在於第5圖之一般方塊圖的操作與使用當中，且本發明亦可被使用於這些應用場合而獲得優勢。實施例包括下面的獨立配置：a)一方向串列器；b)一方向解串化器；c)雙向資料線；d)雙向位元時脈線；e)單向位元時脈線；f)單向資料線；g) 協商；h)非協商；i)外部字元載入產生；j)內部字元載入產生；k)自由運作同步脈衝產生；l)閘控脈衝產生；m)藉由一字元載入信號以啟始該串列化；及n)藉由資料中的改變以啟始該串列化。這些所謂”獨立”的實施之說明係指熟習本項技術者實際上能夠使用任何其他的數種配置而無須與另一配置相關，當然，除了配置彼此不相容(例如：使用協商或不使用協商)之外。

第6圖為本發明一時脈電路實施例的方塊圖。一VCO140被一頻閃142所致能並產生一時脈輸出144，時脈輸出144的頻率係取決於控制輸入--up/dn-146的DC電壓值。使用本發明的系統係設計為以稍微但可靠，相較於保存資料完整度更高的頻率來傳輸該序列資料。由於該VCO係因應DC控制電壓146，因此該電壓剛開始被設定於可確保該VCO輸出開始於較高的頻率的準位。實際上，頻閃142會被用以確保第6圖之電路之剩餘邏輯之適當操作的反向器鏈路所延遲148。一般來說，競賽(race)狀況與競爭(competing)邊緣會被這些延遲所消除，但是為熟習本項技術者所知的其他電路測量亦可用來確保適當的電路操作。在一說明式實施例中，該頻閃載入用於傳輸的一資料字，且用於該字元的時脈輸出信號144於一四位元二進位計數器150中被計數。當該資料字被發送時，計數器150的輸出被饋入一保存暫存器152。該暫存器輸出被饋入VCO中心化D/A轉換器154。該D/A轉換器的啟始輸出會被抵消或是被配置成輸出連接於該VCO之控制輸入146的一DC 電壓。在第6圖的實施例中，該頻閃致能該VCO以輸出時脈輸出144，及計數器150以及開始計數時脈信號或脈衝。在該字元被發送之後，頻閃1從該計數器載入暫存器152且頻閃2致能該D/A轉換器以接受該暫存器輸入。如果該暫存器輸入表明該計數過高，在146的該up/dnDC準位便會減少以降低時脈輸出144的頻率，且如果該計數過低，up/dn準位146便會提升以加速用於發送下一資料字的時脈輸出信號144。

在一較佳實施例中，計數器150為一四位元計數器，暫存器152保持四個位元，且物件154包含一八位元D/A。在此實施例中，該D/A的輸出剛開始係位於其DC輸出範圍之約二分之一的中心處。在此初始準位處，VCO140頻率係設計成位於約422MHz。因此當該計數器包含一8的計數值(約為16的二分之一四個位元範圍)，該計數會被傳輸至該暫存器然後該D/A，該準位會表明一完整的八位元已被處理且該D/A輸出保持於其初始中心化之值者，且該VCO輸出422MHz。該八位元D/A係利用一粒狀體而被選擇，使得在計數器150輸出中的二位元上升或下降值將產生VCO頻率由約435MHz的高值變為約410MHz的低值。在此應用中，最小頻率(用以確保沒有位元由於一過慢時脈而遺失)為400MHz，且422MHz之VCO的中心化頻率被設計成距離由VCO產生400MHz的該計數為+3的計數處。如果該計數下降至+2以下，該D/A的輸出便會上升以更為快速地驅動該VCO。在此實施例中，該VCO保持於410至435MHz的 範圍之內，並且該發送及接收電路被設計成在此範圍內接收傳輸。

一般來說，但圖中未示出，重置信號上的功率會將146的DC準位帶至設計而成的中心準位，其中當頻閃142發生時，該時脈將預備輸出。這些圖示方塊亦為熟習本項技術者所熟知。

第7圖為使用第6圖之配置的本發明一較佳實施例200的方塊圖。振盪器204被設計成於高於上述之所需頻率開始。一計數器160藉由計數位元而跟隨該振盪頻率。在一預定時間處，計數器內容160被饋入一字元邊界產生器162、該暫存器、以及VCO中心化D/A轉換器152、154。在此頻閃時間處，該D/A的輸出UP/DN146將從其中心化之點增加或減少並且使VCO140分別地加快或減慢，如前所述。該接收系統被設計成忽略在一字元邊界的偵測中所發生的任何資料位元。

在本例中，該發送及接收系統必須能夠穩定地操作於高於指定頻率15%的一位元時脈頻率。

第7圖包括一字元邊界產生器162，其係如下面的第8圖般將該字元邊界加入位元時脈輸出164。在本例中，該字元邊界將由在一、二或更多個期望位元時間上不具有邏輯轉換的位元時脈來決定，而至少有一邏輯轉換在資料位元輸出。該字元邊界產生器162饋入該位元時脈產生器/計數器以及該資料位元輸出藉以產生BIT CLK164以及形成一資料字166邊界所需的資料位元。

第8圖說明本發明時脈電路所輸出的位元時脈與資料字，其說明係如上所述且包括了相關的專利申請。本發明串列時脈產生需要能夠如第8圖般偵測資料位元及字元邊界的一接收器。要注意的是，字元邊界(182、182’)顯示為在八資料位元(一位元組)一端上的二位元。實際上，在一字元邊界(可忽略)中仍可具有任意數目的位元，且所述字元邊界可設計為在開始、結束或是分散於字元資料位元。在一字元邊界被偵測到之後所接收的位元可被儲存以及接著被組合，並且這種設計係為熟習本項技術者所熟知。

在第8圖中，有八資料位元180形成一字元。該字元邊界顥示為區域182，其為二位元長且立即跟隨著該八位元字元。BIT CLK164(位元時脈)係傳遞於與序列資料166平行的一纜線上。BIT CLK164具有定義字元之每一序列位元的脈衝或邊緣。在第8圖中，一正發送或一負發送BIT CLK164邊緣可被該接收器(解串化器)所使用以接收該資料位元進入一暫存器。如熟習本項技術者所熟知，該解串化器接收器可以形成延遲或是其他的狀況資料位元串流及/或BIT CLK，以確保資料位元的適當接收。但是，要注意的是，在字元邊界182期間，BIT CLK164不會展示邊緣，但資料位元線上有一邏輯轉換168、168’。根據本發明所製作的一BIT CLK164可利用在資料線上之一邏輯轉換的存在之中的BIT CLK邏輯轉換的缺少而表明一字元邊界。可能有可以被忽略的額外資料位元轉換。一解串化器或是其他的接收器將可使用這個缺少特徵而孤立資料位元串流 之中的每一資料字。這種接收器已說明配合於本案作為參考的上述參考用專利申請案中。

第9圖說明本發明的另一較佳實施例200，此處，一頻閃202將資料字位元206載入一保持暫存器208，頻閃202啟始VCO204並致能位元時脈計數器210，一延遲頻閃(圖中未示出)可被使用於電路方塊之間的時序信號。VCO輸出快速的時脈212，其係快過於上述確保資料完整性所需者。根據第8圖所示之時序，每一資料字係利用位元時脈164而被發送出去。在此實施例中，一字元邊界產生器216以邏輯方式強制位元時脈164在一字元邊界期間為一邏輯恆定高或低準位。字元邊界產生器216亦使一邏輯準位轉換(低至高或是高至低)於序列資料線186上。在此實施例中，一暫存器217保持住位元時脈計數值，並且兩個邏輯比較器218及220將該暫存器值與一高門檻值(#位元+4)及一低門檻值(#位元+2)進行比較。#位元係為一設定點，在此處D/A230輸出控制DC值，其可保持VCO在剛開始略高於所需的頻率。如果暫存器值高於該高值，VCO頻率需要被減慢並且一減慢信號被產生且被發送至D/A。D/A230降低該控制DC電壓，且VCO頻率被減少。同樣地，如果暫存器值過低，一加速信號226便被產生，並且經由D/A VCO頻率被增加。

第10圖說明第6~8圖所示之本發明一實施例之特別時脈/資料輸出。振盪器204的快速時脈輸出212係設計成永遠啟始於快過於所需頻率的頻率。在此實施例中，快速時 脈啟始於首次被致能在465MHz之時。加快信號226不會被確定但減慢信號224會被確定。如圖所示，快速時脈一致地降低至422MHz，此處仍然保持穩定。在此特殊實施例中，通往204的減慢及加快信號之淨結果為用以驅動VCO的一控制電壓(或電流)250。如圖所示，較高的控制電壓250表明出在約為+1.4V的dn信號下降至約為+1.1V，其表示在一六個第二時間週期上的一穩定信號。如果時脈減慢，控制電壓便會減少低於+1.1V。如時脈減慢，則控制電壓減少至+1.1V以下，一up信號會產生，且加快信號亦會增加。再一次，穩定點會到達+1.1V。

以下內容特別但非特定地說明本發明之較佳實施例。

第11圖顯示一致能VCO振盪器300。此處，當EN信號302為真，該振盪器將輸出一串脈衝OUT306，其頻率係取決於CONTROL輸入DC電壓330之值。在一實施例中，VCO可以是一連串的反向器，且具有磁滯為CONTROL電壓所控制的一施密特觸發器。當一資料字已被輸入至一移位暫存器藉以從一電腦系統發送，致能脈衝EN302亦會同時發生，如果經過每一反向器的延遲為約0.5奈秒，振盪頻率便為約500MHz。利用本發明便不存在等候一PLL進行鎖定所需的延遲。

第12圖所示的電路係將位元時脈同步於載入用以發送之新字元的一信號。OUT1為一自由運作時脈信號，其與第10圖之OUT信號相同。直到EN1為真之前，D正反器350不會產生反應。在下一OUT1脈衝，正反器350會被設 定且經由NOR閘352的回授路徑會保持於正反器350的設定狀態。在正反器350被設定之後，後續的OUT1會被NAND354所閘控以形成一移位脈衝356。此一移位脈衝會將資料位元從一保持暫存器(圖中未示出)經由一纜線而移位出去到一接收系統。計數器358被設定以形成一WORD LOAD360，當一完整資料位元字元已被移位出去時可重置正反器350。藉由防止BIT CLK在已發送形成完整字元的資料位元之後具有一邏輯轉換，此WORD LOAD亦可用來產生WPRD BOUNDARY。這種防止功能可由一NAND閘來執行，如熟習本項技術者所熟知。

如熟習習用技術者所熟知，脈衝產生器一般可補償電壓與溫度變化。

第13圖顯示具有字元資料位元400、邊界位元402、以及填充位元406的一位元時脈圖示。在此例中，一不同數目的填充位元408可被發送於不同字元之間。此外，圖中所示的實施例資料僅出現在位元時脈的上升邊緣408上被閂鎖。在圖中所示的例子中，位元時脈係運作於資料時脈頻率的兩倍。當發送或接收時，八字元資料位元(0~7)在位元時脈的上升邊緣408期間是穩定的。在此例中，當位元時脈為高準位時，字元邊界位元B1和B2係如圖示發生一資料位元邊緣404。這是定義該字元邊界的邏輯操作。要注意的是，邊緣404為一上升邊緣，但其仍會落在下一或是另一字元邊界上。然而，在此例中，有填充位元FA、FB及FC於下一資料字位元0’之前發生的，在此例中，八資 料位元是超前於該字元邊界的位元。BLT CLK’412係用以將資料位元閂鎖於一上升414或是一下降416位元時脈邊緣，因此不具有一雙倍頻率資料時脈。完成此功能的邏輯實施為熟習習用技術者所熟知。在此例中，BLT CLK’在字元邊界期間係處於一低恆定418。於字元邊界處的位元時脈不是高便是低，且位元時脈的極性對於一字元來說可能為高、但對於位在相同資料字串流之內的另一字元來說可能為低。

當一系統發送資料時，字元邊界會被預定，以便立即消除一時脈脈衝，但在接收串列資料時卻非如此。第14圖顯示用以在一資料位元轉換期間偵測一遺失時脈脈衝的一邏輯電路(該發送器在字元邊界期間皆需要資料串流的一轉換)。F1與F2是D型正反器，其具有被饋入F1之時脈輸入的接收位元資料260以及被饋入F2之時脈的反向位元資料262。而正反器的D輸入與重置係連接於接收位元時脈CKS1。CMOS電晶體M2、M3、M4及M5係作為具有一反向器INV的一AND，以形成具有來自正反器輸出之輸入T1與T的一NAND電路，並且輸出為字元時脈WDCLK。在操作中，當CKS1為低準位時，兩個正反器皆被重置且t1與t2為低準位。因此WDCLK為低準位。當CKS1為高準位且資料轉換發生時，t1或t2的中之一會變成高準位，但並非兩者皆會。在下一低走向CKS1邊緣上，兩個正反器輸出將再次變低。當CKS1對於兩個連續的位元時間為高準位且資料在此期間變化於高準位與低準位之間時，t1與t2 兩者皆會變高並且經由NAND WDCLK將會變高。在CKS1的下一下降邊緣上，WDCLK將會變低。

需要了解的是，上述實施例在此處係作為說明且可能存在不同的變化與替代方案，因此，本發明的實際範圍係以更為寬廣的方式取決於所附的申請專利範圍。

10‧‧‧平行資料字

12‧‧‧緩衝暫存器

14‧‧‧字元時脈

16‧‧‧相位鎖定迴路

18‧‧‧位元時脈

20‧‧‧移位暫存器

22‧‧‧纜線或傳輸線驅動器

24‧‧‧字元時脈

26‧‧‧驅動器

30‧‧‧串列資料

32‧‧‧移位暫存器

34‧‧‧字元時脈

36‧‧‧相位鎖定迴路

38‧‧‧位元時脈

40‧‧‧時脈

42‧‧‧緩衝暫存器

44‧‧‧字元資料

60‧‧‧字元時脈

62‧‧‧同步位元時脈

90、90’‧‧‧串列器/解串化器

92、92’‧‧‧電腦系統

96、96’‧‧‧平行界面

98、98’‧‧‧資料字載入

140‧‧‧VCO

142‧‧‧頻閃

144‧‧‧時脈輸出

146‧‧‧直流控制電壓

148‧‧‧延遲

150‧‧‧計數器

152‧‧‧暫存器

154‧‧‧VCO中間化D/A轉換器

160‧‧‧計數器

162‧‧‧字元邊界產生器

164‧‧‧位元時脈輸出

166‧‧‧資料字邊界

168、168’‧‧‧邏輯轉換

182、182’‧‧‧字元邊界

186‧‧‧串列資料線

202‧‧‧頻閃

204‧‧‧振盪器

206‧‧‧資料字元位元

208‧‧‧暫存器

210‧‧‧位元時脈計數器

212‧‧‧快速時脈

216‧‧‧字元邊界產生器

217‧‧‧暫存器

218‧‧‧比較器

220‧‧‧比較器

224‧‧‧減慢信號

226‧‧‧加快信號

230‧‧‧D/A

250‧‧‧控制電壓

260‧‧‧接收位元資料

262‧‧‧反向位元資料

302‧‧‧致能信號

306‧‧‧輸出脈衝

330‧‧‧控制輸入直流電壓

350‧‧‧正反器

352‧‧‧NOR閘

354‧‧‧NAND閘

356‧‧‧移位脈衝

400‧‧‧字元資料位元

402‧‧‧邊界位元

404‧‧‧資料位元邊緣

406‧‧‧填充位元

408‧‧‧填充位元

412‧‧‧位元時脈

414‧‧‧上升位元時脈邊緣

416‧‧‧下降位元時脈邊緣

本發明之以下說明係參考所附圖示，其中：第1、2、3圖為一習用串列器及解串化器的方塊圖；第4圖為一習用時序代表圖；第5圖為包含本發明之系統的方塊圖；第6圖為時脈控制電路的方塊圖；第7圖為使用第6圖之電路的時脈系統的方塊圖；第8圖為顯示資料字邊界的時序圖；第9圖為包含本發明的另一電路方塊圖；第10圖為控制信號的時序圖；第11圖為顯示VCO之起動控制的電路/方塊圖；第12圖為顯示字元載入的電路；第13圖為解釋字元邊界的時序圖；及第14圖為解釋字元/資料時序及控制的示意圖。

90、90’‧‧‧串列器/解串化器

92、92’‧‧‧電腦系統

96‧‧‧平行界面

98、98’‧‧‧資料字載入

Claims (10)

1. 一種用於輸出定義資料字的串列資料位元之時脈電路，該時脈電路包括：一振盪器，具有一輸出及一控制信號輸入，其中該輸出傳送具有一頻率的位元時脈脈衝，該頻率係響應於該控制信號輸入，且該振盪器係用於啟始高於一預先設定準位的一頻率，該設定準位高於用以保持該經輸出之資料位元之完整性的設定準位；以及一比較器，將該時脈頻率與該設定準位進行比較並將一響應控制信號輸出至該振盪器之控制信號輸入，其中，若該時脈頻率高於該設定準位，則該響應控制信號減慢該時脈頻率，而若該時脈頻率低於該設定準位，則該響應控制信號加快該時脈頻率。
2. 如申請專利範圍第1項之時脈電路，其中又包括：用於防止一位元時脈脈衝之發生及用於確保在該漏失時脈脈衝期間內有一資料位元轉換的裝置，其中該漏失位元時脈脈衝與該資料位元轉換的結合定義一資料字。
3. 如申請專利範圍第2項之時脈電路，其中該漏失位元時脈脈衝與該資料位元轉換的結合可發生於該資料字的開始、中間或結束。
4. 如申請專利範圍第1項之時脈電路，其中該控制輸入 包括二輸入，其中一輸入由該比較用裝置接收該加快信號，另一輸入接收該減慢信號。
5. 如申請專利範圍第1項之時脈電路，其中又包括：用於設定一高門檻值及一低門檻值的裝置，其中該比較器將該時脈頻率與該高、低門檻值進行比較，且該減慢信號只在該時脈頻率超過該高門檻值時才起動，而該加快信號只在該時脈頻率低於該低門檻值時才起動。
6. 一種用於輸出定義資料字的串列資料位元之時脈電路，該時脈電路包括：一振盪器，具有一輸出及一控制信號輸入，其中該輸出傳送具有一頻率的位元時脈脈衝，該頻率係響應於該控制信號輸入，且該振盪器係用於啟始高於一預先設定準位的一頻率，該設定準位高於用以保持該經輸出之資料位元之完整性的設定準位；一比較器，將該時脈頻率與該設定準位進行比較並將一響應控制信號輸出至該振盪器之控制信號輸入，其中，若該時脈頻率高於該設定準位，則該響應控制信號減慢該時脈頻率，而若該時脈頻率低於該設定準位，則該響應控制信號加快該時脈頻率；用於防止一位元時脈脈衝之發生及用於確保在該漏失時脈脈衝期間有一資料位元轉換的裝置，其中該漏失位元時脈脈衝與該資料位元轉換的結合定義一資料字；以及用於設定一高門檻值及一低門檻值的裝置，其中 該比較器將該時脈頻率與該高、低門檻值進行比較，且該減慢信號只在該時脈頻率超過該高門檻值時才起動，而該加快信號只在該時脈頻率低於該低門檻值時才起動。
7. 一種用於輸出定義資料字的串列資料位元之方法，該方法包括步驟如下：輸出具有一頻率的位元時脈脈衝，該頻率係響應於一控制信號輸入，其中該位元時脈脈衝係啟始在高於一預先設定準位的頻率，該設定準位高於用以保持該經輸出之資料位元之完整性的設定準位；以及將該時脈頻率與該設定準位進行比較並將一響應控制信號輸出至該控制信號輸入，其中，若該時脈頻率高於該設定準位，則該響應控制信號減慢該時脈頻率，而若該時脈頻率低於該設定準位，則該響應控制信號加快該時脈頻率。
8. 如申請專利範圍第7項之方法，其中又包括步驟如下：防止一位元時脈脈衝之發生並確保在該漏失時脈脈衝期間有一資料位元轉換，其中該漏失位元時脈脈衝與該資料位元轉換的結合定義一資料字。
9. 如申請專利範圍第8項之方法，其中該漏失位元時脈脈衝與該資料位元轉換的結合可發生於該資料字的開始、中間或結束。
10. 如申請專利範圍第7項之方法，其中又包括步驟如下：設定關於該設定準位的一高門檻值及一低門檻值，其中該比較步驟將該時脈頻率與該高、低門檻值進 行比較，且該減慢信號只在該時脈頻率超過該高門檻值時才起動，而該加快信號只在該時脈頻率低於該低門檻值時才起動。