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TWI400711B - 半導體記憶體裝置 - Google Patents

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TWI400711B
TWI400711B TW097142228A TW97142228A TWI400711B TW I400711 B TWI400711 B TW I400711B TW 097142228 A TW097142228 A TW 097142228A TW 97142228 A TW97142228 A TW 97142228A TW I400711 B TWI400711 B TW I400711B
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Sung-Joo Ha
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Hynix Semiconductor Inc
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Publication of TW200943308A publication Critical patent/TW200943308A/zh
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Description

半導體記憶體裝置
本發明係關於一種半導體記憶體裝置，且更特定言之，係關於一種用於當該半導體記憶體裝置被測試時減小所需的額外電路數目之半導體記憶體裝置。
本發明主張2007年11月02日申請的韓國專利申請案第10-2007-0111615號之優先權，該案之全文以引用的方式併入本文中。
在一具有複數個半導體裝置之系統中，一半導體記憶體裝置係用於資料儲存。當一資料處理器裝置(例如，一中央處理器單元CPU)需要資料時，該半導體記憶體裝置根據一從該資料處理器裝置輸入的位址輸出該所需資料或根據該位址將該所需資料儲存於一單元記憶體。
由於一具有半導體記憶體裝置之系統之操作速度增加，且一關於一積體電路之技術發展，所以需要該半導體記憶體裝置更快地輸出並儲存資料。近來，已需要半導體記憶體裝置儲存更多的資料並更快地執行讀取/寫入操作。
如上所述，該半導體記憶體裝置之設計、製造及測試正在變得更為複雜及困難。
圖1係一方塊圖，其描述一關於一習知半導體記憶體裝置之一測試操作之電路。
參考圖1，該半導體記憶體裝置包含一命令及位址塊120、一測試模式解碼器140、複數個鎖存器160_1至160_6及複數個測試控制電路180_1至180_6。該複數個測試控制電路180_1至180_6係用於控制在一內部半導體記憶體裝置之元件中所執行的各種測試操作。
該等元件可根據不同標準被劃分成一系列組以用於測試，舉例而言，包含根據一佈局劃分成一周邊區域及一核心區域，根據一功能劃分成一庫、一輸入/輸出周邊電路及一內部電壓電路，或根據一內部執行操作劃分成有關於一讀取/寫入操作區域及一預充電操作區域之部分。
需要許多種測試模式來將該半導體記憶體裝置中之各種下等部分分類。該許多種測試模式係藉由將輸入至該命令及位址塊120之一命令CMD及一位址ADD組合而加以識別。
該命令及位址塊120產生一測試模式碼TMCODE，其用於代表在各種測試模式中所選之一測試模式；一測試模式開始信號TM_SET，其用於代表根據該測試模式碼TMCODE之該測試模式之一開始；及測試模式重設信號TM_RESET，其用於代表藉由將該命令CMD及該位址ADD解碼而實現的根據該測試模式碼TMCODE之該測試模式之一重設。
該測試模式解碼器140接收該測試模式碼TMCODE及該測試模式開始信號TM_SET並啟動一測試模式信號TM_A至TM_F以根據經解碼的命令CMD及所接收的位址ADD測試該元件。該等測試模式信號TM_A至TM_F係鎖存於複數個相應於該測試模式重設信號TM_RESET之鎖存器160_1至160_6中，且被用於藉由該內部半導體記憶體裝置中之該複數個測試控制電路180_1至180_6之各種測試。
該等測試模式信號TM_A至TM_F被傳輸至該複數個測試控制電路180_1至180_6以改變一測試模式及該測試操作之一開始時序。該測試模式信號TM_A至TM_F係儲存在該複數個鎖存器160_1至160_6中以便同時執行複數個測試模式。當該測試模式重設信號TM_RESET從該命令及位址塊120輸入時，該複數個鎖存器160_1至160_6被各自重設。藉由將該命令CMD及該位址ADD解碼或一抗模式設定MRS之一命令之結果，可產生該測試模式重設信號TM_RESET。
如上所述，為了將該測試模式信號TM_A至TM_F傳輸至該複數個測試控制電路180_1至180_6，需要複數條測試模式信號傳輸線TM_A'至TM_F'。若該複數個鎖存器160_1至160_6到該複數個測試控制電路180_1至180_6之距離較大，則該測試模式信號傳輸線TM_A'至TM_F'之長度必須延長，如全域輸入/輸出(I/O)線GIO。
為了儲存更多的資料，為了更快地輸入/輸出資料及為了較少功率消耗，該半導體記憶體裝置之內部結構已變得更為複雜。因此，該半導體記憶體裝置之測試模式已增加，且該半導體記憶之測試項目被改變。具有為一高導電性半導體記憶體裝置測試之各種測試方法。由於該測試模式係根據一操作環境及其周圍環境而變化，所以增加該測試模式信號TM_A至TM_F之數目，且因此亦增加該測試模式信號傳輸線TM_A'至TM_F'之數目。
圖2顯示一用於在一習知半導體記憶體裝置之該周邊區域與該核心區域之間進行資料傳輸之結構。
參考圖2，該半導體記憶體裝置包括：該核心區域，其包含一用於儲存資料之單位單元(unit cell)；該周邊區域，其將資料傳輸至該核心區域或外部；及該等全域I/O線GIO，其將該周邊區域連接至該核心區域。
具體地，該等各自的全域I/O線GIO在該核心區域之一I/O感測放大器IOSA與一測試模式驅動器TM_DRV之間及在該周邊區域之該I/O多工器DQ_MUX及一墊感測放大器DIN_IOSA之間傳輸資料。
當執行一讀取操作時，來自一單位單元之資料經由該I/O感測放大器IOSA被傳輸至一I/O多工器DQ_MUX，並且被輸出至外部。當執行一寫入操作時，外部輸入的資料係藉由該墊感測放大器DIN_IOSA偵測，並且被傳輸至一寫入驅動器WT_DRV且儲存於該單位單元。
由於該半導體記憶體裝置之操作速度增加，且一次處理(例如，讀取或寫入)資料位元之數目被增加，所以該等全域I/O線GIO之數目被增加。舉例而言，當一次輸入或輸出16位元資料時，對於雙資料速率(DDR)需要32條全域I/O線GIO。對於DDR2需要64條全域I/O線GIO，且對於DDR3需要128條全域I/O線GIO。
圖3係一電路圖，其描述圖2所述之半導體記憶體裝置之一內部結構。參考圖3，在執行一讀取操作或一寫入操作時，該I/O感測放大器IOSA、該I/O多工器DQ_MUX及該墊感測放大器DIN_IOSA係各自連接至該等全域I/O線GIO並傳輸資料。當未執行該讀取操作或該寫入操作時，該I/O感測放大器IOSA、該I/O多工器DQ_MUX及該墊感測放大器DIN_IOSA係與該等全域I/O線GIO隔離。
詳言之，該I/O感測放大器IOSA及該墊感測放大器DIN_IOSA包含若干驅動單元，該等驅動單元包含一PMOS電晶體及一NMOS電晶體。當執行該讀取操作時，回應於相應於從該單位單元輸出的資料之信號RD_H_B及RD_L而開通在該墊感測放大器DIN_IOSA中的該PMOS電晶體及NMOS電晶體，且為該等全域I/O線GIO供應一驅動電壓或一接地電壓。當未執行該讀取操作時，關閉在該I/O感測放大器IOSA中之該PMOS電晶體及NMOS電晶體，使得該I/O感測放大器IOSA藉由與該等全域I/O線GIO切斷連接而處於一浮動狀態。
類似於該I/O感測放大器IOSA，該墊感測放大器DIN_IOSA包含若干驅動單元，該等驅動單元包含一PMOS電晶體及一NMOS電晶體。當執行該寫入操作時，回應於相應於來自外部之一輸入資料之信號WT_H_B及WT_L而開通該PMOS及NMOS電晶體，且為該等全域I/O線GIO供應一驅動電壓或一接地電壓。當未執行該寫入操作時，關閉該PMOS及NMOS電晶體，使得該I/O感測放大器IOSA藉由與該等全域I/O線GIO切斷連接而處於一浮動狀態。
該寫入驅動器WT_DRV及該I/O多工器DQ_MUX包含一傳輸閘，非包含一PMOS電晶體及一NMOS電晶體之驅動單元。當執行該讀取操作時，回應於允許讀取信號RD_EN_B及RD_EN而連接該等全域I/O線GIO至該I/O多工器DQ_MUX。當執行寫入操作時，回應於允許寫入信號WT_EN_B及WT_EN而連接該等全域I/O線GIO至該寫入驅動器WT_DRV。相反地，當未執行該讀取/寫入操作時，該寫入驅動器WT_DRV/該I/O多工器DQ_MUX及該等全域I/O線GIO之連接係切斷連接的，且該等全域I/O線GIO處於一浮動狀態。
近來，由於該等全域I/O線GIO之數目已增加，該等全域I/O線GIO所處之一區域已開始影響整個半導體晶片。尤其係由於用於傳輸測試資料之傳輸線及該等全域I/O線GIO被增加，所以該等全域I/O線GIO及該傳輸線所處之一區域被進一步增加。此所增加區域變成一對半導體記憶體裝置之一高度積體電路的負擔。
本發明之實施例係關於提供一種半導體記憶體裝置，且更特定言之，係關於一種用於當測試該半導體記憶體裝置時減少所需的額外電路之半導體記憶體裝置。
根據本發明之一態樣，提供一種半導體記憶體裝置，其包含一全域I/O線GIO，用於在啟動一讀取/寫入操作時在一周邊區域與一核心區域之間傳輸讀取資料及寫入資料；一測試電路，用於在啟動一測試操作時經由該全域I/O線傳輸/接收一測試資料以測試該半導體記憶體裝置。
根據本發明之另一態樣，提供一種半導體記憶體裝置，其包含一測試模式驅動器，用於回應於一測試模式開始信號及一測試模式重設信號將一包含一測試資料之測試模式信號傳輸至該全域I/O線；一測試模式鎖存器，用於回應於該測試模式開始信號及該測試模式重設信號鎖存從該全域I/O線所接收之該測試模式信號；及一收發電路，用於在啟動一讀取/寫入操作時經由該全域I/O線在一周邊區域與一核心區域之間傳輸/接收一讀取資料及寫入資料。
在下文中，將參考附圖詳細地描述一根據本發明之半導體記憶體裝置。
圖4顯示一結構，其用於在根據本發明之實施例之一內部半導體記憶體裝置之一周邊區域與一核心區域之間傳輸讀取資料及寫入資料。
參考圖4，該半導體記憶體裝置包含一測試電路，其用於在啟動該半導體記憶體裝置之一測試模式時將測試資料傳輸至全域輸入/輸出(I/O)線；及一資料收發電路，其用於在執行一讀取操作或一寫入操作時經由該等全域I/O線在該周邊區域與該核心區域之間傳輸/接收讀取資料及寫入資料。
不像一普通半導體記憶體裝置，根據本發明之一實施例之半導體記憶體裝置利用該等全域I/O線及該資料收發電路傳輸該測試資料。
因此，當執行該讀取操作或該寫入操作時，該等全域I/O線將該寫入資料傳輸至該半導體記憶體裝置之該周邊區域或自該半導體記憶體裝置之該核心區域接收。當啟動該測試模式時，包含該測試資料之該測試模式信號TM_A被傳輸至該等全域I/O線。
在本發明中，該核心區域代表包含用於儲存資料之複數個單位單元及一位元線感測放大器之一區域。該周邊區域代表一包含若干線及電路之區域，該等線及電路係用於在該半導體記憶體裝置之該核心區域與一外部之間傳輸一信號及資料。該周邊區域包含複數個I/O墊。
該半導體記憶體裝置包含複數條全域I/O線並傳輸複數個資料及複數個測試資料。該等各自的測試資料係經由該等各自的全域I/O線傳輸。
詳言之，該測試電路包含一測試模式驅動器TM_DRV 410、一測試模式鎖存器TM_LATCH 420及一測試控制電路CIRCUIT_A 430。該測試模式驅動器TM_DRV 410回應於一測試模式開始信號TM_SET及一測試模式重設信號TM_RESET而將該測試模式信號TM_A傳輸至該全域I/O線GIO。該測試模式鎖存器TM_LATCH 420回應於該測試模式開始信號TM_SET及一測試模式重設信號TM_RESET而鎖存自該全域I/O線GIO所接收之該測試模式信號TM_A。該測試控制電路CIRCUIT_A 430回應於暫時儲存於該測試模式鎖存器TM_LATCH 420中之資訊而控制一測試。
該資料收發電路包含一I/O感測放大器IOSA 440、一I/O多工器DQ_MUX 450、一墊感測放大器DIN_IOSA 460及一寫入驅動器WT_DRV 470。當執行該讀取操作時，該I/O感測放大器IOSA 440偵測一從該核心區域輸出的讀取資料以放大該所偵測資料並將該經放大的資料傳輸至該全域I/O線GIO。當執行該讀取操作時，該I/O多工器DQ_MUX 450將來自該全域I/O線GIO之該讀取資料輸出至一外部。當執行該寫入操作時，該墊感測放大器DIN_IOSA 460偵測並放大自該外部輸入之該寫入資料且將該所偵測及所放大之該寫入資料傳輸至該全域I/O線GIO。當執行該寫入操作時，該寫入驅動器WT_DRV 470從該全域I/O線GIO接收該寫入資料，並且將該所接收的寫入資料傳輸至該核心區域。
圖5係一電路圖，其描述圖4中之該測試模式驅動器TM_DRV 410。
如圖5所示，該測試模式驅動器TM_DRV 410包含一鎖存單元412、一邏輯單元414及一驅動單元416。
當撤銷該測試模式重設信號TM_RESET時，該鎖存單元412將該測試模式信號TM_A反相以將其輸出。且當啟動該測試模式重設信號TM_RESET時，該鎖存單元412輸出一與該測試模式信號TM_A無關之具有一邏輯高位準之撤銷信號。當啟動該測試模式開始信號TM_SET時，該邏輯單元414處理一來自該鎖存單元412之輸出信號。該驅動單元416根據一來自該邏輯單元414之輸出信號驅動具有一信號之該全域I/O線，該信號具有一相應於該測試模式信號TM_A之邏輯位準。該驅動電路416將具有一相應於該測試模式信號TM_A之邏輯位準之一信號施加於該全域I/O線。
詳言之，該鎖存單元412可包含二個NOR閘。各NOR閘之一輸入埠係交叉連接至另一NOR閘之一輸出埠。該邏輯單元414係用於接收來自該鎖存單元412之該輸出信號。該邏輯單元414包含一第一反相器，該第一反相器係用於將自該鎖存單元412所接收之該輸出信號反相且將該經反相的信號輸出。該邏輯單元414進一步包含一第一邏輯閘，該第一邏輯閘係用於在該測試模式重設信號TM_RESET被啟動為邏輯高時接收該第一反相器之一輸出信號及將該所接收信號輸出作為一第一輸出信號。當撤銷該測試模式重設信號TM_RESET時，該第一邏輯閘將一具有一邏輯高態之信號輸出作為一第二輸出信號。該邏輯單元414進一步包含一第二邏輯閘，該第二邏輯閘係用於當該測試模式開始信號TM_SET被啟動為邏輯高時接收來自該鎖存單元412之該輸出信號並將其輸出作為一第三輸出信號。當撤銷該測試模式開始信號TM_SET時，該第二邏輯閘將一具有一邏輯高態之信號輸出作為一第四輸出信號。該邏輯單元414進一步包含一第二反相器用於將來自該第二邏輯閘之該第三/第四輸出信號反相。
該驅動單元416包含一第一MOS電晶體及一第二MOS電晶體。該第一MOS電晶體回應於來自一第一邏輯閘之該第一/第二輸出信號而傳輸一邏輯高信號以驅動該全域I/O線GIO。該第二MOS電晶體回應於來自該第二邏輯閘之該第三/第四輸出信號而傳輸一邏輯低信號以驅動該全域I/O線GIO。
可參考圖4及圖5描述該測試模式驅動器410之操作。當啟動該測試模式開始信號TM_SET，且撤銷該測試模式重設信號TM_RESET時，該測試模式驅動器410將該測試模式信號TM_A輸出至該全域I/O線GIO。換言之，當撤銷該測試模式重設信號TM_RESET時，該經解碼的測試模式信號TM_A係鎖存在該鎖存單元412中。當啟動該測試模式設定信號TM_SET時，該經解碼的測試模式信號TM_A被傳輸至該全域I/O線。當啟動該測試模式重設信號TM_RESET時，該鎖存單元412被重設。
該測試模式信號TM_A係儲存在該測試模式驅動器410之該鎖存單元412中以同時或並聯執行複數個測試模式。
如上所述，圖4顯示經由單條全域I/O線傳輸該測試模式信號TM_A之一實施例。然而，本發明之半導體記憶體裝置可經由複數條全域I/O線同時或並聯傳輸有關於複數個不同測試模式之不同資訊。
由於當僅輸入該測試命令時，該全域I/O線GIO係用於測試操作，所以本發明之半導體記憶體裝置藉由使用由抗模式設定(MRS)產生的該測試模式重設信號TM_RESET重設該鎖存單元412，可以停止傳輸所有關於該測試模式之資訊。
圖6係一電路圖，其描述圖4中之該測試模式鎖存器TM_LATCH 420。
參考圖6，該測試模式鎖存器TM_LATCH 420包含一傳輸閘422、一鎖存單元424及一反相器426。
該傳輸閘422接收來自該全域I/O線GIO之該測試模式信號TM_A，並且將該測試模式信號TM_A傳輸至該鎖存單元424。當撤銷該測試模式重設信號TM_RESET時，該鎖存單元424將接收自該傳輸閘422之該測試模式信號TM_A反相並將其輸出。當啟動該測試模式重設信號TM_RESET時，該鎖存單元424將一具有一邏輯高位準之撤銷信號輸出。該反相器426將自該鎖存單元424輸出之該測試模式信號TM_A或撤銷信號反相並且將該經反相之信號輸出作為一信號TM_A'。
詳言之，當啟動該測試模式開始信號TM_SET時，從該全域I/O線GIO所接收之該測試模式信號TM_A係經由該傳輸閘422儲存在該鎖存單元424中。
該鎖存單元424係藉由該抗模式設定(MRS)產生之該測試模式重設信號TM_RESET而予以重設，例如該鎖存單元412被重設。
圖7係一描述圖4中之半導體記憶體裝置之一操作之圖。
參考圖7，所有測試電路係藉由根據自該抗模式設定(MRS)輸出的命令而啟動之該測試模式重設信號TM_RESET而予以初始化。在該讀取/寫入操作之後，該半導體記憶體裝置根據一作用中命令ACT執行一預充電操作PCG。
接著，當該測試命令TMRS被輸入且藉由輸入連同測試命令TMRS輸入的測試模式A及B進入而根據該測試模式開始信號TM_SET啟動該測試模式信號TM_A時，該測試模式開始信號TM_SET被啟動。該所啟動的測試模式信號TM_A被傳輸至該內部半導體記憶體裝置之該測試控制電路。該半導體記憶體裝置之該測試可被各自執行或可以若干種測試模式同時執行。此時，相應於各測試模式之測試模式信號TM SIGNAL A & TM SIGNAL B經由該全域I/O線GIO被傳輸至該控制電路。
首先，該第一測試模式信號TM SIGNAL A包含有關於測試模式A進入之資訊，且經由一全域I/O線GIO予以傳輸。第二，該測試模式信號TM SIGNAL B包含有關於測試模式B進入之資訊，且經由另一全域I/O線GIO予以傳輸。該測試模式信號TM SIGNAL B係在一第二測試命令TMRS及測試模式信號TM SIGNAL A被鎖存之情形下予以傳輸。
第三，在撤銷該測試開始信號TM_SET後，在該寫入/讀取操作(WT/RD)期間，一寫入資料WT DATA及一讀取資料RD DATA係藉由作用中命令ACT而經由該全域I/O線GIO予以傳輸。最後，藉由自該抗模式設定(MRS)輸出之一命令所啟動之該測試模式重設信號TM_RESET而完成該測試模式。
近來，該半導體記憶體裝置之該測試模式被增加以易於分析故障及根據儲存容量及操作速度的增加而縮短發展時期。
由於用於傳輸有關於各種測試模式之資訊之線的數目被增加及更高的資料I/O速度，所以需要許多全域I/O線GIO。本發明之半導體記憶體裝置可經由該全域I/O線GIO傳輸測試資料、讀取資料及寫入資料。
舉例而言，由於該半導體記憶體裝置之該操作速度較高，所以一DDR一次以16位元資料操作，且需要32條全域I/O線GIO，一DDR2一次以64位元資料操作，且需要128條全域I/O線GIO，及一DDR3需要128條全域I/O線GIO。
如上所述，該半導體記憶體裝置之設計及製造較為簡單。在該等全域I/O線GIO所處之減小的區域中，本發明之半導體記憶體裝置可減小該半導體之整個晶片大小。
雖然本發明已就該等特定實施例被描述，但熟習此項技術者將瞭解在不脫離如以下請求項所界定之本發明之精神及範圍下，可作各種改變及修飾。
120．．．命令及位址塊
140．．．測試模式解碼器
160_1至160_6．．．鎖存器
180_1至180_6．．．電路
410．．．測試模式驅動器
412．．．鎖存單元
414．．．邏輯單元
416．．．驅動單元
420．．．測試模式鎖存器
422．．．傳輸閘
424．．．鎖存單元
426．．．反相器
430．．．測試控制電路
440．．．I/O感測放大器
450．．．I/O多工器
460．．．墊感測放大器
470．．．寫入驅動器
圖1係一方塊圖，其描述一有關於一習知半導體記憶體裝置之一測試操作之電路。
圖2係一方塊圖，其描述一用於在一習知半導體記憶體裝置之該周邊區域與該核心區域之間傳輸資料之結構。
圖3係一電路圖，其描述圖2中之該半導體記憶體裝置之一內部結構。
圖4係一方塊圖，其描述一用於在根據本發明之該等實施例之一內部半導體記憶體裝置之一周邊區域與一核心區域之間傳輸資料之結構。
圖5係一電路圖，其描述圖4中之該測試模式驅動器TM_DRV。
圖6係一電路圖，其描述圖4中之該測試模式鎖存器TM_LATCH。
圖7係一描述圖4中之該半導體記憶體裝置之一操作之圖。
410．．．測試模式驅動器
420．．．測試模式鎖存器
430．．．測試控制電路
440．．．I/O感測放大器
450．．．I/O多工器
460．．．墊感測放大器
470．．．寫入驅動器

Claims (18)

  1. 一種具有一核心區域及一周邊區域之半導體記憶體裝置，其包括：複數個記憶體裝置元件；一全域I/O線，其操作性地耦合該等記憶體裝置元件；一收發電路，其係用於在啟動一讀取/寫入操作時，經由該全域I/O線在該周邊區域與該核心區域之間傳輸或接收讀取資料及寫入資料；及一測試電路，其係用於在啟動一測試操作時，經由該全域I/O線傳輸/接收包含測試資料之一測試模式信號以測試該等記憶體裝置元件之至少一者，其中該測試模式信號包含一控制信號用以執行複數個測試模式。
  2. 如請求項1之半導體記憶體裝置，其中該測試電路包括：一測試模式驅動器，其係用於回應於一測試模式開始信號及一測試模式重設信號而傳輸在該全域I/O線上之包含該測試資料之該測試模式信號；及一測試模式鎖存器，其係用於回應於該測試模式開始信號及該測試模式重設信號而鎖存在該全域I/O線上之該測試模式信號。
  3. 如請求項2之半導體記憶體裝置，其進一步包括一測試控制電路，該測試控制電路係用於回應於在該測試模式鎖存器中之該所鎖存資料而控制一測試。
  4. 如請求項2之半導體記憶體裝置，其中該測試模式驅動器包含：一鎖存單元，其係用於在撤銷該測試模式重設信號時將該測試模式信號反相並輸出，及在啟動該測試模式重設信號時輸出一撤銷信號；一邏輯單元，其係用於在啟動該測試模式開始信號時處理藉由該鎖存單元而輸出之一信號；及一驅動單元，其係用於根據藉由該邏輯單元而輸出之一信號來驅動該全域I/O線。
  5. 如請求項4之半導體記憶體裝置，其中該鎖存單元包含二個NOR閘，各NOR閘之一輸入埠係交叉連接至另一NOR閘之一輸出埠。
  6. 如請求項4之半導體記憶體裝置，其中該邏輯單元包含：一第一反相器，其係用於將藉由該鎖存單元輸出之該信號反相並輸出；一第一邏輯閘，其係用於在啟動該測試模式開始信號時，接收藉由該第一反相器輸出之一信號並將其輸出作為一第一輸出信號，及在撤銷該測試模式開始信號時輸出一第二輸出信號；一第二邏輯閘，其係用於在啟動該測試模式開始信號時接收藉由該鎖存單元輸出之該信號並將其輸出作為一第三輸出信號，及在撤銷該測試模式開始信號時，輸出一第四輸出信號；及 一第二反相器，其係用於將自該第二邏輯閘輸出之該第三輸出信號或該第四輸出信號反相並輸出。
  7. 如請求項6之半導體記憶體裝置，其中該驅動單元包含：一第一MOS電晶體，其係用於回應於來自該第一邏輯閘之該第一輸出信號或該第二輸出信號而驅動該全域I/O線；及一第二MOS電晶體，其係用於回應於來自該第二邏輯閘之該第三輸出信號或該第四輸出信號而驅動該全域I/O線。
  8. 如請求項2之半導體記憶體裝置，其中該測試模式鎖存器包含：一傳輸閘，其係用於接收在該全域I/O線上之該測試模式信號，及回應於該測試模式開始信號而輸出該測試模式信號；一鎖存單元，其係用於在撤銷該測試模式重設信號時將該測試模式信號反相並輸出，及在啟動該測試模式重設信號時輸出一撤銷信號；及一反相器，其係用於將自該鎖存單元輸出之該測試模式信號或該撤銷信號反相並輸出。
  9. 如請求項1之半導體記憶體裝置，其進一步包括：一輸入/輸出感測放大器，其係用於在執行該讀取操作時，感測並放大來自該核心區域之該讀取資料及將該讀取資料傳輸至該全域I/O線； 一輸入/輸出多工器，其係用於在執行該讀取操作時，將來自該全域I/O線之該讀取資料輸出至該周邊區域；一墊感測放大器，其係用於在執行該寫入操作時，感測並放大來自該周邊區域之該寫入資料，及將該寫入資料傳輸至該全域I/O線；及一寫入驅動器，其係用於在執行該寫入操作時，接收來自該全域I/O線之該寫入資料及將該寫入資料傳輸至該核心區域。
  10. 一種半導體記憶體裝置，其包括：一核心區域中之一測試模式驅動器，其係用於回應於一測試模式開始信號及一測試模式重設信號而將包含測試資料之一測試模式信號傳輸至一全域I/O線；一周邊區域中之一測試模式鎖存器，其係用於回應於該測試模式開始信號及該測試模式重設信號而鎖存在該全域I/O線上所接收之該測試模式信號；及一收發電路，其係用於在各自啟動一讀取操作或一寫入操作時，經由該全域I/O線在該周邊區域與該核心區域之間傳輸/接收讀取資料及寫入資料，其中該全域I/O線將該周邊區域耦合至包含在該半導體記憶體裝置中之該核心區域，其中該測試模式信號包含一控制信號用以執行複數個測試模式。
  11. 如請求項10之半導體記憶體裝置，其進一步包括一測試控制電路，該測試控制電路係用於回應於鎖存於該測試 模式鎖存器中之該測試模式信號而控制一測試。
  12. 如請求項10之半導體記憶體裝置，其中該測試模式驅動器包含：一鎖存單元，其係用於在撤銷該測試模式重設信號時將該測試模式信號反相並輸出，及在啟動該測試模式重設信號時輸出一撤銷信號；一邏輯單元，其係用於在啟動該測試模式開始信號時處理藉由該鎖存單元輸出之一信號；及一驅動單元，其係用於根據藉由該邏輯單元輸出之一信號而驅動該全域I/O線。
  13. 如請求項12之半導體記憶體裝置，其中該鎖存單元包含二個NOR閘，各NOR閘之一輸入埠係交叉連接至另一NOR閘之一輸出埠。
  14. 如請求項12之半導體記憶體裝置，其中該邏輯單元包含：一第一反相器，其係用於將來自該鎖存單元之該輸出信號反相並輸出；一第一邏輯閘，其係用於在啟動該測試模式開始信號時接收藉由該第一反相器輸出之一信號並將其輸出作為一第一輸出信號，及在撤銷該測試模式開始信號時輸出一第二輸出信號；一第二邏輯閘，其係用於在啟動該測試模式開始信號時接收藉由該鎖存單元輸出之該信號並將其輸出作為一第三輸出信號，及在撤銷該測試模式開始信號時輸出一 第四輸出信號；及一第二反相器，其係用於將來自該第二邏輯閘之該第三輸出信號或該第四輸出信號反相並輸出。
  15. 如請求項14之半導體記憶體裝置，其中該驅動單元包含：一第一MOS電晶體，其係用於回應於來自該第一邏輯閘之該第一輸出信號或該第二輸出信號而驅動該全域I/O線；及一第二MOS電晶體，其係用於回應於來自該第二邏輯閘之該第三輸出信號或該第四輸出信號而驅動該全域I/O線。
  16. 如請求項10之半導體記憶體裝置，其中該測試模式鎖存器包含：一傳輸閘，其係用於接收在該全域I/O線上之該測試模式信號，且回應於該測試模式開始信號而輸出該測試模式信號；一鎖存單元，其係用於在撤銷該測試模式重設信號時將該測試模式信號反相並輸出，及在啟動該測試模式重設信號時輸出一撤銷信號；及一反相器，其係用於將自該鎖存單元輸出之該測試模式信號或該撤銷信號反相並輸出。
  17. 如請求項16之半導體記憶體裝置，其中該鎖存單元包含二個NOR閘，各NOR閘之一輸入埠係交叉連接至另一NOR閘之一輸出埠。
  18. 如請求項10之半導體記憶體裝置，其中該收發電路包含：一輸入/輸出感測放大器，其係用於在執行該讀取操作時，感測並放大來自該核心區域之該讀取資料及將該讀取資料傳輸至該全域I/O線上；一輸入/輸出多工器，其係用於在執行該讀取操作時，將在該全域I/O線上之該讀取資料輸出至該周邊區域；一墊感測放大器，其係用於在執行該寫入操作時，感測並放大來自該周邊區域之該寫入資料，及將該寫入資料傳輸至該全域I/O線上；及一寫入驅動器，其係用於在執行該寫入操作時，接收在該全域I/O線上之該寫入資料並將該寫入資料傳輸至該核心區域。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100943137B1 (ko) * 2008-05-13 2010-02-18 주식회사 하이닉스반도체 불휘발성 메모리 장치의 테스트 방법
KR102697333B1 (ko) * 2019-05-31 2024-08-23 에스케이하이닉스 주식회사 클럭 생성 회로 및 이를 포함하는 메모리 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW463174B (en) * 1999-02-16 2001-11-11 Fujitsu Ltd Semiconductor device having test mode entry circuit
TW523753B (en) * 1999-06-25 2003-03-11 Mitsubishi Electric Corp Semiconductor memory device
TW527594B (en) * 2001-02-01 2003-04-11 Mitsubishi Electric Corp Semiconductor memory device
TW563135B (en) * 2001-10-26 2003-11-21 Mitsubishi Electric Corp Semiconductor memory device
TW565849B (en) * 2001-11-29 2003-12-11 Mitsubishi Electric Corp Semiconductor device
TW574704B (en) * 2002-01-11 2004-02-01 Mitsubishi Electric Corp Semiconductor memory device
US6813579B1 (en) * 2001-12-14 2004-11-02 Cirrus Logic, Inc. Apparatus and method for test mode control

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0393099A (ja) 1989-09-04 1991-04-18 Nec Corp 半導体メモリ用オンチップテスト回路
KR960001865B1 (ko) * 1993-02-10 1996-02-06 현대전자산업주식회사 리드/라이트시에 글로벌 데이타선을 이용하는 반도체 메모리 소자
JP3753190B2 (ja) * 1995-04-26 2006-03-08 三菱電機株式会社 半導体装置
US5675546A (en) 1996-06-07 1997-10-07 Texas Instruments Incorporated On-chip automatic procedures for memory testing
JPH11353900A (ja) * 1998-06-11 1999-12-24 Mitsubishi Electric Corp 半導体装置
US6286115B1 (en) 1998-06-29 2001-09-04 Micron Technology, Inc. On-chip testing circuit and method for integrated circuits
DE19835258B4 (de) 1998-08-04 2006-07-27 Infineon Technologies Ag Integrierte dynamische Speicherschaltung mit einer Selbsttesteinrichtung
JP2003100100A (ja) 2001-07-19 2003-04-04 Mitsubishi Electric Corp 半導体集積回路装置
JP2004199778A (ja) * 2002-12-18 2004-07-15 Renesas Technology Corp 半導体記憶装置
KR100527535B1 (ko) * 2003-04-17 2005-11-09 주식회사 하이닉스반도체 입출력 압축 회로
KR100464937B1 (ko) * 2003-04-29 2005-01-06 주식회사 하이닉스반도체 반도체 메모리의 테스트 모드 플래그 신호 발생 장치
KR100492907B1 (ko) * 2003-05-30 2005-06-02 주식회사 하이닉스반도체 글로벌 입출력 스킴을 변경한 메모리 소자
KR100531463B1 (ko) * 2003-06-30 2005-11-28 주식회사 하이닉스반도체 반도체 장치의 테스트모드 제어회로
KR100641706B1 (ko) 2004-11-03 2006-11-03 주식회사 하이닉스반도체 온칩 셀프 테스트 회로 및 신호 왜곡 셀프 테스트 방법
KR100673147B1 (ko) * 2005-05-31 2007-01-22 주식회사 하이닉스반도체 반도체메모리소자의 입출력라인 공유장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW463174B (en) * 1999-02-16 2001-11-11 Fujitsu Ltd Semiconductor device having test mode entry circuit
TW523753B (en) * 1999-06-25 2003-03-11 Mitsubishi Electric Corp Semiconductor memory device
TW527594B (en) * 2001-02-01 2003-04-11 Mitsubishi Electric Corp Semiconductor memory device
TW563135B (en) * 2001-10-26 2003-11-21 Mitsubishi Electric Corp Semiconductor memory device
TW565849B (en) * 2001-11-29 2003-12-11 Mitsubishi Electric Corp Semiconductor device
US6813579B1 (en) * 2001-12-14 2004-11-02 Cirrus Logic, Inc. Apparatus and method for test mode control
TW574704B (en) * 2002-01-11 2004-02-01 Mitsubishi Electric Corp Semiconductor memory device

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