[go: up one dir, main page]

TWI400708B - 控制內建自應力之熔絲裝置及控制方法 - Google Patents

控制內建自應力之熔絲裝置及控制方法 Download PDF

Info

Publication number
TWI400708B
TWI400708B TW097148575A TW97148575A TWI400708B TW I400708 B TWI400708 B TW I400708B TW 097148575 A TW097148575 A TW 097148575A TW 97148575 A TW97148575 A TW 97148575A TW I400708 B TWI400708 B TW I400708B
Authority
TW
Taiwan
Prior art keywords
fuse
signal
built
stress
self
Prior art date
Application number
TW097148575A
Other languages
English (en)
Other versions
TW200937433A (en
Inventor
Jin-Il Chung
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW200937433A publication Critical patent/TW200937433A/zh
Application granted granted Critical
Publication of TWI400708B publication Critical patent/TWI400708B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/027—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

控制內建自應力之熔絲裝置及控制方法
本發明係關於一種控制內建自應力之熔絲裝置，且更特定言之係關於一種可控制內建自應力(BISS)單元在半導體記憶體器件中是否被正常操作之熔絲裝置及其控制方法。
本發明主張2007年12月14日申請之韓國專利申請案第10-2007-0131035號之優先權，該案以全文引用的方式併入本文中。
一般而言，用於半導體記憶體器件(在下文中稱為記憶體)之測試需要大量測試圖案及對記憶體之所有輸入/輸出插腳之控制/監視。因此，在將記憶體建置至積體電路中之情況下，由於佈線問題、封裝插腳數目之限制、測試程式之長度等而將實施於硬體中之測試圖案連同記憶體一起建置至積體電路中。
執行篩檢測試以在早期消除記憶體錯誤。在篩檢測試中，藉由施加高溫/高壓來測試記憶體之操作稱為應力內建自測試(BIST)。
BIST根據測試模式對記憶體施加合適電壓，且其後量測記憶體之程式化狀態及抹除狀態之圖案。此外，藉由比較在記憶體之程式化狀態及抹除狀態中所需之圖案與根據測試模式的經程式化狀態及經抹除狀態之量測圖案而判定在相應測試模式中之合格及不合格。
為執行BIST，外部測試設備應向BIST提供測試模式之各種圖案。在此情況下，內建自應力被用作產生用於記憶體測試之應力測試圖案的裝置，且連同記憶體器件一起建置至單晶片中。
在藉由BIST測試記憶體之情況下，使用內建自應力中所產生之應力測試圖案，且因此有必要輸出並監控在內建自應力中是否正常產生應力測試圖案。
然而，當歸因於提供設備之環境而不可能使用外部輸出時，使用者無法檢查內建自應力之操作是否處於正常狀態。
本發明之實施例係針對提供一種用於控制內建自應力之熔絲裝置及其控制方法，其可檢查內建自應力(BISS)單元之操作是否處於正常狀態。
根據本發明之一態樣，內建自應力經重複組態以在測試模式中產生任一應力測試圖案，且在所產生之應力測試圖案之一週期結束時產生一一週期結束信號，且一熔絲經組態以根據該一週期結束信號記錄內建自應力之操作狀態。
根據本發明之另一態樣，內建自應力經重複組態以在測試模式中產生任一應力測試圖案，且在所產生之應力測試圖案之一週期結束時產生一週期結束信號，一計數器經組態以對在內建自應力中所產生之一週期結束信號進行計數，一比較器經組態以比較計數器之輸出與一預定值，且一熔絲經組態以記錄比較器之輸出以記錄內建自應力之操作狀態。
根據本發明之另一態樣，提供控制以在測試模式中重複產生任一應力測試模式，對所產生之應力測試圖案進行計數，且在計數器之輸出值達到一預定值時啟動週期結束信號，且基於計數值記錄熔絲中的內建自應力之操作狀態。
在下文中，將參看附隨圖式詳細描述根據本發明之用於控制內建自應力之熔絲裝置及其控制方法。
圖1為根據本發明之一實施例之用於控制內建自應力之熔絲裝置的方塊圖。
參看圖1，當將指示應力測試圖案之產生之信號BISS_START自內建自應力10外部輸入至內建自應力(BISS)單元10時，內建自應力10重複地產生任一應力測試圖案。儘管未圖示，但將所產生之應力測試圖案提供至內建自測試(BIST)，且將其用作用於記憶體測試之信號。當內部應力測試圖案之一週期結束時，內建自應力10產生一週期結束信號1CYCLE_END，且在熔絲20中記錄該一週期結束信號1CYCLE_END，其中記錄表示熔絲20中之熔絲單元是否被切斷。當應力測試圖案之一週期在內建自應力10之內部結束時，啟動一週期結束信號1CYCLE_END，且將其提供至熔絲20。此時，熔絲20記錄該一週期結束信號1CYCLE_END。
圖2為說明根據本發明之一實施例之內建自應力之一實施例的詳細方塊圖。
參看圖2，內建自應力10重複產生任一應力測試圖案，且在所產生之應力測試圖案之一週期結束時，產生一週期結束信號1CYCLE_END。因此，因為內建自應力10重複產生預先儲存之任一應力測試圖案，所以用於比較所產生之應力測試圖案與預測輸出之器件是不必要的。僅需要檢查是否正常產生恆定量之應力測試圖案的過程。為此，計數器13根據外部測試信號而操作。使計數器13包括於內建自應力10中，以對信號進行計數。此外，計數器13對外部時脈信號CLOCK進行計數且輸出計數值。將計數器13之輸出值提供至唯讀記憶體(ROM)11及比較器12。比較器12比較對應於一週期之值M與計數器13之輸出值，且在計數器13之輸出值達到值M時，產生具有邏輯高位準之一週期結束信號1CYCLE_END。ROM 11儲存接收自應力之電路的各種控制/位址/資料信號，且基於計數器13之輸出值，將預先儲存之任一應力測試圖案輸出至BIST。
圖3為根據本發明之一實施例的熔絲之詳細方塊圖。
參看圖3，熔絲20包括程式啟用產生器21及反熔絲22。本文中，程式啟用產生器21回應於一週期結束信號1CYCLE_END產生記錄於反熔絲22中之程式啟用信號PGM_ENABLE。
程式啟用產生器21接收與外部電源電壓相比較高位準之電壓。當施加一週期結束信號1CYCLE_END時，程式啟用產生器21產生用於切斷或割裂熔絲20之程式啟用信號PGM_ENABLE。程式啟用信號PGM_ENABLE之脈衝寬度必須與切斷或割裂熔絲20所花費之時間相同，且電壓之位準必須高於電源電壓之位準。
可在無外部設備之幫助下於晶片內部切斷或割裂反熔絲22。一般而言，藉由強電流之流動切斷熔絲且藉由施加高電壓而割裂熔絲。如圖3中所說明，反熔絲22包括電源輸入端子25、反熔絲單元24、感應器23、複數個反相器IV1至IV5及MOS電晶體NM1。反熔絲單元24在初始狀態中具有切斷狀態。亦即，當將一週期結束信號1CYCLE_END輸入至熔絲20時，將具有邏輯高位準之程式啟用信號PGM_ENABLE輸入至反熔絲22。因此，在熔絲監控信號FUSE_MON經維持於邏輯低位準之狀態下，藉由反熔絲單元24兩個末端之間的高電壓差來割裂反熔絲單元24。因此，根據一週期之結束的熔絲22之程式化得以執行。
當輸入具有邏輯低位準之程式啟用信號PGM_ENABLE及具有邏輯高位準之熔絲監控信號FUSE_MON時，在割裂反熔絲單元24之狀態下將具有邏輯高位準之高信號輸入至感應器23，而在切斷反熔絲單元24之狀態下將具有邏輯低位準之低信號輸入至感應器23。
圖4為根據本發明之另一實施例之用於控制內建自應力之熔絲裝置的方塊圖。
參看圖4，當將指示應力測試圖案之產生之信號BISS_START自內建自應力10外部輸入至內建自應力(BISS)單元10時，內建自應力10重複產生任一應力測試圖案。儘管未圖示，但將所產生之應力測試圖案提供至BIST且將其用作用於記憶體測試之信號。此外，內建自應力10 在內部應力測試圖案之一週期結束時根據一週期產生一週期結束信號1CYCLE_END，且在預定N個週期結束時在熔絲20中記錄該一週期結束信號1CYCLE_END。亦即，當應力測試圖案之一週期結束時，內建自應力10產生一週期結束信號1CYCLE_END。此時，啟動一週期結束信號1CYCLE_END且將其輸入至計數器30。計數器30以該一週期結束信號1CYCLE_END增加內部計數值。將計數器30之輸出CNT_OUT輸入至比較器40。
比較器40比較計數器30之輸出值與預定值(N)。當作為比較之結果，計數器30之輸出值與預定值(N)相同時，啟動比較器40之輸出CMP_OUT並將其輸入至熔絲60。熔絲60記錄比較器40之輸出CMP_OUT。
熔絲60之組態與圖3之熔絲20的組態相同，但差異在於熔絲60記錄一週期結束信號1CYCLE_END，而熔絲20不記錄該一週期結束信號1CYCLE_END。在圖4中所說明之本發明之另一實施例中，每當一週期結束時，計數器30記錄一週期結束信號1CYCLE_END，且當計數器30之輸出CNT_OUT達到預定值(N)時，熔絲60記錄比較器40之輸出CMP_OUT。亦即，在熔絲20與熔絲60之間存在差異。
圖5及圖6為用於描述監控圖1及圖3之熔絲20中所記錄之信號之方法的方塊圖。
參看圖5及圖6，經由後續測試過程檢查熔絲20中所記錄之信號。此時，假定測試之輸出對使用者可為可見的。亦即，經由外部輸入將熔絲監控信號FUSE_MON施加至熔絲20，且將熔絲20中所記錄之熔絲狀態作為熔絲輸出FUSE_OUT(其為外部輸出)而輸出。
結果，熔絲20根據內建自應力10中所產生之一週期結束信號1CYCLE_END產生熔絲輸出FUSE_OUT。當熔絲監控器50未處於正常狀態而是處於測試模式中時，熔絲監控器50經由輸出插腳監控內部資訊，亦即熔絲狀態。作為實例，熔絲監控器50經設計為具有經組態以接收相應測試模式信號作為選擇信號之多工器。
因此，因為熔絲監控信號FUSE_MON在正常操作中具有邏輯低位準，所以熔絲監控器50經由輸出端子55將信號Y_ORIGINAL輸出為信號Y_NEW。然而，當監控熔絲20時，熔絲監控信號FUSE_MON具有邏輯高位準，以使得熔絲監控器50經由輸出端子55將熔絲20之熔絲輸出FUSE_OUT輸出為信號Y_NEW。
當內建自應力中所產生之應力測試圖案結束一週期或N個週期時，本發明之實施例切斷熔絲(割裂反熔絲)。本發明之實施例向內建自應力之外部顯示熔絲之狀態，且允許使用者檢查熔絲是否被切斷，藉此使使用者能夠監控熔絲之操作是否處於正常狀態。因此，使用者可精確地判定該內建自應力之操作是否處於正常狀態。
出於實例之目的揭示以上所述本發明之實施例，且將其應用於向熔絲記錄內建自應力是否操作之裝置。
雖然已關於特定實施例而描述了本發明，但對於熟習此項技術者將為顯而易見的是，可在不背離如以下申請專利範圍中所界定之本發明之精神及範疇的情況下進行各種改變及修改。
1CYCLE_END．．．一週期結束信號
10．．．內建自應力(BISS)單元
11．．．唯讀記憶體(ROM)
12．．．比較器
13．．．計數器
20．．．熔絲
21．．．程式啟用產生器
22．．．反熔絲
23．．．感應器
24．．．反熔絲單元
25．．．電源輸入端子
30‧‧‧計數器
40‧‧‧比較器
50‧‧‧熔絲監控器
55‧‧‧輸出端子
BISS_START‧‧‧信號
CLOCK‧‧‧外部時脈信號
CMP_OUT‧‧‧比較器之輸出
CNT_OUT‧‧‧計數器之輸出
FUSE_MON‧‧‧熔絲監控信號
FUSE_OUT‧‧‧熔絲輸出
IV1‧‧‧反相器
IV2‧‧‧反相器
IV3‧‧‧反相器
IV4‧‧‧反相器
IV5‧‧‧反相器
M‧‧‧值
NM1‧‧‧MOS電晶體
PGM_ENABLE‧‧‧程式啟用信號
Y_NEW‧‧‧信號
Y_ORIGINAL‧‧‧信號
圖1為根據本發明之一實施例之用於控制內建自應力之熔絲裝置的方塊圖。
圖2為說明根據本發明之一實施例之內建自應力之一實施例的詳細方塊圖。
圖3為根據本發明之一實施例的熔絲之詳細方塊圖。
圖4為根據本發明之另一實施例之用於控制內建自應力之熔絲裝置的方塊圖。
圖5及圖6為用於描述監控在圖1及圖3之熔絲20中所記錄之信號的方法之方塊圖。
10．．．內建自應力(BISS)單元
11．．．唯讀記憶體(ROM)
12．．．比較器
13．．．計數器
BISS_START．．．信號
CLOCK．．．外部時脈信號
M．．．值

Claims (14)

  1. 一種用於控制一內建自應力之熔絲裝置，其包含：一內建自應力單元，其經重複組態以在一測試模式中產生任一應力測試圖案，且在該所產生之應力測試圖案之一週期結束時，產生一一週期結束信號；及一熔絲，其經組態以根據該一週期結束信號，記錄該內建自應力之一操作狀態。
  2. 如請求項1之熔絲裝置，其中該內建自應力包括：一計數單元，其經組態而以一測試模式起始信號進行計數；一比較器，其經組態以比較該計數器之輸出與對應於一週期之一值，以啟動該一週期結束信號；及一ROM，其經組態以基於該計數器之該輸出而輸出一應力測試圖案。
  3. 如請求項1之熔絲裝置，其中該熔絲包括：一程式啟用產生器，其經組態以根據該一週期結束信號，產生一記錄於該熔絲中之程式啟用信號；及一反熔絲，其經組態以藉由由該程式啟用信號割裂來記錄一熔絲監控信號。
  4. 如請求項3之熔絲裝置，其中該程式啟用產生器比較該一週期結束信號與一外部電源電壓，以產生具有一具有與該外部電源電壓之位準相比一較高之位準之電壓的該程式啟用信號。
  5. 如請求項3之熔絲裝置，其中該反熔絲包括：一輸入端子，其經組態以藉由該程式啟用信號而產生一高信號；一反熔絲單元，其根據經由該輸入端子施加之該程式啟用信號而被割裂；及一感應器，其經組態以感應該反熔絲單元是否被割裂。
  6. 如請求項5之熔絲裝置，其中該反熔絲單元在一初始狀態中具有一斷開狀態。
  7. 如請求項6之熔絲裝置，其中該反熔絲進一步包含一經組態以根據該熔絲監控信號控制提供該反熔絲單元之一電流通過的開關。
  8. 如請求項5之熔絲裝置，其中該感應器根據該熔絲監控信號，輸出一表示該反熔絲單元是否被割裂之感應信號。
  9. 一種用於控制一內建自應力之熔絲裝置，其包含：一內建自應力單元，其經組態以在一測試模式中重複產生任一應力測試圖案，且在該所產生之應力測試圖案之一週期結束時產生一一週期結束信號；一計數單元，其經組態以對在該內建自應力單元中所產生之該一週期結束信號進行計數；一比較器，其經組態以比較該計數器之輸出與一預定值；及一熔絲，其經組態以記錄該比較器之輸出以記錄該內建自應力單元之一操作狀態。
  10. 如請求項9之熔絲裝置，其中該內建自應力單元包括：一計數器，其經組態而以一測試模式起始信號進行計數；一比較器，其經組態以比較該計數器之輸出與對應於一週期之一值，以啟動該一週期結束信號；及一ROM，其經組態以基於該計數單元之該輸出而輸出一應力測試圖案。
  11. 一種用於控制一內建自應力之方法，其包含：在一測試模式中重複產生任一應力測試模式；對該所產生之應力測試圖案進行計數，且在計數器之一輸出值達到一預定值時，啟動一週期結束信號；及基於該計數值在一熔絲中記錄該內建自應力之一操作狀態。
  12. 如請求項11之方法，其中該熔絲之該記錄包括：根據該週期結束信號，產生用於該熔絲中之記錄之一程式啟用信號；及根據該程式啟用信號，將一反熔絲單元改變為一割裂狀態。
  13. 如請求項11之方法，進一步包含根據一熔絲監控信號輸出一記錄於該熔絲中之信號。
  14. 如請求項13之方法，其中根據該熔絲監控信號執行該信號之該輸出，從而輸出一表示該反熔絲單元是否被割裂之信號。
TW097148575A 2007-12-14 2008-12-12 控制內建自應力之熔絲裝置及控制方法 TWI400708B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070131035A KR100913960B1 (ko) 2007-12-14 2007-12-14 빌트인 셀프 스트레스 제어 퓨즈장치 및 그 제어방법

Publications (2)

Publication Number Publication Date
TW200937433A TW200937433A (en) 2009-09-01
TWI400708B true TWI400708B (zh) 2013-07-01

Family

ID=40753043

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097148575A TWI400708B (zh) 2007-12-14 2008-12-12 控制內建自應力之熔絲裝置及控制方法

Country Status (3)

Country Link
US (1) US8050122B2 (zh)
KR (1) KR100913960B1 (zh)
TW (1) TWI400708B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100180154A1 (en) * 2009-01-13 2010-07-15 International Business Machines Corporation Built In Self-Test of Memory Stressor
KR102034008B1 (ko) * 2012-12-27 2019-10-18 에스케이하이닉스 주식회사 반도체 집적회로 및 그의 구동방법
KR102224843B1 (ko) * 2014-10-02 2021-03-08 삼성전자주식회사 메모리 장치 및 이를 포함하는 테스트 시스템

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6226764B1 (en) * 1998-01-16 2001-05-01 Samsung Electronics Co., Ltd. Integrated circuit memory devices including internal stress voltage generating circuits and methods for built-in self test (BIST)
US6367042B1 (en) * 1998-12-11 2002-04-02 Lsi Logic Corporation Testing methodology for embedded memories using built-in self repair and identification circuitry
TW501139B (en) * 1999-11-23 2002-09-01 Samsung Electronics Co Ltd Semiconductor memory device having delay locked loop capable of high frequency operation during burn-in test and method of operating the delay locked loop
US6651202B1 (en) * 1999-01-26 2003-11-18 Lsi Logic Corporation Built-in self repair circuitry utilizing permanent record of defects
TWI276108B (en) * 2001-05-22 2007-03-11 Infineon Technologies Ag Dynamic memory and method for testing a dynamic memory
TW200814073A (en) * 2006-08-16 2008-03-16 Fujitsu Ltd Semiconductor memory device containing antifuse write voltage generation circuit

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62228177A (ja) 1986-03-29 1987-10-07 Toshiba Corp 半導体集積回路用許容入力電圧検査回路
JP2821278B2 (ja) 1991-04-15 1998-11-05 日本電気アイシーマイコンシステム株式会社 半導体集積回路
US5901105A (en) 1995-04-05 1999-05-04 Ong; Adrian E Dynamic random access memory having decoding circuitry for partial memory blocks
JP3607760B2 (ja) 1995-10-13 2005-01-05 富士通株式会社 半導体集積回路装置
US6115836A (en) * 1997-09-17 2000-09-05 Cypress Semiconductor Corporation Scan path circuitry for programming a variable clock pulse width
KR20020068768A (ko) * 2001-02-22 2002-08-28 삼성전자 주식회사 내장 메모리를 위한 빌트 인 셀프 리페어 회로를 구비하는반도체 장치
US6781908B1 (en) * 2003-02-19 2004-08-24 Freescale Semiconductor, Inc. Memory having variable refresh control and method therefor
KR100505702B1 (ko) 2003-08-20 2005-08-02 삼성전자주식회사 웨이퍼 테스트와 포스트 패키지 테스트에서 선택적으로프로그램 가능한 반도체 메모리 장치의 리페어 장치 및 그리페어 방법
US7210085B2 (en) * 2003-12-02 2007-04-24 International Business Machines Corporation Method and apparatus for test and repair of marginally functional SRAM cells
JP2006242569A (ja) * 2005-02-28 2006-09-14 Advantest Corp 試験装置、及び試験方法
US20070104000A1 (en) * 2005-11-10 2007-05-10 Broadcom Corporation Field programmable memory repair for eprom
KR100952438B1 (ko) * 2008-02-29 2010-04-14 주식회사 하이닉스반도체 반도체 메모리 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6226764B1 (en) * 1998-01-16 2001-05-01 Samsung Electronics Co., Ltd. Integrated circuit memory devices including internal stress voltage generating circuits and methods for built-in self test (BIST)
US6367042B1 (en) * 1998-12-11 2002-04-02 Lsi Logic Corporation Testing methodology for embedded memories using built-in self repair and identification circuitry
US6651202B1 (en) * 1999-01-26 2003-11-18 Lsi Logic Corporation Built-in self repair circuitry utilizing permanent record of defects
TW501139B (en) * 1999-11-23 2002-09-01 Samsung Electronics Co Ltd Semiconductor memory device having delay locked loop capable of high frequency operation during burn-in test and method of operating the delay locked loop
TWI276108B (en) * 2001-05-22 2007-03-11 Infineon Technologies Ag Dynamic memory and method for testing a dynamic memory
TW200814073A (en) * 2006-08-16 2008-03-16 Fujitsu Ltd Semiconductor memory device containing antifuse write voltage generation circuit

Also Published As

Publication number Publication date
KR100913960B1 (ko) 2009-08-26
TW200937433A (en) 2009-09-01
KR20090063604A (ko) 2009-06-18
US20090154272A1 (en) 2009-06-18
US8050122B2 (en) 2011-11-01

Similar Documents

Publication Publication Date Title
KR101890820B1 (ko) 어레이 일렉트릭 퓨즈를 구비하는 반도체 집적회로 및 그의 구동방법
KR101780828B1 (ko) 비휘발성 메모리 장치
JP5170395B2 (ja) ウエハ及びその温度試験方法
US6639848B2 (en) Semiconductor memory device and method for testing the same
JP2009245573A (ja) 外部ピンを通じてワードライン電圧を出力する半導体メモリ装置及びその電圧測定方法
JP3923982B2 (ja) 半導体集積回路
US7333383B2 (en) Fuse resistance read-out circuit
JP2005322860A (ja) 半導体集積回路およびその試験方法
TWI400708B (zh) 控制內建自應力之熔絲裝置及控制方法
CN105575436B (zh) 可编程控制多晶熔丝电路及包含该电路的集成电路
TWI539463B (zh) 熔絲電路及其控制方法
KR20150051420A (ko) 반도체 메모리 장치의 동작방법 및 다수의 반도체 메모리 장치를 포함하는 반도체 메모리 모듈의 동작방법
JP2011171666A (ja) 半導体装置及び半導体装置の試験方法
US6209110B1 (en) Circuitry, apparatus and method for embedding a test status outcome within a circuit being tested
US7092303B2 (en) Dynamic memory and method for testing a dynamic memory
TW201831903A (zh) 記憶體元件
KR100996091B1 (ko) 테스트 모드에서 내부 검출 신호들을 출력하는 반도체메모리 장치
US6479310B1 (en) Method for testing a semiconductor integrated circuit device
KR100719169B1 (ko) 테스트 모드 제어 장치
TWI760673B (zh) 電子裝置
JP2010217991A (ja) 半導体装置およびその試験方法
JP6509697B2 (ja) 半導体装置
JP4300175B2 (ja) 半導体試験装置及びその方法並びに半導体の製造方法
JP5012731B2 (ja) 半導体集積回路装置、および半導体集積回路装置の調整方法
KR20050118905A (ko) 퓨즈회로 프로그램 테스트 장치

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees