TWI400705B

TWI400705B - 記憶體單元之電容分壓器感測

Info

Publication number: TWI400705B
Application number: TW098113559A
Authority: TW
Inventors: Jennifer E Taylor; John David Porter
Original assignee: Micron Technology Inc
Priority date: 2008-05-02
Filing date: 2009-04-23
Publication date: 2013-07-01
Also published as: US20100214821A1; US8194475B2; US20090273969A1; WO2009134318A3; US7724564B2; WO2009134318A2; TW200949839A

Description

記憶體單元之電容分壓器感測

記憶體器件通常提供為電腦或其他電子器件中之內部電路、半導體電路、積體電路。存在包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、快閃記憶體及電阻可變記憶體的許多不同類型之記憶體。

記憶體可為揮發性或非揮發性的。揮發性記憶體需要電力來維持儲存於其中的資訊，例如，當揮發性記憶體失去電力時，儲存於其中的資訊亦丟失。相反，非揮發性記憶體在電力不存在之情形不會丟失儲存於其中的資訊，例如，即使無電力提供至記憶體，非揮發性記憶體仍可保留儲存於其中的資訊。揮發性記憶體之類型包括RAM、DRAM及SDRAM。非揮發性記憶體之類型包括ROM、快閃記憶體及電阻可變記憶體。

電阻可變記憶體之類型包括可程式化導體記憶體、相變隨機存取記憶體(PCRAM)及電阻性隨機存取記憶體(RRAM)。PCRAM記憶體器件之實體布局可類似DRAM器件之實體布局，其中DRAM單元的電容器由諸如鍺銻碲(GST)之相變材料替代。舉例而言，RRAM記憶體器件之實體布局可包括記憶體單元，其包括可連接至諸如二極體、場效電晶體(FET)或雙極接面電晶體(BJT)之存取器件的可變電阻器薄膜(例如，龐磁阻材料)。

PCRAM器件之記憶體單元材料(例如，GST)可以非晶形、高電阻狀態，或結晶、低電阻狀態存在。PCRAM單元之電阻狀態可藉由對單元施加電流脈衝來更改。舉例而言，PCRAM單元之電阻狀態可藉由以程式化電流加熱單元來更改。此導致PCRAM單元晶程式化為特定電阻狀態。舉例而言，在二進位系統中，非晶形、高電阻狀態可對應於1之邏輯狀態，且結晶、低電阻狀態可對應於0之邏輯狀態。然而，此等相應邏輯狀態之選擇為任意的，亦即，在其他二進位系統中，非晶形、高電阻狀態可對應於0之邏輯狀態，且結晶、低電阻狀態可對應於1之邏輯狀態。RRAM單元(例如，可變電阻器薄膜)之電阻狀態可藉由越過薄膜施加正及/或負電脈衝來增加及/或減小。此可導致RRAM單元晶程式化為特定電阻狀態。

單級記憶體單元(SLC)可表示如由二進位數位1或0表示之兩個經程式化狀態。記憶體單元亦可經程式化為兩個以上狀態，諸如經程式化為允許單元表示兩個以上二進位數位(例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110)之數目之狀態。此等單元可被稱作多狀態記憶體單元、多位元單元或多級單元(MLC)。MLC可在未增加記憶體單元之數目之情形下允許製造較高密度的記憶體，因為每一單元可表示一個以上數位(例如，一個以上位元)。

電阻可變記憶體單元之經程式化電阻狀態對應於單元之資料狀態且可藉由感測與單元相關聯的電壓及/或電流來判定。在感測操作(例如，資料讀取操作)期間，可將與記憶體單元相關聯之所感測之電壓及/或電流與一或多個參考電壓及/或電流比較，以便判定單元的特定資料狀態。

本文中描述用於感測諸如可程式化導體記憶體、電阻隨機存取記憶體(RRAM)及/或相變隨機存取記憶體(PCRAM)之方法、器件及系統。一或多個實施例包括作為具有低平均功率消耗及/或快通電時間之感測方案之部分的電容分壓器。

一或多個實施例可包括至少一電阻可變記憶體單元；及電容分壓器，其經組態以產生與至少一電阻可變記憶體單元相關聯之多個參考位準。一或多個實施例可包括藉由對電容分壓器充電來產生多個參考位準，及將多個參考位準中之至少一者與電阻可變記憶體單元之輸出比較。

在本揭示案之以下詳細描述中，參看形成其一部分且以說明之方式展示可如何實踐本揭示案之一或多個實施例的隨附圖式。足夠詳細地描述此等一或多個實施例以使一般熟習此項技術者能夠實踐本揭示案之一或多個實施例，且應理解，可利用其他實施例且在不背離本揭示案之範疇的情形下可作出過程、電力或機械改變。

圖1為可與本揭示案之一或多個實施例一起使用之相變記憶體陣列100的一部分之示意圖。在圖1中所說明之實施例中，記憶體陣列100包括許多相變記憶體單元，其每一者具有相關聯之存取器件102及電阻可變元件104(例如，相變材料104)。可操作(例如，接通/斷開)存取器件102來存取記憶體單元，以便對電阻可變元件104執行諸如資料程式化及/或資料讀取操作之操作。

在圖1中所說明之實施例中，存取器件102為金屬氧化物半導體場效電晶體(MOSFET)。如圖1中所示，與每一記憶體單元相關聯之每一MOSFET 102之閘極耦接至許多選擇線105-0(WL0)、105-1(WL1)、...、105-N(WLN)中之一者，亦即，每一選擇線105-0、105-1、...、105-N耦接至一列相變記憶體單元。選擇線105-0、105-1、...、105-N在本文中可被稱作「字線」。指定符「N」用以指示記憶體陣列可包括許多選擇線。術語「列」之使用並非意謂暗示記憶體單元之特定線性及/或水平定向。實情為，列可意謂耦接至特定選擇線之許多記憶體單元，而與記憶體單元之定向無關。舉例而言，列可包括以交錯、非線性定向耦接至特定選擇線之許多記憶體單元。

在一或多個實施例中，電阻可變元件104可為諸如鍺銻碲(GST)材料之相變硫族化物合金，例如，諸如Ge₂ Sb₂ Te₅ 、Ge₁ Sb₂ Te₄ 、Ge₁ Sb₄ Te₇ 等之Ge-Sb-Te材料。如本文中所使用，帶連字符之化學組合物符號法指示特定混合物或化合物中所包括之元素，且意欲表示涉及所指示之元素的所有化學計量。其他相變材料可包括GeTe、In-Se、Sb₂ Te₃ 、GaSb、InSb、As-Te、Al-Te、SbSe、Ge-Sb-Te、Ge-Sb-Se、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、In-Sb-Se、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd、Ge-Te-Sn-Pt及Ag-In-Sb-Se-Te以及各種其他相變材料。然而，本揭示案之實施例未受限，且亦可包括雜質及/或其他元素之添加。

在圖1中所說明之實施例中，每一電阻可變元件104耦接至許多感測線107-0(BL0)、107-1(BL1)、...、107-M(BLM)中之一者，亦即，每一感測線107-0、107-1、...、107-M耦接至一行相變記憶體單元。感測線107-0、107-1、...、107-M在本文中可被稱作「位元線」。指定符「M」用以指示記憶體陣列可包括許多感測線。為易於在數位環境中定址，選擇線105-1、...、105-N之數目及感測線107-1、...、107-M之數目可各自為二之某次冪，例如，256個選擇線乘4,096個感測線。然而，實施例不限於特定數目之選擇線及/或感測線。另外，術語「行」之使用並非意謂暗示記憶體單元之特定線性及/或垂直定向。實情為，行可意謂耦接至特定感測線之許多記憶體單元，而與記憶體單元之定向無關。舉例而言，行可包括以交錯、非線性方式耦接至特定感測線之許多記憶體單元。

在操作中，可將適當電壓及/或電流信號(例如，脈衝)施加至感測線/07-0、107-1、...、107-M及選擇線105-0、105-1、...、105-N，以便將資料程式化至陣列100之相變記憶體單元及/或自陣列100的相變記憶體單元讀取資料。作為實例，由陣列100之相變記憶體單元儲存之資料可藉由接通存取器件(例如，102)及感測通過相變元件(例如，104)的電流來判定。在與正被讀取之記憶體單元相關聯之位元線(例如，位元線107-0、107-1、...、107-M)上感測到的電流對應於相變元件104之電阻狀態，其又對應於特定資料值，例如，諸如1、0、001、111、1011等之二進位值。

本揭示案之實施例不限於圖1中所說明之實例陣列100。舉例而言，如一般熟習此項技術者應瞭解，與特定記憶體單元相關聯之存取器件102可為不同於MOSFET的器件。在一些實施例中，存取器件102可為二極體或雙極接面電晶體(BJT)以及其他類型之存取器件。又，如一般熟習此項技術者將理解，記憶體陣列可具有不同於圖1中所說明之架構的架構。

如一般熟習此項技術者應瞭解，相變記憶體陣列100可耦接至程式化電路及/或感測電路(圖1中未展示)。以下結合圖3-6及圖8-9進一步描述根據本揭示案之實施例之感測電路及方法的實例。

記憶體陣列100中所示之許多相變記憶體單元可為單級單元(SLC)及/或多級單元(MLC)。單級相變記憶體單元可經程式化至大體上較非晶形(重設)狀態或大體上較結晶(設定)狀態。此等重設及/或設定狀態可對應於二進位0及/或1。重設脈衝可包括施加至單元持續相對短之時間週期之相對高電流脈衝。施加至單元之電流可在相變材料「熔融」之後快速減小，允許單元快速冷卻至較非晶形狀態，其中可允許結晶的原子運動大體上至少部分歸因於材料之相對快速冷卻而在較小程度上發生。相反，設定脈衝可包括在較慢淬熄速度下施加至單元持續相對長之時間週期之相對較低電流脈衝，例如，電流可較慢地減小，允許相變材料具有更多時間來冷卻。因此，材料可比在重設脈衝之後更大程度地結晶。一些相變材料可具有與較非晶形狀態相關聯之較大電阻率及與較結晶狀態相關聯之較小電阻率。

多級相變記憶體單元可經程式化至非晶形與結晶之間的一或多個中間狀態。亦即，多級相變記憶體單元可經程式化至各種程度之結構排序。經由處於特定電流位準之一或多個程式化脈衝之施加，單元可經程式化至給定電阻狀態。藉由適當之程式化電流，單元可經程式化至具有部分非晶形及部分結晶結構之一或多個中間狀態，提供多級電阻狀態。針對特定單元選擇之程式化狀態之數目可基於(例如)所要應用、設計及過程限制(例如，程式化時間、感測時間及感測電路之準確度，及其他因素)。結合圖2進一步描述多級相變記憶體單元。

圖2為說明根據本揭示案之一或多個實施例的可被感測之許多多級相變記憶體單元之各種程式化狀態的圖200。

圖200說明可與兩個位元相變記憶體單元一起使用之四個電阻分布(例如，211、212、213及214)。每一電阻分布包括許多記憶體單元，且特定電阻分布中之每一記憶體單元經程式化特定電阻分布內之電阻狀態。如圖2中所示，每一電阻分布表示經程式化至特定資料狀態(例如，11、01、00及10)之記憶體單元。亦即，電阻分布211表示經程式化至11之資料狀態之彼等記憶體單元，電阻分布212表示經程式化至01之資料狀態之彼等記憶體單元，電阻分布213表示經程式化至00之資料狀態之彼等記憶體單元，且電阻分布214表示經程式化至10之資料狀態之彼等記憶體單元。然而，如熟習此項技術者將瞭解，每一電阻分布可經選擇以表示經程式化至任何特定資料狀態之彼等記憶體單元。舉例而言，電阻分布211可表示經程式化至10之資料狀態之彼等記憶體單元，電阻分布212可表示經程式化至00之資料狀態之彼等記憶體單元，電阻分布213可表示經程式化至01之資料狀態之彼等記憶體單元，且電阻分布214可表示經程式化至11之資料狀態之彼等記憶體單元。

每一資料狀態(例如，11、01、00及10)可表示不同程式化狀態。舉例而言，資料狀態11可表示第一程式化狀態，資料狀態01可表示第二程式化狀態，資料狀態00可表示第三程式化狀態，且資料狀態10可表示第四程式化狀態。

相變記憶體單元之資料狀態可藉由感測與單元相關聯之電壓及/或電流來判定。在感測操作(例如，資料讀取操作)期間，可將與單元相關聯之所感測之電壓及/或電流與一或多個參考電壓及/或電流比較，以便判定單元的資料狀態。

多級相變記憶體單元之感測操作(例如，資料讀取操作)可包括與單元相關聯之電壓及/或電流與多個參考電壓及/或電流的比較。舉例而言，與單元相關聯之電壓及/或電流可為當選擇單元時(例如，當「接通」單元時)自單元輸出之電壓及/或電流。可藉由以第一特定電壓(例如，1.8V)加偏壓於對應於選定單元之選擇線，及以第二特定電壓(例如，0.3V)加偏壓於對應於選定單元之感測線來選擇單元，以便允許電流流過單元的相變材料。至少部分回應於偏壓而自選定單元輸出之電壓及/或電流可取決於單元已經程式化至的電阻狀態。舉例而言，已經程式化至較高電阻狀態之選定單元可具有較高電壓及/或較低電流輸出，而已經程式化至較低電阻狀態之選定單元可具有較低電壓及/或較高電流輸出。因此，可將與選定單元之經程式化電阻狀態相關聯之電壓及/或電流(例如，選定單元之輸出)與所產生的參考位準(例如，參考電壓及/或電流)比較，以便判定單元之資料狀態。

舉例而言，兩位元相變記憶體單元之感測操作可包括與兩位元單元相關聯之電壓及/或電流與兩個參考電壓及/或電流的比較。在此感測操作中，可首先將兩位元單元之電壓及/或電流輸出與相關聯於第一電阻狀態(例如，如圖2中所示之電阻狀態R₁ )之第一參考電壓及/或電流比較。接著可將兩位元單元之電壓及/或電流輸出與相關聯於第二電阻狀態(例如，如圖2中所示之電阻狀態R₂ 或R₃ )之第二參考電壓及/或電流比較，以便判定單元之資料狀態。用於第二比較中之參考電壓及/或電流可由第一比較之結果規定。舉例而言，若第一比較指示兩位元單元之電壓及/或電流輸出低於第一參考電壓及/或電流，則與R₂ 相關聯之電壓及/或電流可用作第二比較中的參考電壓及/或電流，但若第一比較結果指示兩位元單元之電壓及/或電流輸出大於第一參考電壓及/或電流，則與R₃ 相關聯之電壓及/或電流可用作第二比較中之第二參考電壓及/或電流。

本揭示案之實施例不限於先前所論述之實例的感測操作，且不限於結合圖2所描述之兩位元相變記憶體單元。實情為，本揭示案之實施例可包括其他感測操作，且可包括感測具有其他數目之經程式化狀態的多級相變記憶體單元。

圖3為說明根據本揭示案之一或多個實施例之感測電路300之一部分的示意圖。感測電路300可用於電阻可變記憶體單元感測操作(例如，判定電阻可變記憶體單元之資料狀態之操作)中。

在圖3中所說明之實施例中，感測電路300包括電容分壓器330。在圖3中所說明之實施例中，電容分壓器330包括串聯耦接之許多電容器，例如，331、332、333及334。在圖3中所說明之實施例中，電容器331、332、333及334具有特定固定電容。在各種實施例中，電容器331、332、333及334可為可調整電容器，如以下結合圖4、圖5及圖6進一步所描述。本揭示案之實施例不限於圖3中所說明之實例，且可包括其他電容分壓器。

如圖3中所說明之實施例中所示，可藉由將單一輸入電壓(例如，V_input )施加至電容分壓器330來產生許多參考位準(例如，REF0、REF1及REF2)。在一或多個實施例中，該許多參考位準可為電壓位準。然而，本揭示案之實施例不限於此，且可包括其他類型之參考位準。待產生之參考位準之數目可由待感測的記憶體單元的特性來判定。舉例而言，在圖3中所說明之實施例中，產生三個參考位準(例如，REF0、REF1及REF2)用於區分四個資料狀態，例如，用於感測兩位元記憶體單元。然而，本揭示案之實施例不限於此，且可包括產生用於感測表示多於或少於兩個位元之記憶體單元(例如，三位元記憶體單元、四位元記憶體單元等)的其他數目之參考位準。

在單一輸入電壓(例如，V_input )施加至電容分壓器330後，可同時產生多個參考位準(例如，REF0、REF1及REF2)。然而，本揭示案之實施例不限於此，且可包括順序產生許多參考位準之實施例。以下結合圖4、圖5及圖6進一步描述順序產生許多參考位準之實施例之實例。

在一或多個實施例中，電容分壓器330中之電容器(例如，331、332、333及334)之電容可隨溫度變化。舉例而言，溫度之改變可引起電容分壓器330中之電容器之電容的改變。在此等實施例中，可藉由溫度追蹤電容器之電容，例如，溫度之改變可引起每一電容器中的相同或相似電容改變。因為可藉由溫度追蹤電容器之電容，所以溫度之改變可能不會顯著影響由電容分壓器產生的參考位準(例如，REF0、REF1及REF2)。亦即，在各種實施例中，由電容分壓器產生之參考位準未隨溫度變化，例如，由電容分壓器產生之參考位準可與溫度無關。

在一或多個實施例中，施加至電容分壓器之單一輸入電壓(例如，V_input )可由帶隙電路(圖3中未展示)供應。舉例而言，帶隙電路可為標準COMS帶隙電路，如一般熟習此項技術者將理解。使用帶隙電路來供應單一輸入電壓可確保單一輸入電壓為溫度不變及/或電源供應不變的，使得溫度之改變及/或電源供應之變化未引起單一輸入電壓的改變。然而，本揭示案之實施例不限於用於提供單一輸入電壓之特定類型的電路。

由電容分壓器產生之該許多參考位準(例如，REF0、REF1及REF2)可用於單級及多級電阻可變記憶體單元感測操作(例如，資料讀取操作)兩者中。此等感測操作可包括將許多所產生之參考位準中之一或多者與相關聯於電阻可變記憶體單元的經程式化之電阻狀態之電壓及/或電流(例如，輸出電壓及/或電流)比較，以便判定單元之資料狀態。

舉例而言，在圖3中所說明之實施例中，可產生三個參考位準(例如，REF0、REF1及REF2)用於感測兩位元電阻可變記憶體單元。可將第一參考位準(例如，REF1)與記憶體單元之輸出電壓及/或電流比較，以便判定輸出電壓及/或電流是大於還是小於第一參考位準。此第一比較可指示與記憶體單元相關聯之二進位資料之第一數位(例如，0或1)。接著可將第二參考位準(例如，REF0或REF2)與記憶體單元之輸出電壓及/或電流比較，以便判定輸出電壓及/或電流是大於還是小於第二參考位準。此第二比較可指示與記憶體單元相關聯之二進位資料之第二數位(例如，0或1)。在第二比較中用作第二參考位準之參考位準(例如，REF0或REF2)可取決於第一比較之結果。舉例而言，若第一比較判定二進位資料之第一數位為0，則REF0可用作第二參考位準，且若第一比較判定二進位資料之第一數位為1，則REF2可用作第二參考位準。然而，本揭示案之實施例不限於此，且可包括其他類型之感測操作。舉例而言，可順序產生參考電壓及/或電流，如以下結合圖4、圖5及圖6進一步所描述。

可將許多參考位準(例如，REF0、REF1及REF2)耦接至一或多個電阻可變記憶體單元(未圖示)，例如，圖1中所示之相變記憶體單元。亦可將許多參考位準耦接至感測電路(例如，一或多個感測放大器(未圖示))，如以下結合圖8及圖9進一步所描述。感測電路可耦接至一或多個電阻可變記憶體單元(例如，圖1中所示之相變記憶體單元)，且根據本揭示案之一或多個實施例可用於感測操作中。

可能未在所有時間使用許多參考位準(例如，REF0、REF1及REF2)。舉例而言，當感測操作完成時及/或在待命操作期間，可能不使用參考位準。當不使用許多參考位準時，其可拉至接地，此情形可減少由電容分壓器消耗之功率之量。在一或多個實施例中，在藉由將許多參考位準拉至接地而不使用許多參考位準的同時，電容分壓器可達成零功率消耗。

圖4為說明根據本揭示案之一或多個實施例的感測電路400之一部分的示意圖。感測電路400可用於電阻可變記憶體單元感測操作(例如，判定電阻可變記憶體單元之資料狀態之操作)中。

在圖4中所說明之實施例中，感測電路400可包括電容分壓器430。在圖4中所說明之實施例中，電容分壓器430包括串聯耦接之許多電容器，例如，431、432、433、434及435。在圖4中所說明之實施例中，以二進位加權組態配置電容器432、433、434及435。如本文中所使用，二進位加權組態意謂許多電容器之電容以二之冪順序增加及/或減小的電容器組態。舉例而言，在圖4中所說明之實施例中，電容器432具有8C之電容，電容器433具有4C的電容，電容器434具有2C之電容，且電容器435具有C之電容，其中C為某電容值。然而，本揭示案之實施例不限於此，且可包括具有其他組態之電容分壓器。

在圖4中所說明之實施例中，電容器432、433、434及435為可調整電容器。如本文中所使用，可調整電容器意謂電容不固定之電容器，亦即，電容為可調整的電容器。另外，在圖4中所說明之實施例中，電容分壓器430為可調整電容分壓器。如本文中所使用，可調整電容分壓器為淨(例如，等效)電容不固定之電容分壓器，亦即，淨(例如，等效)電容為可調整的電容分壓器。本揭示案之實施例不限於圖4中所說明之實例，且可包括其他電容分壓器。

在一或多個實施例中，可調整電容器(例如，432、433、434及435)之電容可由邏輯調整(例如，控制及/或微調)。另外，在一或多個實施例中，可調整電容分壓器(例如，430)之淨(例如，等效)電容可由邏輯調整(例如，控制及/或微調)。舉例而言，在圖4中所說明之實施例中，SELECT信號(例如，SELECT<3>、SELECT<2>、SELECT<1>及SELECT<0>)用以選擇及/或繞過可調整電容器432、433、434及435，藉此調整(例如，控制及/或微調)可調整電容分壓器430之淨(例如，等效)電容。在一或多個實施例中，SELECT信號之信號位元可由熔線設定及/或在記憶體單元操作期間變化。在圖4中所說明之實施例中，SELECT信號耦接至電晶體(例如，MOSFET 441、442、443及444)，且用以控制電晶體之輸出，如一般熟習此項技術者將理解。在圖4中所說明之實施例中，電晶體之輸出耦接至可調整電容分壓器430，且可用以調整可調整電容分壓器430的淨(例如，等效)電容。然而，本揭示案之實施例不限於此，且可包括用於邏輯地調整可調整電容器之電容及/或可調整電容分壓器之淨(例如，等效)電容的其他器件及/或方法。

如圖4中所說明之實施例中所示，可藉由將單一輸入電壓(例如，V_input )施加至電容分壓器430來產生參考位準(例如，V_ref )。在一或多個實施例中，參考位準可為電壓位準。然而，本揭示案之實施例不限於此，且可包括其他類型之參考位準。在電容分壓器包括可調整電容器及/或為可調整電容分壓器之一或多個實施例中，可藉由調整(例如，控制及/或微調)可調整電容器中之一或多者之電容及/或可調整電容分壓器的淨(例如，等效)電容來變化參考位準(例如，V_ref )。亦即，可調整電容器中之一或多者之電容的改變及/或可調整電容分壓器之淨(例如，等效)電容之改變可引起參考位準之改變。在一或多個實施例中，可藉由順序調整(例如，控制及/或微調)可調整電容器之電容及/或可調整電容分壓器之淨(例如，等效)電容來順序產生許多不同參考位準。待產生之不同參考位準之數目可由待感測的記憶體單元之特性來判定。舉例而言，可產生三個參考位準用於區分四個資料狀態，例如，用於感測兩位元記憶體單元。然而，本揭示案之實施例不限於此，且可包括產生用於感測表示多於或少於兩個位元之記憶體單元(例如，三位元記憶體單元、四位元記憶體單元等)的其他數目的不同參考位準。

在一或多個實施例中，許多不同參考位準之準確度(例如，解析度)可與在感測操作期間使用的SELECT信號位元之數目成比例。舉例而言，解析度可由以下給出：

解析度=1/(2^N )

其中N為在感測操作期間使用之SELECT信號位元之數目。

在一或多個實施例中，由電容分壓器產生之許多不同參考位準可與溫度無關，如先前結合圖3所描述。另外，在一或多個實施例中，當不需要許多不同參考位準及/或其未被使用時，可將其拉至接地，如先前結合圖3所描述。又，在一或多個實施例中，單一輸入電壓(例如，V_input )可由帶隙電路(圖4中未展示)供應，且可為溫度及/或電源供應不變的，如先前結合圖3所描述。

由電容分壓器產生之參考位準(例如，V_ref )可用於單級及多級電阻可變記憶體單元感測操作(例如，資料讀取操作)兩者中。單級單元感測操作可包括將所產生之參考位準與相關聯於電阻可變記憶體單元的經程式化之電阻狀態的電壓及/或電流(例如，輸出電壓及/或電流)比較，以便判定單元之資料狀態。多級單元感測操作可包括將由電容分壓器產生之許多不同參考位準與相關聯於電阻可變記憶體單元的經程式化之電阻狀態的電壓及/或電流(例如，輸出電壓及/或電流)比較，以便判定單元之資料狀態。在此等多級單元感測操作中，可將第一所產生之參考位準與記憶體單元之輸出電壓及/或電流比較，且可回應於此比較而邏輯地調整(例如，控制及/或微調)可調整電容器及/或電容分壓器的淨(例如，等效)電容。電容分壓器可接著產生第二參考位準，可將其與記憶體單元之輸出電壓及/或電流比較。可隨需要重複此過程直至感測到記憶體單元之資料狀態。

舉例而言，可產生兩個不同參考位準用於感測兩位元電阻可變記憶體單元。可產生第一參考位準且將其與記憶體單元之輸出電壓及/或電流比較，以便判定輸出電壓及/或電流是大於還是小於第一參考位準。此第一比較可指示與記憶體單元相關聯之二進位資料之第一數位(例如，0或1)。基於此第一比較之結果(例如，基於二進位資料之第一數位是0還是1)，可將可調整電容器及/或電容分壓器之淨(例如，等效)電容邏輯地調整(例如，控制及/或微調)至不同電容，使得可由電容分壓器產生第二參考位準。可接著將此第二參考位準與記憶體單元之輸出電壓及/或電流比較，以便判定輸出電壓及/或電流是大於還是小於第一參考位準。此第二比較可指示與記憶體單元相關聯之二進位資料之第二數位(例如，0或1)。然而，本揭示案之實施例不限於此，且可包括其他類型之感測操作，例如，由第一比較判定與記憶體單元相關聯之二進位資料之第二數位且由第二比較判定第一數位的感測操作。

在一或多個實施例中，可調整電容器待調整至的電容及/或可調整電容分壓器待調整至的淨(例如，等效)電容可由狀態機判定，如一般熟習此項技術者將理解。狀態機亦可用以控制電容分壓器430之電晶體441、442、443及444，如一般熟習此項技術者將理解。然而，本揭示案之實施例不限於此，且可包括用於判定可調整電容器待調整至的電容及/或可調整電容分壓器待調整至的淨(例如，等效)電容的其他器件及/或方法，且可包括用於控制電晶體之其他器件及/或方法。

參考位準(例如，V_ref )可耦接至一或多個電阻可變記憶體單元(未圖示)，如先前結合圖3所描述。亦可將許多參考位準耦接至感測電路(例如，一或多個感測放大器(未圖示))，如先前結合圖3所描述，且如結合圖8及圖9進一步所描述。

圖5為說明根據本揭示案之一或多個實施例的感測電路500之一部分的示意圖。感測電路500可用於電阻可變記憶體單元感測操作(例如，判定電阻可變記憶體單元之資料狀態之操作)中。

在圖5中所說明之實施例中，感測電路500包括電容分壓器530。在圖5中所說明之實施例中，電容分壓器530包括以C-2C組態耦接之許多電容器，例如，531、532、533、534、535、536、537及538。如本文中所使用，C-2C組態意謂許多電容器之電容在C與2C或2C與C之間交替的電容器組態，其中C為某電容值。舉例而言，在圖5中所說明之實施例中，電容器531、533、535及537各自具有2C之電容，且電容器532、534、536及538各自具有C之電容，其中C為某電容值。然而，本揭示案之實施例不限於此，且可包括具有其他C-2C組態之電容分壓器。

在圖5中所說明之實施例中，每一電容器為可調整電容器。另外，在圖5中所說明之實施例中，電容分壓器530為可調整電容分壓器。如先前結合圖4所描述，可調整電容器意謂電容不固定之電容器，亦即，電容為可調整的電容器，且可調整電容分壓器意謂淨(例如，等效)電容不固定的電容分壓器，亦即，淨(例如，等效)電容為可調整的電容分壓器。本揭示案之實施例不限於圖5中所說明之實例，且可包括其他電容分壓器。

在一或多個實施例中，可調整電容器之電容可由邏輯調整(例如，控制及/或微調)。另外，在一或多個實施例中，可調整電容分壓器(例如，530)之淨(例如，等效)電容可由邏輯調整(例如，控制及/或微調)。舉例而言，在圖5中所說明之實施例中，SELECT信號(例如，SELECT<3>、SELECT<2>、SELECT<1>及SELECT<0>)，及_SELECT信號(例如，_SELECT<3>、_SELECT<2>、_SELECT<1>及_SELECT<0>)用以選擇及/或繞過可調整電容器，藉此調整(例如，控制及/或微調)可調整電容分壓器530之淨(例如，等效)電容。在一或多個實施例中，SELECT信號之信號位元可由熔線設定及/或在記憶體單元操作期間變化。在圖5中所說明之實施例中，SELECT信號耦接至開關(例如，551、552、553及554)，且用以控制開關之輸出，如一般熟習此項技術者將理解。在圖5中所說明之實施例中，開關之輸出耦接至可調整電容分壓器530，且可用以調整可調整電容分壓器530的淨(例如，等效)電容。然而，本揭示案之實施例不限於此，且可包括用於邏輯地調整可調整電容器之電容及/或可調整電容分壓器之淨(例如，等效)電容的其他器件及/或方法。

如圖5中所說明之實施例中所示，可藉由將單一輸入電壓(例如，V_input )施加至電容分壓器530來產生參考位準(例如，V_ref )。參考位準及單一輸入電壓可類似於先前結合圖4所描述之參考位準及單一輸入電壓。

圖6為說明根據本揭示案之一或多個實施例的感測電路600之一部分的示意圖。感測電路600可用於電阻可變記憶體單元感測操作(例如，判定電阻可變記憶體單元之資料狀態之操作)中。

在圖6中所說明之實施例中，感測電路600包括電容分壓器630。在圖6中所說明之實施例中，電容分壓器630包括並聯耦接之許多電容器，例如，631、632、633、634、635、636、637及638。在圖6中所說明之實施例中，以二進位加權組態配置電容器631、632、633、634、635、636、637及638，例如，電容器631及635具有8C之電容，電容器632及636具有4C之電容，電容器633及637具有2C之電容，且電容器634及638具有C的電容，其中C為某電容值。在圖6中所說明之實施例中，每一電容器為可調整電容器，且電容分壓器630為可調整電容分壓器。本揭示案之實施例不限於圖6中所說明之實例，且可包括其他電容分壓器。

在一或多個實施例中，可調整電容器(例如，631、632、633、634、635、636及637)之電容可由邏輯調整(例如，控制及/或微調)。另外，在一或多個實施例中，可調整電容分壓器(例如，630)之淨(例如，等效)電容可由邏輯調整(例如，控制及/或微調)。舉例而言，在圖6中所說明之實施例中，SELECT信號(例如，SELECT<0>、SELECT<1>、SELECT<2>、SELECT<3>、SELECT<4>、SELECT<5>、SELECT<6>及SELECT<7>)用以選擇及/或繞過可調整電容器，藉此調整(例如，控制及/或徵調)可調整電容分壓器630之淨(例如，等效)電容。在一或多個實施例中，SELECT信號之信號位元可由熔線設定及/或在記憶體單元操作期間變化。在圖6中所示之實施例中，SELECT信號耦接至電晶體(例如，MOSFET 641、642、643、644、645、646、647、648、661、662、663、664、665、666、667及668)且用以調整可調整電容分壓器630之淨(例如，等效)電容，如先前結合圖4所描述。

如圖6中所示，可藉由將單一輸入電壓(例如，V_input )施加至電容分壓器630來產生參考位準(例如，V_ref )。參考位準及單一輸入電壓可類似於先前結合圖4所描述之參考位準及單一輸入電壓。

在一或多個實施例中，電容分壓器630可具有上拉電容及下拉電容。如在本文中所使用，術語「上拉電容」意謂與電容分壓器之第一部分(例如，區域)相關聯之電容，且術語「下拉電容」意謂與電容分壓器之第二部分(例如，區域)相關聯的電容。舉例而言，在圖6中所說明之實施例中，上拉電容為與電容器631、632、633及634之並聯配置640相關聯的電容，且下拉電容為與電容器635、636、637及638之並聯配置650相關聯的電容。然而，本揭示案之實施例不限於此，且可包括其他類型之上拉及下拉電容。舉例而言，下拉電容可由感測電路(例如，許多感測放大器)提供，如結合圖9進一步所描述。

在電容分壓器具有上拉電容及下拉電容之一或多個實施例中，由電容分壓器產生之參考位準(例如，V_ref )可由以下給出：

V_ref =(V_input )(C_pull-up /(C_pull-up +C_pull-down ))

其中V_input 為單一輸入電壓，C_pull-up 為電容分壓器之上拉電容，且C_pull-down 為電容分壓器之下拉電容。因此，例如，調整可調整電容器及/或可調整電容分壓器使得上拉及下拉電容相等可導致為單一輸入電壓一半之參考位準的產生。

圖7說明將電阻分壓器之各種特性與根據本揭示案之一或多個實施例的電容分壓器(例如，電容分壓器330、430、530及630)之各種特性比較的表700。列770含有電阻分壓器之資料，且列771含有根據本揭示案之一或多個實施例的電容分壓器(例如，電容分壓器330、430、530及630)之資料。行772含有布局面積，行773含有DC電流消耗，行774含有在50奈秒感測操作上之平均電流消耗，且行775含有通電時間，例如，對於電阻分壓器及根據本揭示案之一或多個實施例的電容分壓器，用於產生參考位準(例如，V_ref )之90%之時間。

如表700中所示，電阻分壓器具有1.2×10⁶ 平方微米之布局面積、6.4微安之DC電流消耗、50奈秒感測操作上6.4微安的平均電流消耗，及2.8微秒之通電時間。相比之下，根據本揭示案之一或多個實施例的電容分壓器可具有1.2×10⁵ 平方微米的布局面積、零DC電流消耗、50奈秒感測操作上6.4微安之平均電流消耗，及12奈秒之通電時間。亦即，為達成6.4微安之相當電流牽引，電阻分壓器使用由根據本揭示案之一或多個實施例的電容分壓器使用之布局面積的大約10倍之布局面積。另外，如由行773所說明，電阻分壓器消耗DC電流，而根據本揭示案之一或多個實施例的電容分壓器不消耗DC電流。另外，電阻分壓器之通電時間為根據本揭示案之一或多個實施例的電容分壓器之通電時間的大約1000倍長，如由行775所說明。

根據本發明之一或多個實施例的電容分壓器可經歷來自電容分壓器中的一或多個電容器之電荷之寄生洩漏，此情形可引起參考位準(例如，V_ref )中之誤差。參考位準中歸因於洩漏電流之顯著量之誤差可需要大約若干毫秒來發生。以特定時間間隔而非在每一感測操作之開始對電容分壓器充電(例如，施加單一輸入電壓V_input )可減少電容分壓器之寄生洩漏，且因此減少電容分壓器之功率消耗。舉例而言，每1毫秒而非在每一感測操作之開始對電容分壓器預充電可產生小於1奈安之平均電流消耗。此等特定時間間隔可由振盪器設定。

圖8為說明根據本揭示案之一或多個實施例的感測電路800之一部分的示意圖。感測電路800可用於電阻可變記憶體單元感測操作(例如，判定電阻可變記憶體單元之資料狀態之操作)中。

在圖8中所說明之實施例中，感測電路800包括電容分壓器830，其可類似於先前結合圖3所描述之電容分壓器330。然而，本揭示案之實施例不限於此，且可包括其他電容分壓器，例如，類似於先前結合圖4、圖5及圖6所描述之電容分壓器。

如圖8中所說明之實施例中所示，將單一輸入電壓(例如，V_input )施加至電容分壓器830可產生許多參考位準(例如，REF2、REF1及REF0)，如先前結合圖3所描述。在圖8中所說明之實施例中，許多參考位準耦接至一或多個感測電路，例如，感測放大器880-1、880-2、880-3、...、880-N。儘管圖8中所說明之實施例展示耦接至感測放大器之一參考位準(例如，REF2)，但本揭示案的實施例不限於此，且可包括耦接至感測放大器之任何數目之許多參考位準。在一或多個實施例中，一或多個感測電路可位於記憶體晶片(未圖示)中，且可選擇性地耦接至一或多個電阻可變記憶體單元(例如，圖1中所示之相變記憶體單元)。一或多個感測電路可用於根據本揭示案之一或多個實施例之感測操作中。

在一或多個實施例中，感測電路(例如，一或多個感測放大器(例如，880-1、880-2、880-3、...、880-N)之電路)可具有與其相關聯之電容負載。因此，在一或多個實施例中，如圖8中所說明之實施例中所示耦接一或多個感測放大器可產生對許多參考位準的額外電容負載，例如，與電容分壓器不相關聯之電容負載。此額外電容負載可約為若干皮法，且可引起參考位準之值之改變。然而，在一或多個實施例中，此額外電容負載對參考位準之影響可藉由如圖8中所說明之實施例所示將參考位準耦接至緩衝器(例如，圖8中所示之單位增益緩衝器890)及將緩衝器之輸出耦接至感測放大器來最小化，例如，可防止參考位準之可感知的改變。或者，多工器885可將參考位準REF0、REF1或REF2選擇性地耦接至單位增益緩衝器890。或者，在一或多個實施例中，可取消緩衝器，且與感測放大器之電路相關聯之額外電容負載可包括於用於判定感測操作中待使用之參考位準的計算中，如以下結合圖9進一步所描述。

圖9為說明根據本揭示案之一或多個實施例的感測電路900之一部分的示意圖。感測電路900可用於電阻可變記憶體單元感測操作(例如，判定電阻可變記憶體單元之資料狀態之操作)中。

在圖9中所說明之實施例中，感測電路900包括電容分壓器930。電容分壓器930可類似於先前結合圖6所描述之電容分壓器630，除了不包括電容器635、636、637及638及其相關聯之電晶體，且與電容器635、636、637及638相關聯的下拉電容則由與耦接至參考位準(例如，V_ref )之許多感測電路(例如，感測放大器980-1、980-2、980-3、...、980-N)相關聯之電容負載提供。亦即，電容分壓器930可具有與類似於並聯配置640之並聯電容器配置940相關聯之上拉電容，及與感測放大器配置950相關聯的下拉電容。

如圖9中所說明之實施例中所示，將單一輸入電壓(例如，V_input )施加至電容分壓器930可產生參考位準(例如^， V_ref )，如先前結合圖6所描述。在圖9中所說明之實施例中，參考位準耦接至一或多個感測電路，例如，感測放大器980-1、980-2、980-3、...、980-N。在一或多個實施例中，一或多個感測電路可位於記憶體晶片(未圖示)中，且可選擇性地耦接至一或多個電阻可變記憶體單元(例如，圖1中所示之相變記憶體單元)。一或多個感測電路可用於根據本揭示案之一或多個實施例之感測操作中。

如先前結合圖8所描述，在一或多個實施例中，感測電路(例如，感測放大器980-1、980-2、980-3、...、980-N)可具有與其相關聯、可包括於用於判定感測操作中待使用之參考位準(例如，V_ref )的計算中之電容負載。亦即，在一或多個實施例(例如，圖9中所說明之實施例)中，由電容分壓器產生之參考位準可視與耦接至參考位準之感測放大器相關聯的電容負載而定。在圖9中所示之實施例中，與感測放大器相關聯之電容負載提供電容分壓器930的下拉電容。然而，本揭示案之實施例不限於此，且與感測放大器相關聯之電容負載可為具有其他串聯及/或並聯組態的固定及/或可調整電容分壓器(例如，類似於先前結合圖3、圖4及圖5所描述之電容分壓器之電容分壓器)之一部分。

在一或多個實施例中，與感測電路(例如，感測放大器980-1、980-2、980-3、...、980-N)相關聯之電容負載可視感測電路之操作狀態而定。亦即，在一或多個實施例中，與感測相關聯之電容負載可視感測電路是否正用於感測操作中而定。另外，在一或多個實施例中，與正用於感測操作中之感測電路(例如，選定感測放大器)相關聯之電容負載可貫穿感測操作而變化。相反，在一或多個實施例中，與未用於感測操作中之感測電路(例如，解除選定之感測放大器)相關聯之電容負載可在感測電路未被使用時保持恆定。因此，在一或多個實施例中，與感測電路相關聯之電容負載可為與感測電路(例如，980-1、980-2、980-3、...、980-N)中經解除選定(例如，在感測操作中未被使用)的一或多者相關聯之電容負載。

圖10為根據本揭示案之一或多個實施例的具有至少一記憶體器件1020的電子記憶體系統1000之功能性方塊圖。記憶體系統1000可包括耦接至記憶體器件1020的處理器1010，記憶體器件1020可包括記憶體單元之記憶體陣列1030。記憶體系統1000可包括分離之積體電路或處理器1010及記憶體器件1020兩者可位於同一積體電路上。處理器1010可為微處理器或諸如特殊應用積體電路(ASIC)之某其他類型之控制電路。

記憶體器件1020可包括記憶體單元之陣列1030，其可為具有(例如)PCRAM架構之電阻可變記憶體單元。圖10之實施例包括位址電路1040，位址電路1040用以鎖存經由I/O連接1062提供通過I/O電路1060之位址信號。位址信號可由列解碼器1044及行解碼器1046接收及解碼以存取記憶體陣列1030。熟習此項技術者應瞭解，位址輸入連接之數目可視記憶體陣列1030之密度及架構而定且位址的數目可隨記憶體單元之增加之數目及記憶體區塊及陣列之增加的數目兩者而增加。

記憶體陣列1030可包括根據本文中所描述之實施例的具有不同數目的經程式化之狀態、感測參考等之多級記憶體單元。讀取/鎖存電路1050可自絕緣體陣列1030讀取並鎖存一頁或一列資料。可包括I/O電路1060用於經由I/O連接1062與處理器1010之雙向資料通信。可包括寫入電路1055以將資料寫入至記憶體陣列1030。

控制電路1070可解碼來自處理器1010之由控制連接1072提供之信號。此等信號可包括碼片信號、寫入啟用信號及位址鎖存信號，其用以控制對記憶體陣列1030之操作，操作包括資料感測、資料寫入及資料抹除操作。在一或多個實施例中，控制電路1070可負責用於執行來自處理器1010之指令以執行根據本揭示案之實施例的操作。控制電路1070可為狀態機、序列器或某其他類型之控制器。熟習此項技術者應瞭解，可提供額外電路及控制信號，且已減少圖10之記憶體器件細節以促進容易之說明。

圖11為根據本揭示案之一或多個實施例的具有至少一記憶體器件1110的記憶體模組1100之功能性方塊圖。記憶體模組1100說明為記憶卡，但參考記憶體模組1100論述之概念可應用於其他類型之抽取式或攜帶型記憶體(例如，USB介面驅動)且意欲在如本文中所使用的「記憶體模組」之範疇內。另外，儘管在圖11中描繪一實例形狀因數，但此等概念亦可應用於其他形狀因數。

在一或多個實施例中，記憶體模組1100可包括外殼1105(如所描繪)以密封一或多個記憶體器件1110，但此外殼對所有器件或器件應用並非必要的。至少一記憶體器件1110可包括可根據本文中所描述之實施例感測之多級記憶體單元的陣列。在存在之情形下，外殼1105包括用於與主機器件通信之一或多個接觸1115。主機器件之實例包括數位相機、數位記錄及播放器件、PDA、個人電腦、記憶卡讀取器、介面集線器及其類似物。對於一或多個實施例，接觸1115為經標準化之介面之形式。舉例而言，就USB介面驅動而言，接觸1115可為USB A型公連接器之形式。大體而言，接觸1115可提供用於在記憶體模組1100與具有用於接觸1115之可相容接受器之主機之間傳遞控制、位址及/或資料信號的介面。

記憶體模組1100可視需要包括額外電路1120，額外電路1120可為一或多個積體電路及/或離散組件。對於一或多個實施例，額外電路1120可包括用於控制跨越多個記憶體器件1110之存取及/或提供外部主機與記憶體器件1110之間的轉譯層的控制電路(諸如，記憶體控制器)。舉例而言，在許多接觸1115與一或多個記憶體器件1110之許多連接之間可能不存在一一對應性。因此，記憶體控制器可選擇性耦接記憶體器件1110之I/O連接(圖11中未展示)以在適當時間接收適當I/O連接處的適當信號或在適當時間在適當接觸1115處提供適當信號。類似地，主機與記憶體模組1100之間的通信協定可不同於記憶體器件1110之存取所需之通信協定。記憶體控制器可接著將自主機接收之命令序列轉譯為適當命令序列以達成對記憶體器件1110之所要存取。除命令序列之外，此轉譯可進一步包括信號電壓位準之改變。

額外電路1120可進一步包括與記憶體器件1110之控制無關之功能性，諸如可由ASIC執行的邏輯功能。又，額外電路1120可包括用以約束對記憶體模組1100的讀取或寫入存取之電路，諸如密碼保護、生物測定或其類似物。額外電路1120可包括用以指示記憶體模組1100之狀態的電路。舉例而言，額外電路1120可包括用以判定電力是否正供應至記憶體模組1100及記憶體模組1100當前是否正被存取，及顯示其狀態之指示(諸如，在通電時的持續亮起及當被存取時的閃光)的功能性。額外電路1120可進一步包括被動器件(諸如，去耦電容器)以有助於調節記憶體模組1100內的電力要求。

結束語

本文中描述用於感測電阻可變記憶體單元之方法、器件及系統。一或多個實施例包括作為具有低平均功率消耗及/或快通電時間之感測方案之一部分的電容分壓器。

一或多個實施例可包括至少一電阻可變記憶體單元；及電容分壓器，其經組態以產生與至少一電阻可變記憶體單元相關聯之多個參考位準。一或多個方法實施例可包括藉由對電容分壓器施加電壓位準來產生多個參考位準，及將多個參考位準中之至少一者與電阻可變記憶體單元之輸出比較。

儘管本文中已說明並描述了特定實施例，但一般熟習此項技術者將瞭解，可用經計算以達成相同結果的配置來代替所展示之特定實施例。本揭示案意欲涵蓋本揭示案之各種實施例之調適或變化。應理解，已以說明之方式而非以約束之方式來作出以上描述。當回顧以上描述時，以上實施例之組合及本文中未具體描述之其他實施例將為熟習此項技術者所顯而易見的。本揭示案之各種實施例的範疇包括使用以上結構及方法之其他應用。因此，應參考附加之申請專利範圍連同此等申請專利範圍所賦予之均等物的全範圍來判定本揭示案之各種實施例的範疇。

在上述實施方式中，出於簡化該本揭示案之目的而將各種特徵一起群聚於單一實施例中。揭示案之此方法不應被解釋為反映本揭示案之所揭示實施例必須使用比每一申請專利範圍中明確敍述之特徵多的特徵的意圖。實情為，如以下申請專利範圍所反映，本發明之標的物在於比單一所揭示實施例之所有特徵少的特徵。因此，以下申請專利範圍藉此併入至實施方式中，其中每一申請專利範圍依賴於其自身而作為一獨立實施例。

100．．．相變記憶體陣列

102．．．存取器件

104．．．電阻可變元件

105-0．．．選擇線

105-1．．．選擇線

105-N．．．選擇線

107-0．．．感測線

107-1．．．感測線

107-M．．．感測線

200．．．圖

211．．．電阻分布

212．．．電阻分布

213．．．電阻分布

214．．．電阻分布

300．．．感測電路

330．．．電容分壓器

331．．．電容器

332．．．電容器

333．．．電容器

334．．．電容器

400．．．感測電路

430．．．電容分壓器

431．．．電容器

432．．．電容器

433．．．電容器

434．．．電容器

435．．．電容器

441．．．電晶體

442．．．電晶體

443．．．電晶體

444．．．電晶體

500．．．感測電路

530．．．電容分壓器

531．．．電容器

532．．．電容器

533．．．電容器

534．．．電容器

535．．．電容器

536．．．電容器

537．．．電容器

538．．．電容器

551．．．開關

552．．．開關

553．．．開關

554．．．開關

600．．．感測電路

630．．．電容分壓器

631．．．電容器

632．．．電容器

633．．．電容器

634．．．電容器

635．．．電容器

636．．．電容器

637．．．電容器

638．．．電容器

640．．．並聯配置

641．．．電晶體/MOSFET

642．．．電晶體/MOSFE

643．．．電晶體/MOSFE

644．．．電晶體/MOSFE

645．．．電晶體/MOSFE

646．．．電晶體/MOSFE

647．．．電晶體/MOSFE

648．．．電晶體/MOSFE

650．．．並聯配置

661．．．電晶體/MOSFE

662．．．電晶體/MOSFE

663．．．電晶體/MOSFE

664．．．電晶體/MOSFE

665．．．電晶體/MOSFE

666．．．電晶體/MOSFE

667．．．電晶體/MOSFE

668．．．電晶體/MOSFE

700．．．表

770．．．列

771．．．列

772．．．行

773．．．行

774．．．行

775．．．行

800．．．感測電路

830．．．電容分壓器

831．．．電容器

832．．．電容器

833．．．電容器

834．．．電容器

880-1．．．感測放大器

880-2．．．感測放大器

880-3．．．感測放大器

880-N．．．感測放大器

885．．．多工器

890．．．單位增益緩衝器

900．．．感測電路

930．．．電容分壓器

931．．．電容器

932．．．電容器

933．．．電容器

934．．．電容器

940．．．並聯電容器配置

950．．．感測放大器配置

980-1．．．感測放大器

980-2．．．感測放大器

980-3．．．感測放大器

980-N．．．感測放大器

1000．．．電子記憶體系統

1010．．．處理器

1020．．．記憶體器件

1030．．．記憶體陣列

1040．．．位址電路

1044．．．列解碼器

1046．．．行解碼器

1050．．．讀取/鎖存電路

1055．．．寫入電路

1060．．．I/O電路

1062．．．I/O連接

1070．．．控制電路

1072．．．控制連接

1100．．．記憶體模組

1105．．．外殼

1110．．．記憶體器件

1115．．．接觸

1120．．．額外電路

SELECT<0>．．．SELECT信號

SELECT<1>．．．SELECT信號

SELECT<2>．．．SELECT信號

SELECT<3>．．．SELECT信號

SELECT<4>．．．SELECT信號

SELECT<5>．．．SELECT信號

SELECT<6>．．．SELECT信號

SELECT<7>．．．SELECT信號

R₁ ．．．電阻狀態

R₂ ．．．電阻狀態

R₃ ．．．電阻狀態

REF0．．．參考位準

REF1．．．參考位準

REF2．．．參考位準

V_input ．．．單一輸入電壓

V_ref ．．．參考位準

_SELECT<0>．．．SELECT信號

_SELECT<1>．．．SELECT信號

_SELECT<2>．．．SELECT信號

_SELECT<3>．．．SELECT信號

圖1為可與本揭示案之一或多個實施例一起使用之相變記憶體陣列的一部分之示意圖；

圖2為說明根據本揭示案之一或多個實施例的可被感測之許多多級相變記憶體單元之各種程式化狀態的圖；

圖3為說明根據本揭示案之一或多個實施例之感測電路之一部分的示意圖；

圖4為說明根據本揭示案之一或多個實施例之感測電路之一部分的示意圖；

圖5為說明根據本揭示案之一或多個實施例之感測電路之一部分的示意圖；

圖6為說明根據本揭示案之一或多個實施例之感測電路之一部分的示意圖；

圖7說明將電阻分壓器之各種特性與根據本揭示案之一或多個實施例之電容分壓器之各種特性比較的表；

圖8為說明根據本揭示案之一或多個實施例之感測電路之一部分的示意圖；

圖9為說明根據本揭示案之一或多個實施例之感測電路之一部分的示意圖；

圖10為根據本揭示案之一或多個實施例之具有至少一記憶體器件的電子記憶體系統之功能性方塊圖；及

圖11為根據本揭示案之一或多個實施例之具有至少一記憶體器件的記憶體模組之功能性方塊圖。

400．．．感測電路

430．．．電容分壓器

431．．．電容器

432．．．電容器

433．．．電容器

434．．．電容器

435．．．電容器

441．．．電晶體/MOSFET

442．．．電晶體/MOSFET

443．．．電晶體/MOSFET

444．．．電晶體/MOSFET

Claims

一種記憶體器件，其包含：至少一電阻可變記憶體單元；及一電容分壓器，其經組態以產生與該至少一電阻可變記憶體單元相關聯之多個參考位準。
如請求項1之記憶體器件，其中：該至少一電阻可變記憶體單元為一相變隨機存取記憶體(PCRAM)單元；該電容分壓器為一可調整電容分壓器；且該可調整電容分壓器之一電容係由邏輯調整。
如請求項2之記憶體器件，其中該可調整電容分壓器係以一二進位加權組態串聯配置。
如請求項2之記憶體器件，其中該可調整電容分壓器係以一C-2C組態配置。
如請求項2之記憶體器件，其中：該可調整電容分壓器包括許多電容器；且該許多電容器中之至少一者係由至少一邏輯信號選擇。
如請求項5之記憶體器件，其中：該至少一邏輯信號係由一或多個熔絲設定；且該至少一邏輯信號在該記憶體器件之操作期間變化。
如請求項1之記憶體器件，其中該多個參考位準與溫度無關。
如請求項1之記憶體器件，其中該多個參考位準為電壓位準。
如請求項1之記憶體器件，其中該電容分壓器佔據一大約1.2×10⁵ 平方微米或更少之面積。
如請求項1之記憶體器件，其中該電容分壓器經組態以消耗一50奈秒感測操作上一大約6.4微安之平均電流。
如請求項1之記憶體器件，其中該記憶體器件包括一帶隙電路，該帶隙電路經組態以對該電容分壓器充電。
一種記憶體器件，其包含：至少一電阻可變記憶體單元；及一可調整電容分壓器，其經組態以產生至少一參考位準。
如請求項12之記憶體器件，其中該可調整電容分壓器經組態以在12奈秒或更少內產生該至少一參考位準之至少90%。
如請求項12之記憶體器件，其中：該可調整電容分壓器係並聯配置；且該可調整電容分壓器之一電容係由邏輯調整。
如請求項14之記憶體器件，其中該可調整電容分壓器係以一二進位加權組態配置。
如請求項14之記憶體器件，其中該可調整電容分壓器具有一上拉電容及一下拉電容。
如請求項16之記憶體器件，其中：該記憶體器件包括至少一感測電路；且該下拉電容為一與該至少一感測電路相關聯之電容負載。
一種記憶體器件，其包含：至少一相變隨機存取記憶體(PCRAM)單元；至少一感測電路；及一可調整電容分壓器，其中：該可調整電容分壓器經組態以產生至少一參考位準；該至少一參考位準耦接至該至少一感測電路；且該可調整電容分壓器之一電容係由邏輯調整。
如請求項18之記憶體器件，其中該可調整電容分壓器具有一與該至少一感測電路相關聯之電容負載。
如請求項18之記憶體器件，其中：該至少一參考位準耦接至一緩衝器；且該緩衝器耦接至該至少一感測電路。
一種用於感測一電阻可變記憶體單元的方法，其包含：產生多個參考位準，其中產生多個參考位準包括對一電容分壓器充電；及將該多個參考位準中之至少一者與該電阻可變記憶體單元之一輸出比較。
如請求項21之方法，其包括順序產生該多個參考位準。
如請求項21之方法，其包括同時產生該多個參考位準。
如請求項21之方法，其包括以一特定時間間隔對該電容分壓器充電。
如請求項24之方法，其包括以一大約1毫秒之特定時間間隔對該電容分壓器充電。
如請求項21之方法，其包括當該等參考位準未被使用時在該將該至少一參考位準與該電阻可變記憶體單元之該輸出比較之後將該等參考位準拉至接地。
一種用於感測相變隨機存取記憶體(PCRAM)單元的方法，其包含：產生一第一參考位準，其中產生該第一參考位準包括對一可調整電容分壓器充電；將該第一參考位準與一PCRAM單元之一輸出比較；回應於該第一參考位準與該PCRAM單元之該輸出之該比較而邏輯地調整該可調整電容分壓器的一電容；及產生一第二參考位準。
如請求項27之方法，其包括將該第二參考位準與該PCRAM單元之該輸出比較。
如請求項27之方法，其包括使用一狀態機來判定該可調整電容分壓器經調整至的該電容。