TWI499020B

TWI499020B - 半導體基板之製法

Info

Publication number: TWI499020B
Application number: TW101144424A
Authority: TW
Inventors: 高迺澔; 江文榮; 陳俊龍; 李信宏
Original assignee: 矽品精密工業股份有限公司
Priority date: 2012-11-28
Filing date: 2012-11-28
Publication date: 2015-09-01
Also published as: TW201421624A

Description

半導體基板之製法

本發明係有關於一種半導體基板之製法，尤指一種能避免該半導體基板翹曲過大的半導體基板之製法。

具有縮小晶片封裝面積及縮短訊號傳輸路徑等優點之覆晶技術，目前已經廣泛應用於晶片封裝領域，例如，晶片直接貼附封裝(Direct Chip Attached,DCA)、晶片尺寸構裝(Chip Scale Package,CSP)以及多晶片模組封裝(Multi-Chip Module,MCM)等型態的封裝模組，現在產業界正在廣泛運用覆晶技術而達到縮小晶片封裝面積的目的。

覆晶封裝製程中，熱膨脹係數之差異係成為導致體積較小的晶片與封裝基板之間的可靠度(reliability)下降之主因。如果體積小的晶片與封裝基板之熱膨脹係數間的差異甚大，晶片外圍的凸塊將無法與封裝基板上所對應的接點形成良好的接合，且當溫度變化而造成體積亦發生變化時，將使得凸塊自封裝基板上剝離。又，若隨積體電路之積集度的增加及體積越加縮小，所述之熱膨脹係數不匹配(mismatch)的問題及其所產生之熱應力(thermal stress)與翹曲(warpage)的現象也會日漸嚴重，最終將造成信賴性測試失敗。

為了解決上述熱膨脹係數差異之問題，遂發展出以半導體基材作為中介結構的半導體封裝件1，如第1圖所示，即增設一矽中介板(Silicon interposer)2於一封裝基板9與一半導體晶片8之間。因為該矽中介板2與該半導體晶片8的材質接近，兩者具有相同或相似的熱膨脹係數，故可有效避免熱膨脹係數不匹配所產生的問題。

習知矽中介板2接置該半導體晶片8之表面係定義為置晶面，而連接該封裝基板9之表面係定義為中介面。詳細地，如第2A至2D圖所示之習知矽中介板2之製法。

如第2A圖所示，係於一整片晶圓20中形成複數導電矽穿孔(Through-silicon via,TSV)200，且該晶圓20係具有相對之置晶面20a與中介面20b’，其中，該置晶面20a係用以結合半導體晶片8，而該中介面20b’係用以結合封裝基板9。

如第2B圖所示，形成一線路重佈結構(Redistribution layer,RDL)22於該晶圓20之置晶面20a上，再形成複數導電元件26以將該半導體晶片8接置於該晶圓20之置晶面20a之上。其中，該線路重佈結構22之線路層數t係為三層。

如第2C圖所示，移除該晶圓20之中介面20b’之部分材質，以令該導電矽穿孔200之孔端凸出該中介面20b。

如第2D圖所示，形成一絕緣層210於該晶圓20之中介面20a上，使該絕緣層210表面與該導電矽穿孔200之孔端齊平。接著，形成一線路層21於該絕緣層210表面與該導電矽穿孔200之孔端，以令該線路層21藉由複數導電凸塊25(如第1圖所示)接置且電性連接該封裝基板9。

習知矽中介板2中，因該半導體晶片8之接點(I/O) 數多，故需於該置晶面20a上佈設較多層之線路重佈層，例如至少三層線路層數t，以電性連接該半導體晶片8與該導電矽穿孔200，且若結合複數半導體晶片8時，可提供各該半導體晶片8之間電性連接之用。例如，單一半導體晶片8具有1000個接點，藉由該置晶面20a上之線路重佈結構22之扇出(fan out)設計後，僅會有800個接點連接至該導電矽穿孔200，而其他200個接點係用於複數半導體晶片間之電性互聯。

再者，該封裝基板9之線寬與線距係遠大於該半導體晶片8之接點間距，故該中介面20b可不佈設線路(或佈設線路層數s較該置晶面20a之RDL少之線路結構，如一層)，以令該導電矽穿孔200直接電性連接該封裝基板9之接觸墊(或藉該中介面20b之線路層21電性連接該導電矽穿孔200與封裝基板9)。

惟，習知矽中介板2之製法中，係先製作該置晶面20a上之線路重佈結構22，再製作該中介面20b’上之線路層21，以致於因已具有線路層數t較多之線路重佈結構22，故當移除該基板本體20之中介面20b’之部分材質後，該晶圓20之翹曲(warpage)將大幅增加，導致難以進行該中介面20b上之線路製程，且當該矽中介板2製作完成時，該矽中介板2之翹曲過大，如第2D’圖所示，致使影響該封裝基板9及該半導體晶片8與其之電性連接效果，因而造成信賴性測試失敗，甚至無法接置該封裝基板9與半導體晶片8。

因此，如何克服習知技術中之種種問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之缺失，本發明提供一種半導體基板之製法，係包括：提供一內部具有複數導電穿孔之基板本體，且該基板本體係定義有相對之置晶面與中介面；形成第一線路重佈結構於該基板本體之中介面上；以及形成第二線路重佈結構於該基板本體之置晶面上，且該第一線路重佈結構之線路層數係少於該第二線路重佈結構之線路層數。

前述之製法中，該基板本體係為含矽基板，且該置晶面係用以結合晶片，而該中介面係用以結合封裝基板。

前述之製法中，該第一線路重佈結構或第二線路重佈結構係電性連接該導電穿孔。

前述之製法中，於形成該第二線路重佈結構之前，整平該基板本體之置晶面。

前述之製法中，形成導電凸塊於該第一線路重佈結構上。

由上可知，本發明半導體基板之製法，係藉由先製作該中介面上之第一線路重佈結構，再製作該置晶面上之第二線路重佈結構，因於整平製程前，係具有線路層數較少之第一線路重佈結構，故相較於習知技術，當整平製程時後，該基板本體之翹曲將大幅縮小，因而利於進行該置晶面上之線路製程，且當該半導體基板製作完成時，該半導體基板之翹曲範圍係為可接受範圍，亦即不會影響該封裝基板及該半導體晶片與其之電性連接效果，因而能通過信賴性測試。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

第3A至3D圖係為本發明之半導體基板3之製法的剖面示意圖。

如第3A圖所示，提供一內部具有複數導電穿孔300之基板本體30，且該基板本體30係定義有相對之置晶面30a’與中介面30b，其中，該置晶面30a’係用以結合半導體晶片(如第1圖所示之半導體晶片8)，而該中介面30b 係用以結合封裝基板(如第1圖所示之封裝基板9)。

於本實施例中，該基板本體30係為含矽基板，例如晶圓或中介板(Interposer)，且該導電穿孔300係為導電矽穿孔(Through silicon via,TSV)。

如第3B圖所示，形成第一線路重佈結構(redistribution layer,RDL)31於該基板本體30之中介面30b上。

於本實施例中，該第一線路重佈結構31係由至少一介電層310、線路層311與導電盲孔312疊構而成，且該最外側之線路層311上形成有如銲球之導電凸塊35以結合封裝基板。

再者，該第一線路重佈結構31係藉由該導電盲孔312電性連接該導電穿孔300。

如第3C圖所示，藉由研磨方式，整平該基板本體30之置晶面30a，以令該置晶面30a與該導電穿孔300之孔端齊平。

如第3D圖所示，形成一第二線路重佈結構(RDL)32於該基板本體30之置晶面30a上，且該第一線路重佈結構31之線路層數s係少於該第二線路重佈結構32之線路層數t。

於本實施例中，該第一線路重佈結構31之線路層數s係為一層，而該第二線路重佈結構32之線路層數t係為三層。

再者，該第二線路重佈結構32亦由複數介電層320、線路層321與導電盲孔322疊構而成，且該最外側之線路層321上形成有複數如銲球之導電元件36，以結合半導體晶片。

又，該第二線路重佈結構32係藉由該導電盲孔322電性連接該導電穿孔300。

綜上所述，本發明之半導體基板3之製法，主要藉由先製作該中介面30b上之第一線路重佈結構31，再製作該置晶面30a上之第二線路重佈結構32，因於整平製程時，係具有線路層數s較少之第一線路重佈結構31，故相較於習知技術，當整平製程時後，該基板本體30之翹曲(warpage)將大幅縮小，因而利於進行該置晶面30a上之線路製程，且當該半導體基板3製作完成時，該半導體基板3之翹曲範圍係為可接受範圍，亦即不會影響該封裝基板及該半導體晶片與其之電性連接效果，因而能通過信賴性測試。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

1‧‧‧半導體封裝件

2‧‧‧矽中介板

20‧‧‧晶圓

20a,30a,30a’‧‧‧置晶面

20b,20b’,30b‧‧‧中介面

200‧‧‧導電矽穿孔

21,311,321‧‧‧線路層

210‧‧‧絕緣層

22‧‧‧線路重佈結構

25,35‧‧‧導電凸塊

26,36‧‧‧導電元件

3‧‧‧半導體基板

30‧‧‧基板本體

300‧‧‧導電穿孔

31‧‧‧第一線路重佈結構

310,320‧‧‧介電層

312,322‧‧‧導電盲孔

32‧‧‧第二線路重佈結構

8‧‧‧半導體晶片

9‧‧‧封裝基板

s,t‧‧‧線路層數

第1圖係為習知半導體封裝件的剖視示意圖；第2A至2D圖係為習知矽中介板之製法的剖面示意圖；其中，第2D’圖係為第2D圖之縮小示意圖；以及第3A至3D圖係為本發明半導體基板之製法的剖面示意圖。

30‧‧‧基板本體

30a‧‧‧置晶面

30b‧‧‧中介面

300‧‧‧導電穿孔

31‧‧‧第一線路重佈結構

35‧‧‧導電凸塊

Claims

一種半導體基板之製法，係包括：提供一內部具有複數導電穿孔之基板本體，且該基板本體係定義有相對之置晶面與中介面；形成第一線路重佈結構於該基板本體之中介面上；以及形成第二線路重佈結構於該基板本體之置晶面上，且該第一線路重佈結構之線路層數係少於該第二線路重佈結構之線路層數。
如申請專利範圍第1項所述之半導體基板之製法，其中，該基板本體係為含矽基板。
如申請專利範圍第1項所述之半導體基板之製法，其中，該置晶面係用以結合晶片。
如申請專利範圍第1項所述之半導體基板之製法，其中，該中介面係用以結合封裝基板。
如申請專利範圍第1項所述之半導體基板之製法，其中，該第一線路重佈結構係電性連接該導電穿孔。
如申請專利範圍第1項所述之半導體基板之製法，其中，該第二線路重佈結構係電性連接該導電穿孔。
如申請專利範圍第1項所述之半導體基板之製法，復包括於形成該第二線路重佈結構之前，整平該基板本體之置晶面。
如申請專利範圍第1項所述之半導體基板之製法，復包括形成導電凸塊於該第一線路重佈結構上。