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TWI492375B - 用於寬能帶隙裝置之崩潰保護 - Google Patents

用於寬能帶隙裝置之崩潰保護 Download PDF

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TWI492375B
TWI492375B TW096127314A TW96127314A TWI492375B TW I492375 B TWI492375 B TW I492375B TW 096127314 A TW096127314 A TW 096127314A TW 96127314 A TW96127314 A TW 96127314A TW I492375 B TWI492375 B TW I492375B
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wide bandgap
assembly
bandgap device
diode
wide
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Application number
TW096127314A
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English (en)
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TW200816472A (en
Inventor
Joseph A Yedinak
Richard L Woodin
Christopher L Rexer
Praveen Muraleedharan Shenoy
Kwanghoon Oh
Chongman Yun
Original Assignee
Fairchild Semiconductor
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Publication of TW200816472A publication Critical patent/TW200816472A/zh
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Description

用於寬能帶隙裝置之崩潰保護
此發明係關於半導體裝置，且更明確而言，係關於一種用於在抑制電壓暫態期間防止寬能帶隙二極體失效之方法及裝置。
寬能帶隙(「WBG」)半導體將在未來許多年作為能夠持續推動裝置性能提高之材料脫穎而出。該些材料一般定義為展現一大於2 eV的電子能帶隙。數十年來一直在研究碳化矽(SiC)，但近來的進展已在光學、射頻及功率組件內穩固地建立SiC商品。由於極高的熱及化學穩定性，以及電性能，WBG裝置正被用於高頻、高溫及高功率應用。WBG半導體之範例係氮化鎵(GaN，EG ＝3.4 eV)、氮化鋁(AIN，EG ＝6.2 eV)以及碳化矽(SiC，EG 在2.2至3.25 eV之間，視多型體而定)。
比較矽半導體裝置，寬能帶隙裝置提供明顯的性能優點。碳化矽肖特基二極體因其快速切換速度(低trr)、低儲存電荷(Qrr)及低正向導電損失而正得到廣泛應用。然而，寬能帶隙裝置(例如碳化矽)由於起始基板品質而具有較差且不穩定的崩潰能力。突崩潰(avalanche breakdown)係一可允許極大電流在其他方面係優良絕緣物之材料內流動的電流倍增形式。當橫跨絕緣材料施加的電壓大得足以加速自由電子至在其衝擊材料內原子時其可撞開其他電子之點時，可在固體、液體或氣體內發生突崩潰。此現象在半導體二極體中相當有用，諸如崩潰二極體與崩潰光二極體，但在其他情形下，諸如在MOSDET電晶體內，突崩潰能夠破壞裝置。當在一固態絕緣材料內發生突崩潰時，幾乎係毀滅性的。然而，需要改良寬能帶隙崩潰能力。
一常見崩潰二極體應用係保護電子電路不受損壞性高壓影響。崩潰二極體係連接至電路，使其反向偏壓。換言之，其陰極相對於其陽極而言係正的。在此組態中，二極體係不導電的且不干涉電路。若電壓增加超出設計限制，則二極體經歷突崩潰，從而限制有害的電壓。當依此方式使用時，經常將其稱為箝位二極體，因為其將電壓「箝制」在一預定最大位準。崩潰二極體通常藉由其箝位電壓V BR 與能量(單位焦耳)或I 2 t 所指定的其可吸收之最大暫態大小而指定用於此用途。只要不讓二極體過熱，突崩潰並非毀滅性的。
將一簡單齊納二極體與寬能帶隙裝置並聯可造成少數載子注入寬能帶隙裝置內，從而劣化寬能帶隙裝置之切換性能。如授予Davis等人(「Davis」)的美國專利第6,144,093號、授予Fisher等人(「Fisher」)的5,544,038所述，當在裝置閘極一再開啟並關閉之切換應用中使用一MOSFET或其他MOS閘控半導體裝置時，暫態電流可在該裝置關閉時流過該裝置之本體二極體，從而增加裝置之關閉時間。一解決方案曾將一肖特基二極體與本體二極體並聯並在其方向上定向以提供一更快的暫態電流流動路徑。一般而言，該肖特基二極體具有一大約0.4 V的正向電壓降，而該本體二極體一般具有一大約0.7 V之正向電壓降。因為該肖特基二極體一般具有一低於該本體二極體之一正向電壓降，故該肖特基二極體防止該本體二極體導電。然而，不同於本發明之一具體實施例，Davis需要至少兩個線接合連接與一第三連接，而Fisher則需要一電晶體。
需要用於寬能帶隙裝置之箝位保護，其防止造成切換速度優點劣化的少數載子注入箝位裝置內。
此外，需要易於單片實施並提供均勻場分佈以獲得優良寬能帶隙裝置終端邊緣崩潰電壓(「BV」)之箝位保護。
此外，需要具有正向及反向接面之偏移溫度係數以提供最小BV溫度係數之箝位保護。
甚至此外，需要允許獨立比例縮放崩潰能力之箝位保護。
本發明以其一形式包含一寬能帶隙裝置，其具有藉由橫跨一寬能帶隙裝置之阻隔接面放置多個串列二極體而產生之改良崩潰能力。
更特定言之，本發明包括橫跨一寬能帶隙二極體之終端之一部分或其全部周長的一單片背靠背多晶矽二極體組合。
在另一形式中，本發明包括與一寬能帶隙裝置並聯佈置的一矽垂直PNP電晶體。
在另一形式中，本發明包括一種用於在抑制電壓暫態期間保護寬能帶隙裝置以防止失效之方法。該方法包含將一箝位裝置與一寬能帶隙裝置並聯，使得該箝位裝置吸收反向暫態能量之步驟。其中，該箝位裝置維持一在崩潰期間的BV小於該寬能帶隙裝置。此外，該箝位裝置具有一高於該寬能帶隙裝置之正向電壓降Vf，防止透過該箝位裝置之正向導電。
本發明之一或多個具體實施例之一優點在於可在額定操作溫度上評定該寬能帶隙裝置用於崩潰。
本發明之一或多個具體實施例之另一優點在於，該箝位裝置提供一較低崩潰接面，其在崩潰或UIS期間維持一比該寬能帶隙裝置更低的BV。
本發明之一或多個具體實施例之另一優點在於，藉由在該箝位裝置內提供一更高正向電壓降，其防止在正向偏壓期間將少數載子注入該箝位裝置內，來降低切換速度劣化。
本發明之另一優點在於，其一或多個具體實施例使用用於絕緣閘雙極電晶體(「IGBT」)中的一簡單垂直開閘電晶體。
本發明之一或多個具體實施例之另一優點在於，藉由控制峰值緩衝濃度與電荷，從而最小化集極至射極崩潰之溫度係數(「BVceo」)，來最佳化PNP增益。
多晶粒半導體封裝在此項技術中為人所熟知，而一般論述於美國專利第6,40,050；6,297,55；6,113,632；及5,814,884中；全部均授予Davis等人且其各以引用方式併入本文。
本發明之方法係藉由將一具有一較低反向崩潰電壓BV之箝位裝置與一寬能帶隙裝置並聯，使得該箝位裝置吸收反向暫態能量來實現。該箝位裝置必須維持一在崩潰期間的BV小於該寬能帶隙二極體。為了防止在正向偏壓該寬能帶隙裝置時該箝位裝置導通，該箝位裝置必須具有一高於該寬能帶隙裝置之電壓降。
參考圖1，圖中顯示依據本發明之一寬能帶隙裝置之一具體實施例100，其由一SiC肖特基二極體120與一箝位裝置110組成。藉由橫跨肖特基二極體120之阻隔接面放置多串列或「鏈」 的多晶矽二極體110(由交替P摻雜區114與N摻雜區118所組成)來獲得寬能帶隙崩潰能力之改良。該等多晶矽二極體110可背靠背或以一串列堆疊方式來放置，其中該等多晶矽二極體110之電壓降大於肖特基二極體Vf。 一範例係橫跨肖特基二極體120之邊緣終端之部分或其全部周長的一單片背靠背多晶矽二極體110組合。肖特基二極體120進一步包含一肖特基金屬陽極130。該等多晶矽二極體110係連接於陽極金屬140與陰極金屬150之間，並構建於一層氧化物層160上，氧化物層160位於一接面終端延伸(JTE)170與碳化矽n型基板180之上。該等多晶矽二極體位於一介電區190下面。在另一具體實施例中，該等多晶矽二極體係一分離接合裝置且不橫跨WBG裝置(未顯示)之終端而定位。
使用中，此箝位係橫跨該WBG裝置邊緣終端而單片實施並可自動提供均勻的場分佈以獲得良好邊緣BV。此方法較有利的係箝位電壓之溫度係數由於反向及正向接面之偏移而接近零。然而，未箝制電感式切換(「UIS」)或崩潰保護之電流位準取決於多晶矽二極體之面積，並受到崩潰過程中二極體寄生電阻的限制。
參考圖2A，顯示本發明之一替代性具體實施例200。一開閘矽垂直PNP電晶體205係與一碳化矽寬能帶隙、高壓(例如額定600V或以上)肖特基二極體210並聯放置。如此項技術中所熟知，一傳統PNP電晶體係藉由將一N型半導體材料細薄區引入兩個P型材料區內來形成。在此具體實施例中，PNP電晶體205具有一P摻雜集極區215、一N摻雜基極層220、一N摻雜緩衝層225及一P摻雜射極層230。金屬化235接觸集極區215。肖特基二極體210具有一肖特基接面金屬層230，其接觸金屬化236。該肖特基二極體之基板240係N摻雜SiC。
圖2B係圖2A所示結構之一示意表示。二極體250表示肖特基二極體210，二極體255表示集極區215與N摻雜基極層220之間的PN接面，而二極體260表示緩衝層225與射極層230之間的PN接面。
PNP電晶體205與肖特基二極體210可接合連接封裝內部或外部的分離導線或引線270及275。例如，該等裝置可由多個方法來封裝，包括但不限於：(1)藉由線接合來外部連接PNP電晶體205與肖特基二極體210；(2)將PNP電晶體205與肖特基二極體210固定在相同頭座上，並與頂部金屬化連接在一起；或(3)藉由一單一線接合至引線框架或外部電路來連接PNP電晶體205與肖特基二極體210。
使用中，當保護肖特基二極體210時，矽PNP電晶體205係在BVceo模式下操作。緩衝層225引起該裝置具有不對稱的阻隔。當正向偏壓該電路時，PNP電晶體205保持關閉，故所有電流均流過肖特基二極體210。當反向偏壓時，PNP電晶體205在肖特基二極體210之前崩潰，故所有電流均流過PNP電晶體205。
反向接面緩衝層225應包含足夠電荷以最小化BVceo突返。緩衝層225係最佳化，使得BVceo係維持在一可接收範圍內以隨溫度滿足所需最小阻隔電壓與最大箝位電壓。隨著在UIS期間不斷增加的溫度，BVceo之正溫度係數因為增益之正溫度係數而保持低於一PN二極體。
N層220之厚度應使得電場在崩潰期間不會衝穿至N緩衝層225。
圖3A係在中斷流入一20 mH電感器的流過肖特基二極體210之一2A電流時在PNP電晶體205內的模擬電壓、電流及溫度上升之一圖表300。在箭頭310所示之時間中斷電流橫跨PNP電晶體205與肖特基二極體210強加一較大暫態電壓。在箭頭310所示之時間之前，透過PNP電晶體205之電流(由線320所示)實質上為零，而橫跨PNP電晶體205之電壓(由線330所示)係肖特基二極體210之Vf。陰極區215與N層220之接面溫度如線340所示，其係PNP電晶體205之溫度，由於實際上沒有任何電流正流過該電晶體。
當中斷流過該肖特基二極體之電流時，在箭頭310所示之時間，流過PNP電晶體205之電流320急劇上升，然後隨著釋放電感器電流而減小。橫跨PNP電晶體205之電壓上升至BVceo。因為流過PNP電晶體205之電流，接面溫度會上升，但此接面溫度變化僅最小限度地影響該電晶體之BVceO。
圖3B係在與圖3A之模擬相同條件下的測量電壓(如線350所示)與電流(如線360所示)之一圖表。圖3A與圖3B之一比較顯示一相對平直BVceo之模擬預測與實踐一致。
PNP電晶體205之反向阻隔電壓應設計得足夠高，使得所有正向偏壓電流均流過寬能帶隙肖特基二極體210。否則，須藉由空乏散佈及少數載子重組來移除來自PNP電晶體205內正向偏壓頂部接面與崩潰背部接面之注入少數載子。此點減少本發明可實現之低Qrr及trr優點。圖4說明一測量反向恢復，顯示最小限度地影響並聯或不並聯PNP電晶體205之SiC肖特基二極體210之trr。肖特基二極體210具有一6A Id 、一400 V VDD 、一25℃ TJ 及一500A/μsec trr。線420顯示當如圖2所示之肖特基二極體210並聯PNP電晶體205(圖4中電壓顯示為線410，而電流顯示為線420)時及當肖特基二極體210不連接PNP電晶體205(電壓顯示為線430，而電流顯示為線440)時流過肖特基二極體210之電流，而線410顯示橫跨肖特基二極體210之電壓。可看出，肖特基二極體210之反向恢復特性本質上不受存在PNP電晶體205的影響。所示變化可歸因於PNP電晶體205之電容，其對於用於產生圖4所示波形之PNP電晶體205為大約15微微法拉。
應特別注意，在此具體實施例中，可定製PNP增益以藉由最佳化該等N及N層之深度來最小化BVceo溫度係數。此外，僅需要一較小面積的晶粒，而崩潰能力可藉由改變PNP電晶體205之水平斷面面積來獨立地比例縮放。
雖然已經參考較佳具體實施例來說明本發明，不過習知此項技術者應瞭解，可進行各種變化，且可以用等效物來代替其元件以適應特殊情況，而不脫離本發明之範疇。因此，不期望本發明受限於作為構思用於實施此發明之最佳模式所揭示之特定具體實施例，相反地，本發明將包含不脫離隨附申請專利範圍之範疇與精神的所有具體實施例。
100．．．寬能帶隙裝置
110．．．箝位裝置/多晶矽二極體
114．．．P摻雜區
118．．．N摻雜區
120．．．SiC肖特基二極體
130．．．肖特基金屬陽極
140．．．陽極金屬
150．．．陰極金屬
160．．．氧化物層
170．．．接面終端延伸(JTE)
180．．．碳化矽n型基板
190．．．介電區
205．．．開閘矽垂直PNP電晶體
210．．．肖特基二極體
215．．．P摻雜集極區/陰極區
220．．．N摻雜基極層
225．．．N摻雜緩衝層
230．．．P摻雜射極層/接面金屬層
235．．．金屬化
236．．．金屬化
240．．．基板
250．．．二極體
255．．．二極體
260．．．二極體
270．．．導線或引線
275．．．導線或引線
已參考附圖揭示本發明，其中：圖1係橫跨一寬能帶隙裝置之邊緣終端而放置的背靠背多晶矽二極體箝位之一斷面側視圖；以及圖2A係用於一寬能帶隙裝置之垂直PNP BVceo箝位之一示意圖；圖2B係圖2A所示之裝置之一示意圖；圖3A係當移除流入一電感器之流過圖2肖特基二極體之電流時在圖2所示箝位裝置中模擬電壓、電流及溫度上升之一圖表；圖3B係在與圖3A之模擬相同條件下的測量電壓及電流之一圖表；以及圖4係當肖特基二極體從正向偏壓轉變成反向偏壓時自動流過圖2所示裝置及肖特基二極體之電流與橫跨其之電壓之一圖表。
遍及若干圖示，對應參考符號指示對應部分。本文所提出之範例說明本發明之若干具體實施例，而不應認為以任何方式限制本發明之範疇。
205．．．開閘矽垂直PNP電晶體
210．．．肖特基二極體
215．．．P摻雜集極區/陰極區
220．．．N摻雜基極層
225．．．N摻雜緩衝層
230．．．P摻雜射極層/接面金屬層
235．．．金屬化
236．．．金屬化
240．．．基板
270．．．導線或引線
275．．．導線或引線

Claims (62)

  1. 一種用於在電壓暫態期間藉由加入一箝位裝置保護一寬能帶隙裝置之方法，該箝位裝置具有一少於該寬能帶隙裝置的累增崩潰電壓，且具有一高於該寬能帶隙裝置之正向電壓降。
  2. 如請求項1之方法，其中該箝位裝置係一開閘PNP電晶體。
  3. 如請求項1之方法，其中該箝位裝置包含一或多個多晶矽二極體串聯。
  4. 如請求項1之方法，其中該寬能帶隙裝置包含SiC。
  5. 如請求項1之方法，其中該寬能帶隙裝置包含氮化鎵。
  6. 如請求項1之方法，其中該寬能帶隙裝置包含金剛石。
  7. 如請求項1之方法，其中該寬能帶隙裝置包含氮化鋁。
  8. 如請求項1之方法，其中該寬能帶隙裝置係一個二極體。
  9. 如請求項1之方法，其中該寬能帶隙裝置係一肖特基二極體。
  10. 如請求項1之方法，其中該寬能帶隙裝置係一MOSFET。
  11. 如請求項1之方法，其中該寬能帶隙裝置係一JFET。
  12. 如請求項1之方法，其中該寬能帶隙裝置係一雙極電晶體。
  13. 如請求項1之方法，其中該寬能帶隙裝置係一絕緣閘雙極電晶體。
  14. 如請求項2之方法，其中該PNP電晶體係藉由將一N型半 導體材料細薄區引入於一第一及第二P型材料區之間來形成。
  15. 如請求項2之方法，其中一N型緩衝層係引入於該N型半導體材料與該第二P型材料區之間。
  16. 如請求項15之方法，其中該N型緩衝層係經充分摻雜，使得該PNP電晶體增益較低。
  17. 如請求項15之方法，其中該N型緩衝層造成該裝置有非對稱的電壓阻隔。
  18. 如請求項16之方法，其中該N型緩衝層包含足夠的電荷以防止BVceo突返。
  19. 一寬能帶隙裝置及一箝位裝置之組合件，該箝位裝置具有一低於該寬能帶隙裝置之累增崩潰電壓且具有一高於該寬能帶隙裝置之正向電壓降。
  20. 如請求項19之組合件，其中該箝位裝置係一開閘PNP電晶體。
  21. 如請求項20之組合件，其中該寬能帶隙裝置包含一陽極金屬與一陰極金屬。
  22. 如請求項21之組合件，其中該開閘PNP電晶體係連接於該等陽極及陰極金屬之間。
  23. 如請求項22之組合件，其中該開閘PNP電晶體係線接合至該寬能帶隙裝置。
  24. 如請求項19之組合件，其中該箝位裝置係一或多個多晶矽二極體。
  25. 如請求項24之組合件，其中該寬能帶隙裝置包含一陽極 金屬與一陰極金屬。
  26. 如請求項25之組合件，其中該一或多個多晶矽二極體係連接於該等陽極金屬及陰極金屬之間。
  27. 如請求項26之組合件，其中該一或多個多晶矽二極體係線接合至該寬能帶隙裝置。
  28. 如請求項19之組合件，其中該寬能帶隙裝置包含碳化矽。
  29. 如請求項19之組合件，其中該寬能帶隙裝置包含氮化鎵。
  30. 如請求項19之組合件，其中該寬能帶隙裝置包含金剛石。
  31. 如請求項19之組合件，其中該寬能帶隙裝置包含氮化鋁。
  32. 如請求項19之組合件，其中該寬能帶隙裝置係一個二極體。
  33. 如請求項19之組合件，其中該寬能帶隙裝置係一肖特基二極體。
  34. 如請求項33之組合件，其中該肖特基二極體係額定600V或以上。
  35. 如請求項19之組合件，其中該寬能帶隙裝置係一MOSFET。
  36. 如請求項19之組合件，其中該寬能帶隙裝置係一JFET。
  37. 如請求項19之組合件，其中該寬能帶隙裝置係一雙極電晶體。
  38. 如請求項19之組合件，其中該寬能帶隙裝置係一絕緣閘雙極電晶體。
  39. 一種在一單一半導體基板上之電裝置，其包含：一寬能帶隙裝置；及一箝位裝置，其包含兩個或多個橫跨一該寬能帶隙裝置之阻隔接面而放置之二極體串聯；其中該箝位裝置具有一低於該寬能帶隙裝置之累增崩潰電壓，以及一高於該寬能帶隙裝置之正向電壓降。
  40. 如請求項39之裝置，其中該寬能帶隙裝置包含碳化矽。
  41. 如請求項39之裝置，其中該寬能帶隙裝置包含氮化鎵。
  42. 如請求項39之裝置，其中該寬能帶隙裝置包含金剛石。
  43. 如請求項39之裝置，其中該寬能帶隙裝置包含氮化鋁。
  44. 如請求項39之裝置，其中該等二極體係背靠背而放置之多晶矽二極體。
  45. 如請求項39之裝置，其中該等二極體係位於該裝置的一邊緣終止區之內。
  46. 如請求項39之裝置，其中該寬能帶隙裝置係一個二極體。
  47. 如請求項39之裝置，其中該寬能帶隙裝置係一肖特基二極體。
  48. 如請求項39之裝置，其中該寬能帶隙裝置係一MOSFET。
  49. 如請求項39之裝置，其中該寬能帶隙裝置係一JFET。
  50. 如請求項39之裝置，其中該寬能帶隙裝置係一雙極電晶 體。
  51. 如請求項39之裝置，其中該寬能帶隙裝置係一絕緣閘雙極電晶體。
  52. 如請求項39之裝置，其中該寬能帶隙裝置包含一陽極金屬與一陰極金屬。
  53. 如請求項52之裝置，其中該等二極體係連接於該等陽極金屬及陰極金屬之間之多晶矽二極體。
  54. 如請求項45之裝置，其中該等二極體係構建於一層氧化物層上。
  55. 一種在一單一半導體基板上之電裝置，其包含：一開閘垂直PNP電晶體，其並聯於一寬能帶隙高電壓二極體，其中該PNP電晶體具有一P摻雜集極區域、一N摻雜基極層、一N摻雜緩衝層、及一P摻雜射極層。
  56. 如請求項55之電裝置，其中金屬化接觸該集極區域。
  57. 如請求項55之電裝置，其中該寬能帶隙高電壓二極體係一肖特基二極體。
  58. 如請求項57之電裝置，其中該肖特基二極體具有一肖特基接面金屬層，其接觸金屬化。
  59. 如請求項57之電裝置，其中該肖特基二極體之基板係N摻雜碳化矽(SiC)。
  60. 如請求項55之電裝置，其中該開閘垂直PNP電晶體包含矽。
  61. 如請求項55之電裝置，其中該寬能帶隙高電壓二極體包含碳化矽。
  62. 如請求項55之電裝置，其中該寬能帶隙高電壓二極體係一肖特基二極體，其係額定600V。
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