TWI492345B - 半導體結構及其製作方法 - Google Patents

Description

半導體結構及其製作方法

本揭露是有關於一種半導體結構及其製作方法，且特別是有關於一種具有至少一導電通孔(conductive through via)的半導體結構及其製作方法。

在半導體封裝技術領域之中，矽導電通孔(Through Silicon Via,TSV)的作用主要是在於：令半導體結構(例如晶片)上表面與下表面的導線彼此電性連接。有別於過去的半導體封裝技術，透過矽導電通孔的配置，半導體封裝結構內的多個晶片將可透過立體堆疊的方式來提升半導體封裝結構的封裝密度、減少半導體封裝結構的尺寸、提升元件速度、減少信號延遲和功率消耗等。承上述，矽導電通孔(TSV)技術的發展十分有利於微型化電子產品方面的應用，因此矽導電通孔(TSV)已是目前半導體封裝技術領域中頗受矚目的關鍵技術之一。

在目前的半導體製程中，矽導電通孔的製程通常是在半導體元件層製作完成後才進行。一般而言，矽導電通孔在製作上 必須先於晶圓中形成貫孔(through hole)。舉例而言，形成矽導電通孔所需的貫孔可從晶圓背面開始蝕刻，直到所形成的貫孔暴露出互補金屬氧化物半導體為止；或者貫孔亦可從晶圓正面開始蝕刻，直到貫孔延伸至晶圓背面為止。從晶圓正面開始蝕刻以形成貫孔的技術極有可能損害到金屬氧化物半導體，而從晶圓背面開始蝕刻以形成貫孔的技術則可避免對互補式金屬氧化物半導體層造成衝擊。因此，從晶圓背面開始蝕刻以形成貫孔的技術已逐漸成為主流。然而，由於貫穿晶圓的貫孔的深寬比(Aspect Ratio)較大，因此蝕刻終點難以判斷，導致研發人員不易控制貫孔的蝕刻深度，進而造成貫孔未被蝕刻開，或者過蝕刻(over etch)的問題。當貫孔未被蝕刻開時，互補式金屬氧化物半導體層中的導線將無法順利地與貫孔中的導體電性連接，進而形成開路(open)。當過蝕刻的情況發生時，晶圓中基材與互補式金屬氧化物半導體元件層之間的界面便會出現尖角(notch)，導致後續絕緣襯層(liner)的沉積製程出現困難，例如絕緣襯層在尖角處的薄膜沉積厚度不足或是產生不連續的現象，因此尖角會導致漏電現象。如此一來，將會嚴重影響半導體結構的信賴性(reliability)以及製造良率(yield)。

承上述，如何在製程中適當控制導電通孔的製程條件以避免前述尖角的產生，實為目前研發人員關注的重要課題之一。

本揭露提供一種半導體結構，其具有良好的信賴性以及 製造良率。

本揭露提供一種半導體結構的製作方法，其可改善半導體結構的信賴性以及製造良率。

本揭露的半導體結構包括一基材、一元件層以及至少一導電柱。基材具有一第一表面、一第二表面相對於第一表面以及至少一貫穿基材的貫孔，其中基材在貫孔處包含一第一側壁部份以及一第二側壁部份。第一側壁部份連接至基材的第一表面，第一側壁部份具有多個第一凸起(scallop)，這些第一凸起規律地分布於該第一側壁部份的表面。第二側壁部份連接至該基材的第二表面，第二側壁部份具有一平面(non-scallop)，平面與第二表面形成一角度。元件層位於基材的第二表面上，且基材的第二側壁部份沿該平面進一步延伸至元件層內。導電柱位於貫孔中，其中導電柱與元件層電性連接。

本揭露的半導體結構包括一基材、一元件層以及至少一導電柱。基材具有一第一表面、一第二表面相對於第一表面以及至少一貫穿基材的貫孔，其中基材在貫孔處包含一第一側壁部份以及一第二側壁部份。第一側壁部份連接至基材的第一表面，第一側壁部份具有多個第一凸起，這些第一凸起規律地分布於第一側壁部份的表面。第二側壁部份連接至基材的第二表面，第二側壁部份具有多個第二凸起，這些第二凸起規律地分布於第二側壁部份的表面，且這些第一凸起的間距小於這些第二凸起的間距。元件層位於該基材的第二表面上，其中貫孔的第二側壁部份位於 第一側壁部份與元件層之間，且貫孔的第二側壁部份進一步延伸至元件層內。導電柱位於貫孔中，其中導電柱與元件層電性連接。

本揭露的半導體結構製作方法包括提供一基材，其中基材具有彼此相對的一第一表面與一第二表面。接著，於基材的第二表面上形成一元件層。然後，從第一表面移除部分基材，以於基材中形成至少一貫孔。形成貫孔的方法包括以一第一蝕刻條件於基材中形成一第一側壁部份，第一側壁部份連接至基材的第一表面，其中第一側壁部份並具有多個第一凸起，且第一側壁部份未將元件層暴露。接著，以一第二蝕刻條件於基材中形成一第二側壁部份，第二側壁部份連接至基材的第二表面，而第一側壁部份與第二側壁部份構成貫孔，且第二側壁部份具有一平面，平面與第二表面形成一角度。之後，於貫孔中形成一導電柱，其中導電柱與元件層電性連接。

本揭露的半導體結構製作方法包括提供一基材，其中基材具有彼此相對的一第一表面與一第二表面。接著，於基材的第二表面上形成一元件層。然後，從第一表面移除部分基材，以於基材中形成至少一貫孔。形成貫孔的方法包括以一第一蝕刻條件於基材中形成一第一側壁部份，該第一側壁部份連接至該基材的該第一表面，其中第一側壁部份並具有多個第一凸起，且第一側壁部份未將元件層暴露。接著，以一第二蝕刻條件於基材中形成一第二側壁部份，第二側壁部份連接至基材的第二表面，而第一側壁部份與第二側壁部份構成貫孔，其中第二側壁部份具有多個 第二凸起，且這些第一凸起的間距小於這些第二凸起的間距。之後，於貫孔中形成一導電柱，其中導電柱與元件層電性連接。

為讓本揭露的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100a、100b、200a、200b、300a、300b、300c、300d‧‧‧半導體結構

110‧‧‧基板

111‧‧‧第一表面

112‧‧‧貫孔

113‧‧‧第二表面

114a‧‧‧第一側壁部份

114b‧‧‧第二側壁部份

115‧‧‧第一凸起

115’‧‧‧第二凸起

120‧‧‧元件層

121‧‧‧導體層

122‧‧‧第一介電層

130‧‧‧第二介電層

140‧‧‧導電柱

141‧‧‧襯層

142‧‧‧插塞

150‧‧‧外部端子

151‧‧‧接合墊

152‧‧‧凸塊

160‧‧‧重分佈導線

D₁ 、D₂ ‧‧‧間距

θ₁ 、θ₂ 、θ₃ 、θ₄ ‧‧‧角度

圖1至圖4、圖5A、圖6A、圖7A以及圖8至圖12A(或圖12B)為本揭露第一實施例的半導體結構的製作方法的流程示意圖。

圖5A為本揭露第一實施例的第一側壁部份的剖面示意圖。

圖5B為圖5A局部區域的凸起的掃描式電子顯微圖。

圖6A為本揭露第一實施例的一種貫孔的剖面示意圖。

圖6B為圖6A的貫孔側壁的局部放大示意圖。

圖6C為圖6B局部區域的掃描式電子顯微圖。

圖7A為本揭露第一實施例的另一種貫孔的剖面示意圖。

圖7B為圖7A的貫孔側壁的局部放大示意圖。

圖12A及圖12B為本揭露第一實施例的不同半導體結構的剖面示意圖。

圖13至圖17為本揭露第二實施例的形成導電柱的製作方法流程示意圖。

圖18為本揭露的另一種半導體結構的剖面示意圖。

圖19為本揭露的又一種半導體結構的剖面示意圖。

圖20為本揭露第三實施例的形成貫孔的製作方法示意圖。

圖21A為本揭露第四實施例的形成貫孔的製作方法示意圖。

圖21B為圖21A的貫孔側壁的局部放大示意圖。

圖22為本揭露第四實施例的一種半導體結構的剖面示意圖。

圖23為本揭露第四實施例的另一種半導體結構的剖面示意圖。

圖24A為本揭露第四實施例的另一種貫孔的剖面示意圖。

圖24B為圖24A的貫孔側壁的局部放大示意圖。

圖25為本揭露第四實施例的又一種半導體結構的剖面示意圖。

圖26為本揭露第四實施例的再一種半導體結構的剖面示意圖。

【第一實施例】

圖1至圖4、圖5A、圖6A、圖7A以及圖8至圖12A(或圖12B)為本揭露第一實施例的半導體結構的製作方法的流程示意圖。請參照圖1，首先，提供一基板110，此基材110具有彼此相對的一第一表面111與一第二表面113。在本實施例中，基板110可以是矽(Si)基板，但本揭露不以此為限，在其他可行的實施例中，基板110亦可以是玻璃基板、氧化鋁基板、碳化矽(SiC)基板、 III-V族半導體基板或是其他適合製作半導體結構的基板。

接著請參照圖2，於基材110的第二表面113上形成一元件層120，其中元件層120包括一導體層121以及一配置於導體層121與基材110之間的第一介電層122。在本實施例中，導體層121的材質可以是金屬、合金、金屬矽化物(metal silicide)或是其他適合導電的材質。此外，在其他可行的實施例中，導體層121亦可以是一摻雜導電層。

請繼續參照圖3與圖4，在形成元件層120後，可選擇性地薄化基材110。在本實施例中，薄化基材110的方法例如是透過晶背研磨(Grinding)製程，但本揭露不以此為限。接著，如圖4所示，可於基材110的第一表面111上形成一第二介電層130，但本揭露不以此為限。在其他可行的實施例中，亦可省略圖4的步驟，而未於基材110上形成第二介電層130。

接著，再從第一表面111移除部分基材110，以於基材110中形成至少一貫孔(未繪示)。在本實施例中，在對基材110進行蝕刻之前，可先透過微影蝕刻製程(photolithography and etch process)於基材110上形成圖案化光阻層，以定義出貫孔的分佈位置(未繪示)，之後，再以圖案化光阻層為罩幕(mask)移除基材110，移除基材110的方式例如是蝕刻。以下將搭配圖5A至圖7B，針對形成貫孔的方法進行進一步的描述。

圖5A為本揭露第一實施例的第一側壁部份的剖面示意圖。圖5B為圖5A局部區域的掃描式電子顯微圖。請參照圖5A， 以一第一蝕刻條件於基材110中形成一第一側壁部份114a，第一側壁部份114a並連接至基材110的第一表面111。在本實施例中，第一蝕刻條件為波希深反應性離子蝕刻(Bosch Deep Reactive Ion Etching；Bosch DRIE)。一般而言，波希深反應性離子蝕刻包括通以六氟化硫(SF₆ )電漿進行電漿蝕刻以及高分子量氣體進行鈍化(Passivation)兩道步驟，且這兩道步驟是不斷地交替進行，以在基板110中形成第一側壁部份114a。具體而言，鈍化步驟是指進行電漿蝕刻時，高分子量氣體將可於基材110第一側壁部份114a上形成一層聚合物(或鈍化層)，以保護第一側壁部份114a。在本實施例中，高分子量氣體可為八氟異丁烯(C₄ F₈ )，但本揭露不以此為限。在其他可行的實施例中，高分子量氣體亦可為全氟丙烷(C₃ F₈ )、高碳/氟(C/F)比例的全氟化合物(Perfluoro Compound)氣體或是其他適於形成層聚合物(或鈍化層)的氣體。

如圖5A及圖5B所示，由於在波希深反應性離子蝕刻製程中，蝕刻和鈍化兩道步驟是不斷地交替進行，因此會於第一側壁部份114a上形成多個第一凸起115。此外，無論這些第一凸起115的間距較大(如圖5B上方所示)或較小(如圖5B下方所示)，這些第一凸起115的排列都會出現一定的規律性。接著，在基材110被蝕刻至接近第一介電層122處時停止，此時，第一側壁部份114a尚未將元件層120暴露。

圖6A為本揭露第一實施例的一種貫孔的剖面示意圖。圖6B為圖6A的貫孔側壁的局部放大示意圖。圖6C為圖6B局部區 域的掃描式電子顯微圖。接著請參照圖6A，以一第二蝕刻條件於基材110中形成一第二側壁部份114b。在本實施例中，形成第二蝕刻條件的方法包括調整第一蝕刻條件的蝕刻參數，接著再以非波希深反應性離子蝕刻方法形成第二側壁部份114b。如圖6B所示，具體而言，調整第一蝕刻條件的蝕刻參數，可使位於第一側壁部份114a具有一傾斜角度，在進行後續非波希深反應性離子蝕刻製程時，這將使第二側壁部份114b與第二表面113夾一角度θ₁ 。此外，在本實施例中，非波希深反應性離子蝕刻方法例如是以離子轟擊的方式進行蝕刻。如此一來，如圖6C所示，第二側壁部份114b將會呈現不規律的粗糙表面，亦不具有呈現規律分佈的多個凸起。換言之，在本實施例中，第二側壁部份114b為一平面。

接著，請再次參照圖6A，當蝕刻至第一介電層122時，即停止蝕刻。此時第二側壁部份114b連接至基材110的第二表面113，且第一側壁部份114a與第二側壁部份114b將可構成基材110中的貫孔112。此外，在本實施例中，第二側壁部份114b與第二表面113所夾角度θ₁ 可為銳角，且角度θ₁ 介於30度至80度之間。應注意的是，上述各參數範圍僅作為例示說明，其並非用以限定本揭露。進一步而言，角度θ₁ 可能因為製程條件或是設計需求等因素有所不同，而可為其他角度(例如直角)。以下將搭配圖7A與圖7B進行進一步的描述。

圖7A為本揭露第一實施例的另一種貫孔的剖面示意圖。圖7B為圖7A的貫孔側壁的局部放大示意圖。請參照圖7A， 在基材110蝕刻速率較快的地方例如基材110的中心處，當蝕刻至第一介電層122時，可不立即停止蝕刻，而是藉由適當控制蝕刻的參數與時間，以使貫孔112底部的輪廓改變，此時，側蝕效應會較為明顯，而角度θ₂ 可因此而較大(接近直角)。如圖7B所示，此時，角度θ₂ 可為一直角或略小於直角。

在形成圖6A或圖7A的貫孔112後，於貫孔112中形成一導電柱，其中導電柱與元件層120電性連接。以下將搭配圖8至圖12A(或圖12B)，針對形成導電柱的方法進行進一步的描述。值得注意的是，以下形成導電柱的方法雖以圖6A的貫孔112為例示，但本揭露並不以此為限。在本揭露的圖7A的貫孔112、第二實施例、第三實施例或是其他未繪製的可能實施例中，亦可採用類似於圖8至圖12A(或圖12B)中的製程進行導電柱的製作。

請參照圖8，在形成貫孔112之後，接著可進一步移除部分的第一介電層122，以使第二側壁部份114b沿平面進一步至第一介電層122中。在本實施例中，移除部分第一介電層122的方法例如是非波希深反應性離子蝕刻方法，但本揭露不以此為限。在其他可行的實施例中，移除部分第一介電層122的方法亦可以是濕式蝕刻方法等。

接著，請參照圖9，沉積一襯層141於第一側壁部份114a、第二側壁部份114b以及被貫孔112暴露出的部分第一介電層122上。在本實施例中，襯層141的材質包括氧化物或其他適合的電性絕緣材質。此外，在本實施例中，沉積襯層141的方法 包括化學氣相沉積(Chemical Vapor Deposition,CVD)。具體而言，前述的化學氣相沉積包括熱化學氣相沉積(Thermal CVD)、電漿輔助化學氣相沉積(Plasma Enhanced CVD,PE-CVD)，以及使用低壓化學氣相沉積(Low Pressure CVD,LP-CVD)等方法。但在本實施例中，沉積襯層141的方法亦可採用其他適當的製程，本揭露不以此為限。

接著，請參照圖10，移除位於第一介電層122上方的襯層141與第一介電層122，以暴露出導體層121。在本實施例中，移除襯層141及第一介電層122的方法與圖8的製程步驟類似，在此不再重述。詳細而言，如圖10所示，在本實施例中，暴露導體層121的過程亦可能同時移除部分的導體層121。舉例而言，此時被移除的部份導體層121可以是一矽化物層(silicide)，但本揭露不以此為限。在另一實施例中，導體層121可包括一阻障層(barrier layer)(未繪示)與一銅金屬層(未繪示)，在此一實施例中，暴露導體層121的同時，阻障層將可被移除，而暴露出銅金屬層。具體而言，阻障層的材質可為鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)或其他適合材質。此外，銅金屬層亦可替換為適合的金屬層，本揭露不以銅金屬層為限。

接著，請參照圖11，將一導電材料填滿貫孔112以形成一插塞142。在本實施例中，導電材料可以是銅、鎢或其他適合導電的材質。此外，在本實施例中，將導電材料填充至貫孔112的方法包括物理氣相沉積(Physical Vapor Deposition,PVD)或化學氣 相沉積以及電鍍或無電電鍍的方式。具體而言，前述的物理氣相沉積包括蒸鍍(Evaporation)或濺鍍(Sputter)等方法，而化學氣相沉積包括電漿輔助化學氣相沉積(Plasma-Assisted CVD)，電鍍(Plating)或無電電鍍(Electro-less Plating)則為填充插塞的方法。如圖11所示，襯層141與插塞142構成導電柱140，且襯層141將覆蓋第一側壁部份114a與第二側壁部份114b。如此一來，將可使導電柱140與基材110彼此電性絕緣。

圖12A及圖12B為本揭露第一實施例的不同半導體結構的剖面示意圖。接著，請參照圖12A或圖12B，於第一表面111上形成一外部端子150(external terminal)。如此一來，即形成本實施例的半導體結構100a。在本實施例中，外部端子150可包括一接合墊151及一凸塊152(bump)。具體而言，接合墊151及凸塊152可為相同或不同的導電材質，例如銅、鎳、合金或其他適合導電的材質。如圖12A所示，半導體結構100a的外部端子150位於第一表面111上，並與導電柱140電性連接，以進行後續的晶圓接合(Wafer Bonding)製程，但值得注意的的是，本揭露不以此為限。在另一實施例中，形成半導體結構100a的製程方法更可包括在第一表面111上形成至少一重分佈導線160(redistribution layer)。具體而言，重分佈導線160的材質可為適合的導電材質，例如是鋁(Al)、銅或兩者的合金。如圖12B所示，重分佈導線160位於第一表面111上，且與導電柱140電性連接，並可依後續的晶圓接合製程的實際需求而與位於他處的外部端子150電性連 接。如此一來，重分佈導線160即可利用線路重佈(Redistribution)技術來進行半導體結構100a的線路佈局設計。

由於本實施例可在不同的蝕刻階段中，藉由調整蝕刻參數或改變蝕刻方法來形成不同的蝕刻條件，因此可於基材110形成第一側壁部份114a與第二側壁部份114b此種兩段式的結構，這將有助於在形成貫孔112時，避免產生未蝕刻開基材110或過度蝕刻基材110的問題。並且，亦可進一步地適當控制貫孔112的深度並避免界面尖角的產生，這亦將有利於襯層141的沉積，而使襯層141可為一具有適當厚度及連續的絕緣層，並使得導電柱140可與基材110具有良好的絕緣性。如此一來，將可避免漏電現象的產生，進而提升半導體結構100a的信賴性以及製造良率。

值得一提的是，在本揭露中，形成導電柱140的方法，除了可使第二側壁部份114b沿平面進一步至第一介電層122中之外，亦可使第二側壁部份114b進一步延伸至導體層121中。以下將搭配圖13至圖17進行進一步的描述。值得注意的是，以下形成導電柱140的方法雖以圖6A的貫孔112為例示，但本揭露並不以此為限。在本揭露的圖7A的貫孔112、第三實施例、第四實施例或是其他未繪製的可能實施例中，亦可採用類似於圖8至圖12A(或圖12B)中的製程進行導電柱的製作。

【第二實施例】

圖13至圖17為本揭露第二實施例的形成導電柱的製作方法流程示意圖。請參照圖13至圖17，本實施例的製作半導體結 構200a的方法與圖1至圖12A(或圖12B)的製作半導體結構100a的方法類似，而兩者的差異如下所述。請參照圖13，在進行圖1至圖6A的步驟以形成貫孔112之後，接著可進一步移除部分的第一介電層122，以使第二側壁部份114b進一步延伸至第一介電層122中，且暴露出導體層121。在本實施例中，移除部分第一介電層122的方法類似於圖8中的製程步驟。

接著請參照圖14至16，先沉積襯層141於第一側壁部份114a、第二側壁部份114b以及導體層121上(如圖14所示)，再移除位於導體層121上方的襯層141，以暴露出導體層121(如圖15所示)。之後再將一導電材料填滿貫孔112以形成插塞142(如圖16所示)。如此一來，襯層141與插塞142將構成導電柱140。在本實施例中，沉積襯層141、移除襯層141以及將導電材料填充至貫孔112的方法類似於圖9至圖11中的製程步驟。相關執行細節已在上述段落中詳述，在此不再重述。

接著，請參照圖17，於第一表面111上形成一外部端子150(如圖17所示)或至少一重分佈導線160(未繪示)。如此一來，即形成本實施例的半導體結構200a。在本實施例中，在本實施例中，形成外部端子150或至少一重分佈導線160的方法類似於圖12A及圖12B中的製程步驟。相關執行細節已在上述段落中詳述，在此不再重述。

類似地，由於半導體結構200a與半導體結構100a的結構差異僅在於襯層141是否延伸至與導體層121相連，但這並不 影響導電柱140可與元件層120電性連接，並與基材110彼此電性絕緣的技術特徵。因此，形成半導體結構200a的製作方法同樣地具有上述形成半導體結構100a的製作方法所描述的優點，在此便不再贅述。

【第三實施例】

圖18為本揭露的另一種半導體結構的剖面示意圖。圖19為本揭露的又一種半導體結構的剖面示意圖。如圖18以及19所示，圖18及圖19的半導體結構100b及200b與圖12A及圖17的半導體結構100a及200a類似，唯兩者的差異在於第二側壁部份114b與第二表面113所夾角度θ₃ 為直角。因此，當可在形成本揭露的圖7A的貫孔112之後，進一步分別採用圖8至圖12A或圖13至圖17的製程進行導電柱的製作後，分別形成半導體結構100b及200b。然而，值得一提的是，除上述方法之外，亦可採用下述製程來形成半導體結構100b及200b。以下將搭配圖20進行進一步地描述。

圖20為本揭露第三實施例的形成貫孔的製作方法示意圖。本實施例的製作貫孔112的方法與圖1至圖7B的製作貫孔112的方法類似，而兩者的差異如下所述。請參照圖20，在進行圖1至圖5的步驟以形成第一側壁部份114a之後，接著以第二蝕刻條件於基材110中形成一第二側壁部份114b。在本實施例中，前述的第二蝕刻條件是以非波希深反應性離子蝕刻方法形成一第二側壁部份114b。如此一來，第二側壁部份114b與第二表面113所夾 角度θ₃ 可為一直角或略小於直角。接著，可進一步分別採用圖8至圖12A或圖13至圖17的製程進行導電柱的製作，即可分別形成半導體結構100b及200b。其餘步驟的相關執行細節已在上述的第一及第二實施例中詳述，相關細節請參考上述段落，在此不再重述。

此外，在本實施例中，半導體結構100b及200b亦可視實際需求進行圖12B的製程，以進行半導體結構100b及200b的線路佈局設計，相關的執行細節已在上述的第一實施例中詳述，請參考上述段落，在此不再重述。

【第四實施例】

圖21A為本揭露第四實施例的形成貫孔的製作方法示意圖。圖21B為圖21A的貫孔側壁的局部放大示意圖。請參照圖21A，在進行圖1至圖5的步驟以形成第一側壁部份114a之後，接著以第二蝕刻條件於基材110中形成一第二側壁部份114b，而第一側壁部份114a與第二側壁部份114b將可構成基材110中的貫孔112。在本實施例中，形成第二蝕刻條件的方法包括調整第一蝕刻條件的蝕刻參數後，接著再繼續以波希深反應性離子蝕刻方法形成第二側壁部份114b。如此一來，第二側壁部份114b上將可具有多個第二凸起115’，且這些第二凸起115’的排列亦都會具有一定的規律性。此外，如圖21B所示，在本實施例中，可藉由適當調整第一蝕刻條件的蝕刻參數，以使第一凸起115的間距D₁ 會小於第二凸起115’的間距D₂ 。

圖22為本揭露第四實施例的一種半導體結構的剖面示意圖。圖23為本揭露第四實施例的另一種半導體結構的剖面示意圖。請參照圖22及圖23，在形成圖21A的貫孔112之後，接著，可進一步分別採用圖8至圖12A或圖13至圖17的製程以進行導電柱的製作，即可分別形成半導體結構300a及300b。上述步驟的相關執行細節已在前述的第一及第二實施例中詳述，相關細節請參考上述段落，在此不再重述。

值得注意的是，第二凸起115’的形狀，除了圖21B所示的圓弧狀外，亦可能因為製程條件或是設計需求等因素有所不同，而可控制蝕刻的時間以形成不同的輪廓。以下將搭配圖24A至圖26進行進一步地描述。

圖24A為本揭露第四實施例的另一種貫孔的剖面示意圖。圖24B為圖24A的貫孔側壁的局部放大示意圖。請參照圖24A，圖24A所示的製程步驟與圖7A類似，可藉由適當控制蝕刻的時間，以使貫孔112底部的輪廓改變，此時，側蝕效應會較為明顯，而角度θ₄ 可因此而較大(接近直角)。如圖24B所示，此時，角度θ₄ 可為一直角或略小於直角。相關細節請參考上述相關段落，於此不再贅述。

圖25為本揭露第四實施例的又一種半導體結構的剖面示意圖。圖26為本揭露第四實施例的再一種半導體結構的剖面示意圖。在形成圖24A的貫孔112之後，接著，可進一步分別採用圖8至圖12A或圖13至圖17的製程進行導電柱的製作，即可分別 形成半導體結構300c及300d。上述步驟的相關執行細節已在前述的第一及第二實施例中詳述，相關細節請參考上述段落，在此不再重述。

此外，在本實施例中，半導體結構300a、300b、300c以及300d亦可視實際需求進行圖12B的製程，以進行半導體結構300a、300b、300c以及300d的線路佈局設計，相關的執行細節已在上述的第一實施例中詳述，請參考上述段落，在此不再重述。

由於半導體結構300a、300b、300c以及300d與半導體結構100a差異僅在於第二凸起115’的有無，但這並不影響導電柱140可與元件層120電性連接，並與基材110彼此電性絕緣的技術特徵。因此，形成半導體結構300a、300b、300c以及300d的製作方法同樣地具有上述形成半導體結構100a的製作方法所描述的優點，在此便不再贅述。

綜上所述，本揭露可在不同的蝕刻階段中，藉由調整蝕刻參數或改變蝕刻方法來形成不同的蝕刻條件，因此可於貫孔的側壁上形成兩段式的結構，這將有助於適當控制貫孔的深度並避免界面尖角的產生，並亦將有利於後續製程的進行，並避免漏電現象的產生。如此一來，將可提升半導體結構的信賴性以及製造良率。

雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾，故本揭露的保護範圍 當視後附的申請專利範圍所界定者為準。

100a‧‧‧半導體結構

111‧‧‧第一表面

140‧‧‧導電柱

141‧‧‧襯層

142‧‧‧插塞

150‧‧‧外部端子

151‧‧‧接合墊

152‧‧‧凸塊

θ₁ ‧‧‧角度

Claims (25)

1. 一種半導體結構，包括：一基材，具有一第一表面、一第二表面相對於該第一表面、以及至少一貫穿該基材的貫孔，其中該基材在該貫孔處包含：一第一側壁部份，連接至該基材的該第一表面，該第一側壁部份具有多個第一凸起，該些第一凸起規律地分布於該第一側壁部份的表面；以及一第二側壁部份，連接至該基材的該第二表面，該第二側壁部份具有一平面，該平面與該第二表面形成一角度；一元件層，位於該基材的該第二表面上，且該基材的該第二側壁部份沿該平面進一步延伸至該元件層內；以及至少一導電柱，位於該貫孔中，其中該導電柱與該元件層電性連接。
2. 如申請專利範圍第1項所述的半導體結構，其中該角度為一直角。
3. 如申請專利範圍第1項所述的半導體結構，其中該角度為一銳角，介於30度至80度之間。
4. 如申請專利範圍第1項所述的半導體結構，其中該元件層包括：一導體層；以及一第一介電層，配置於該導體層與該基材之間，其中該第二側壁部份進一步延伸至該第一介電層內，以暴露出該導體層。
5. 如申請專利範圍第1項所述的半導體結構，其中該導電柱包括：一插塞，配置於該貫孔內；一襯層，位於該基材跟該插塞之間，其中該襯層覆蓋該第一側壁部份與該第二側壁部份，以使該導電柱與該基材絕緣。
6. 如申請專利範圍第1項所述的半導體結構，更包括至少一重分佈導線或外部端子，其中該重分佈導線或外部端子配置於該第一表面上，並且與該導電柱電性連接。
7. 如申請專利範圍第1項所述的半導體結構，更包括一第二介電層，位於該第一表面上。
8. 一種半導體結構，包括：一基材，具有一第一表面、一第二表面相對於該第一表面、以及至少一貫穿該基材的貫孔，其中該基材在該貫孔處包含：一第一側壁部份，連接至該基材的該第一表面，該第一側壁部份具有多個第一凸起，該些第一凸起規律地分布於該第一側壁部份的表面；以及一第二側壁部份，連接至該基材的該第二表面，該第二側壁部份具有多個第二凸起，該些第二凸起規律地分布於該第二側壁部份的表面，且該些第一凸起的間距小於該些第二凸起的間距；一元件層，位於該基材的該第二表面上，且該第二側壁部份進一步延伸至該元件層內；以及 至少一導電柱，位於該貫孔中，其中該導電柱與該元件層電性連接。
9. 如申請專利範圍第8項所述的半導體結構，其中該元件層包括：一導體層；以及一第一介電層，配置於該導體層與該基材之間，其中該第二側壁部份進一步延伸至該第一介電層內，以暴露出該導體層。
10. 如申請專利範圍第8項所述的半導體結構，其中該導電柱包括：一插塞，配置於該貫孔內；一襯層，位於該基材跟該插塞之間，其中該襯層覆蓋該第一側壁部份與該第二側壁部份，以使該導電柱與該基材絕緣。
11. 如申請專利範圍第8項所述的半導體結構，更包括至少一重分佈導線或外部端子，其中該重分佈導線或外部端子配置於該第一表面上，並且與該導電柱電性連接。
12. 如申請專利範圍第8項所述的半導體結構，更包括一第二介電層，位於該第一表面上。
13. 一種半導體結構的製造方法，包括：提供一基材，其中該基材具有彼此相對的一第一表面與一第二表面；於該基材的該第二表面上形成一元件層；從該第一表面移除部分該基材，以於該基材中形成至少一貫 孔，其中形成該貫孔的方法包括：以一第一蝕刻條件於該基材中形成一第一側壁部份，該第一側壁部份連接至該基材的該第一表面，其中該第一側壁部份並具有多個第一凸起，且該第一側壁部份未將該元件層暴露；以及以一第二蝕刻條件於該基材中形成一第二側壁部份，該第二側壁部份連接至該基材的該第二表面，而該第一側壁部份與該第二側壁部份構成該貫孔，且該第二側壁部份具有一平面，該平面與該第二表面形成一角度；以及於該貫孔中形成一導電柱，其中該導電柱與該元件層電性連接。
14. 如申請專利範圍第13項所述的半導體結構的製造方法，更包括於該基材中形成該貫孔之前，薄化該基材。
15. 如申請專利範圍第13項所述的半導體結構的製造方法，其中該第一蝕刻條件為波希深反應性離子蝕刻，且該第二蝕刻條件為非波希深反應性離子蝕刻。
16. 如申請專利範圍第13項所述的半導體結構的製造方法，其中該第一蝕刻條件為波希深反應性離子蝕刻，且形成該第二蝕刻條件的方法包括調整該第一蝕刻條件的蝕刻參數。
17. 如申請專利範圍第13項所述的半導體結構的製造方法，其中該角度為一銳角，介於30度至80度之間。
18. 如申請專利範圍第13項所述的半導體結構的製造方法， 其中該角度為一直角。
19. 如申請專利範圍第13項所述的半導體結構的製造方法，其中該元件層包括一導體層以及一配置於該導體層與該基材之間的第一介電層，而該導電柱的形成方法包括：移除部分該第一介電層，以使該第二側壁部份進一步延伸至該第一介電層中；沉積一襯層於該第一側壁部份與該第二側壁部份以及被該貫孔暴露出的該第一介電層上；移除位於該第一介電層上方的該襯層與該第一介電層，以暴露出該導體層；以及將一導電材料填滿該貫孔以形成一插塞，其中該襯層與該插塞構成該導電柱，且該襯層覆蓋該第一側壁部份與該第二側壁部份，以使該導電柱與該基材絕緣。
20. 如申請專利範圍第13項所述的半導體結構的製造方法，其中該元件層包括一導體層以及一配置於該導體層與該基材之間的第一介電層，而該導電柱的形成方法包括：移除部分該第一介電層，以使該第二側壁部份進一步延伸至該第一介電層中，且暴露出該導體層；沉積一襯層於該第一側壁部份與該第二側壁部份以及該導體層上；移除位於該導體層上方的該襯層，以暴露出該導體層；以及將一導電材料填滿該貫孔以形成一插塞，其中該襯層與該插 塞構成該導電柱，且該襯層覆蓋該第一側壁部份與該第二側壁部份，以使該導電柱與該基材絕緣。
21. 一種半導體結構的製造方法，包括：提供一基材，其中該基材具有彼此相對的一第一表面與一第二表面；於該基材的該第二表面上形成一元件層；從該第一表面移除部分該基材，以於該基材中形成至少一貫孔，其中形成該貫孔的方法，包括：以一第一蝕刻條件於該基材中形成一第一側壁部份，該第一側壁部份連接至該基材的該第一表面，其中該第一側壁部份具有多個第一凸起，且該第一側壁部份未將該元件層暴露；以及以一第二蝕刻條件於該基材中形成一第二側壁部份，該第二側壁部份連接至該基材的該第二表面，而該第一側壁部份與該第二側壁部份構成該貫孔，其中該第二側壁部份具有多個第二凸起，且該些第一凸起的間距小於該些第二凸起的間距；以及於該貫孔中形成一導電柱，其中該導電柱與該元件層電性連接。
22. 如申請專利範圍第21項所述的半導體結構的製造方法，更包括於該基材中形成該貫孔之前，薄化該基材。
23. 如申請專利範圍第21項所述的半導體結構的製造方法， 其中該第一蝕刻條件為波希深反應性離子蝕刻，且形成該第二蝕刻條件的方法包括調整該第一蝕刻條件的蝕刻參數。
24. 如申請專利範圍第21項所述的半導體結構的製造方法，其中該元件層包括一導體層以及一配置於該導體層與該基材之間的第一介電層，而該導電柱的形成方法包括：移除部分該第一介電層，以使該第二側壁部份進一步延伸至該第一介電層中；沉積一襯層於該第一側壁部份與該第二側壁部份以及被該貫孔暴露出的該第一介電層上；移除位於該第一介電層上方的該襯層與該第一介電層，以暴露出該導體層；以及將一導電材料填滿該貫孔以形成一插塞，其中該襯層與該插塞形成該導電柱，且該襯層覆蓋該第一側壁部份與該第二側壁部份，以使該導電柱與該基材絕緣。
25. 如申請專利範圍第21項所述的半導體結構的製造方法，其中該元件層包括一導體層以及一配置於該導體層與該基材之間的第一介電層，而該導電柱的形成方法包括：移除部分該第一介電層，以使該第二側壁部份進一步延伸至該第一介電層中，且暴露出該導體層；沉積一襯層於該第一側壁部份與該第二側壁部份以及該導體層上；移除位於該導體層上方的該襯層，以暴露出該導體層；以及 將一導電材料填滿該貫孔以形成一插塞，其中該襯層與該插塞構成該導電柱，且該襯層覆蓋該第一側壁部份與該第二側壁部份，以使該導電柱與該基材絕緣。