[go: up one dir, main page]

TWI488306B - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
TWI488306B
TWI488306B TW099131512A TW99131512A TWI488306B TW I488306 B TWI488306 B TW I488306B TW 099131512 A TW099131512 A TW 099131512A TW 99131512 A TW99131512 A TW 99131512A TW I488306 B TWI488306 B TW I488306B
Authority
TW
Taiwan
Prior art keywords
region
gate electrode
gate
semiconductor device
semiconductor substrate
Prior art date
Application number
TW099131512A
Other languages
English (en)
Other versions
TW201133848A (en
Inventor
疋田智之
Original Assignee
夏普股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 夏普股份有限公司 filed Critical 夏普股份有限公司
Publication of TW201133848A publication Critical patent/TW201133848A/zh
Application granted granted Critical
Publication of TWI488306B publication Critical patent/TWI488306B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/023—Manufacture or treatment of FETs having insulated gates [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H10D84/0142—Manufacturing their gate conductors the gate conductors having different shapes or dimensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0147—Manufacturing their gate sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，特別係關於一種高耐壓電晶體。
電晶體之製造製程正在向微細化發展，近年來電晶體之小型化日益發展，從而要求避免隨此而於汲極端部所產生之電場集中。對於要求耐壓特性之高壓用電晶體(例如，用於液晶顯示器用驅動電路之MOS電晶體)，製造製程亦向微細化發展，且電晶體之尺寸在縮小，但另一方面，期望改善閘極與汲極之間所產生之電場集中。特別期望改善由該電場集中所導致的GIDL(Gate Induced Drain Leakage，閘極誘導汲極洩漏)。
作為改善該電場集中之技術，已知有將閘極電極端部之下方之閘極氧化膜形成為較通道區域更厚之技術(偏移LOCOS(Local Oxidation Of Silicon，矽局部氧化))或者將該技術改良後之技術，例如，於汲極高濃度區域與閘極電極之間、及矽化物區域與閘極電極之間設置偏移區域之技術(例如，參照專利文獻1)。
以下，對該汲極高濃度區域與閘極電極之間、及矽化物區域與閘極電極之間設置偏移區域之技術，參照圖19進行說明。
圖19係該先前技術之半導體裝置之剖面圖。該先前技術之半導體裝置中，MOS型場效電晶體之汲極區域包含：第2導電型之低濃度擴散層70，其係形成於第1導電型之半導體基板1表面；第2導電型之高濃度擴散層130，其係被上述低濃度擴散層70所包圍，且自上述低濃度擴散層70之外周起相隔特定距離而形成於內側；及矽化物層120，其係被上述高濃度擴散層130所包圍，且自上述高濃度擴散層130之外周起相隔特定距離而形成於內側。而且，該矽化物層120係與自閘極電極90上之一區域之上部起至高濃度擴散層130之一區域之上部所形成之偏移形成用絕緣膜層300相鄰而配置，藉此與閘極電極90等隔開特定距離而形成。即，矽化物層120係與閘極電極90上之其他區域夾持偏移區域(圖19之B)而形成。
[先行技術文獻] [專利文獻]
[專利文獻1]日本專利特開2004-47721號公報
然而，於該先前技術中，必須形成偏移形成用絕緣膜層並進行圖案化。為於上層對新的層進行圖案化，必須考慮光微影步驟之加工精度而使電晶體之尺寸變大(例如，圖19之A、C之加工精度。A係閘極電極90上之矽化物層120之邊緣端部與閘極電極90之端部之距離，其係偏移形成用絕緣膜300與閘極電極90之叠合寬度。C係元件分離區域20之端部與汲極區域之矽化物層120端部之距離)。又，在設置於上層之偏移形成用絕緣膜層與閘極電極叠合之情形時，於閘極電極中均勻地摻雜雜質變得困難，故必須考慮電晶體之特性之不均(例如，閘極電極之電性不均)而設計。
本發明係鑒於上述情形而完成者，其係提供一種可緩和閘極與汲極之間所產生之電場集中，且能以更簡易之步驟進行製造的高壓用電晶體。
根據本發明，提供一種半導體裝置及其製造方法，該半導體裝置包含：第1閘極電極，其係介隔閘極絕緣膜而形成於半導體基板上；第2閘極電極，其係介隔上述閘極絕緣膜而形成於上述半導體基板上，且介隔絕緣性之間隔件而配置於第1閘極電極之側面；源極區域及汲極區域，其係以夾持第1及第2閘極電極之方式形成於上述半導體基板上；以及電場緩和區域，其係以夾持第1閘極電極下方之上述半導體基板之一部分區域之方式而形成，且以與第2閘極電極和上述源極區域及汲極區域疊合之方式而形成。
本發明之半導體裝置包含：第1閘極電極，其係介隔閘極絕緣膜而形成於半導體基板上；第2閘極電極，其係介隔上述閘極絕緣膜而形成於上述半導體基板上，且介隔絕緣性之間隔件而配置於第1閘極電極之側面；源極區域及汲極區域，其係以夾持第1及第2閘極電極之方式形成於上述半導體基板上；以及電場緩和區域，其係以夾持第1閘極電極下方之上述半導體基板之一部分區域之方式而形成，且以與第2閘極電極和上述源極區域及汲極區域疊合之方式而形成；故可使第1閘極電極與源極區域及汲極區域之距離變大，且可經由電場緩和區域而施加電場。因此，可緩和閘極與汲極之間所產生之電場集中。
又，於形成閘極電極之階段，可設置使第1閘極電極與源極區域及汲極區域之距離變大之區域，故無須於上層對新的層進行圖案化。因此，可提供一種能以更簡易之步驟進行製造之半導體裝置。
又，由於無須於上層對新的層進行圖案化，故不易受到光微影步驟之加工精度之影響，從而可提供更小的半導體裝置。
本發明之半導體裝置包含：第1閘極電極，其係介隔閘極絕緣膜而形成於半導體基板上；第2閘極電極，其係介隔上述閘極絕緣膜而形成於上述半導體基板上，且介隔絕緣性之間隔件而配置於第1閘極電極之側面；源極區域及汲極區域，其係以夾持第1及第2閘極電極之方式形成於上述半導體基板上；以及電場緩和區域，其係以夾持第1閘極電極下方之上述半導體基板之一部分區域之方式而形成，且以與第2閘極電極和上述源極區域及汲極區域疊合之方式而形成。
此處，所謂半導體基板，不僅包含預先注入有雜質之基板，而且亦包含具有於1個或複數個區域中注入有雜質而形成之所謂井區域之基板。又，所謂絕緣性之間隔件，係指填埋電極之側面或電極與電極之空間之絕緣性結構物，例如，一般所言之側壁係相當於此。該絕緣性之間隔件只要係具備與側壁相同功能之結構物即可，其材料並無特別限定。
又，此處所謂電場緩和區域，係指以夾持產生於第1閘極電極下方之半導體基板之一區域中之通道的方式，分別設置於源極區域側與汲極區域側之區域。該電場緩和區域係指自通道起至源極區域或汲極區域為止之半導體基板之區域，該區域之一部分係與通道相接，該區域之其他部分係與源極區域或汲極區域相接。該電場緩和區域含有與源極區域‧汲極區域為相同導電型之雜質而構成，而且含有與通道為相反導電型之雜質而構成。
於本發明之一實施形態中，第2閘極電極係由複數個電極所構成，且上述複數個電極彼此係介隔絕緣性之間隔件而配置。
根據本實施形態，可使第1閘極電極與源極區域及汲極區域之距離變大，且可使第2閘極和源極區域及汲極區域之間之電容變小。又，由於使該電容變小，故上述複數個電極之線寬亦可小於第1閘極電極之線寬。
又，上述複數個電極中之絕緣性之間隔件之寬度可為0.3微米以下。間隔件例如在以絕緣膜而構成時，間隔件之寬度若大於0.3微米，則必須使該絕緣膜之膜厚大於一般的膜厚之厚度(例如為0.05~0.15微米)，從而導致製造上之成本變大。因此，上述間隔件之寬度為0.3微米以下為宜。
又，於本發明之一實施形態中，第2閘極電極之線寬係大於第1閘極電極之線寬。
根據本實施形態，由於可使第1閘極電極與源極區域及汲極區域之距離更大，故可提供一種適合於高耐壓用途之電晶體。
於本實施形態中，第2閘極電極亦可由複數個電極而構成，且上述複數個電極彼此可介隔絕緣性之間隔件而配置，上述複數個電極之線寬亦可小於第1閘極電極之線寬。
又，於本發明之一實施形態中，第2閘極電極係配置於較第1閘極電極更靠汲極區域側，且僅配置於汲極區域側。
根據本實施形態，可使第1閘極電極與汲極區域之距離變大，且可使第1閘極電極與源極區域之距離相對變小，故可緩和閘極與汲極之間所產生之電場集中，並設計更小的電晶體。
又，於本發明之一實施形態中，上述半導體基板與第1及第2閘極電極係由矽材料形成，且第1及第2閘極電極和上述源極區域及汲極區域係於表面形成有矽化物層。
根據本實施形態，可使閘極電極、上述源極區域及汲極區域之電阻值變小，故可緩和電場集中，並實現電晶體之低電阻化及高速化。
又，於本發明之一實施形態中，第1閘極電極係與用以對第1閘極電極施加電位之信號佈線電性連接，第2閘極電極係與第1閘極電極及上述信號佈線電性絕緣。
根據本實施形態，第2閘極電極不會對上述源極區域及汲極區域帶來能動性作用，故無須考慮增加閘極與汲極間之寄生電容。因此，可將第1閘極電極與源極區域及汲極區域之距離設定得更大。因此，可提供一種適合於更高耐壓用途之電晶體。
又，於本發明之一實施形態中，第1閘極電極係與上述信號佈線電性連接，第2閘極電極係與第1閘極電極及上述信號佈線電性連接。
根據本實施形態，在對第1閘極電極施加來自控制信號之電位時，第2閘極電極亦被施加相同之電位，故電場緩和區域之半導體基板表面側之載子得以高濃度化，從而可實現電晶體之低電阻化及高速化。
又，本發明之一實施形態亦可為一種半導體基板，其除包含上述發明之半導體裝置外，進而包含第2半導體裝置，該第2半導體裝置包含：閘極電極，其係介隔上述閘極絕緣膜而形成於上述半導體基板上，且於側面包含絕緣性之間隔件；第2源極區域及汲極區域，其係以夾持上述閘極電極之方式形成於上述半導體基板上；及第2電場緩和區域，其係以夾持上述閘極電極下部之上述半導體基板之一部分區域之方式而形成，且以與第2源極區域及汲極區域疊合之方式而形成。
根據本實施形態，可將能緩和電場集中之高耐壓用半導體與低耐壓用半導體形成於同一半導體基板，因此可提供一種例如適合於顯示裝置之顯示裝置用半導體基板。
又，本發明之半導體裝置製造方法包括：於半導體基板上形成閘極絕緣膜之步驟；於上述閘極絕緣膜上形成光阻膜，並以使上述光阻膜覆蓋上述半導體基板上之一區域之方式對光阻膜進行圖案化之步驟；第1雜質注入步驟，其係將已圖案化之上述光阻膜作為遮罩，對上述半導體基板注入與上述半導體基板所具有之導電型為相反導電型之雜質；於第1雜質注入步驟之後，去除上述光阻膜之步驟；於已去除上述光阻膜之基板上形成閘極電極膜，並以使第1閘極電極介隔上述閘極絕緣膜而配置於上述一區域，且使第2閘極電極於第1閘極電極之側面介隔空間而配置於上述一區域以外之其他區域之方式，對上述閘極電極膜進行圖案化之步驟；於已圖案化之第1及第2閘極電極上形成絕緣膜，並進行回蝕，藉此於第1及第2閘極電極之側面與第1及第2閘極電極間之空間形成絕緣性之間隔件之步驟；及第2雜質注入步驟，其係將第1及第2閘極電極與上述絕緣性之間隔件作為遮罩，對上述半導體基板注入與上述雜質為相同導電型之雜質。
根據本發明之半導體裝置製造方法，於形成閘極電極之階段，形成第1閘極電極與第2閘極電極，並將第1閘極電極及第2閘極電極與上述絕緣性之間隔件作為遮罩而形成源極區域及汲極區域，故無須為使第1閘極電極與源極區域及汲極區域之距離變大，而於上層對新的層進行圖案化。因此，能以更簡易之方法製造高耐壓用電晶體。又，由於無須於上層對新的層進行圖案化，故不易受到光微影步驟之加工精度之影響，從而可製造更小的半導體裝置。
又，本發明之半導體裝置製造方法包括：第1閘極絕緣膜形成步驟，其係於以元件分離法被分離為第1區域與第2區域之半導體基板上形成閘極絕緣膜；於上述閘極絕緣膜上形成光阻膜，並以使上述光阻膜覆蓋上述半導體基板上之第1區域中之一區域及第2區域之方式，對光阻膜進行圖案化之步驟；第1雜質注入步驟，其係將已圖案化之上述光阻膜作為遮罩，對上述半導體基板注入與上述半導體基板所具有之導電型為相反導電型之雜質；於第1雜質注入步驟之後，去除上述光阻膜之步驟；第2閘極絕緣膜形成步驟，其係於去除上述光阻膜之後，去除第2區域中之上述閘極絕緣膜，於第2區域形成與上述閘極絕緣膜不同之第2閘極絕緣膜；於形成有第2閘極絕緣膜之基板上形成閘極電極膜，並以使第1閘極電極介隔上述閘極絕緣膜而配置於第1區域之上述一區域，使第2閘極電極於第1閘極電極之側面介隔空間而配置於上述一區域以外之其他區域，且使第3閘極電極配置於第2區域之方式，對上述閘極電極膜進行圖案化之步驟；第2雜質注入步驟，其係將已圖案化之上述閘極電極膜作為遮罩，對上述半導體基板之第2區域注入與上述雜質為相同導電型之雜質；於第2雜質注入步驟之後，於注入有雜質之上述半導體基板上形成絕緣膜，並進行回蝕，藉此於第1至第3閘極電極之側面與第1及第2閘極電極間之空間形成絕緣性之間隔件之步驟；及第3雜質注入步驟，其係將第1至第3閘極電極與上述絕緣性之間隔件作為遮罩，對上述半導體基板注入與上述雜質為相同導電型之雜質。
根據本發明之半導體裝置製造方法，於形成閘極電極之階段，形成第1閘極電極及第2閘極電極以及第3閘極電極，並將第1閘極電極及第2閘極電極、第3閘極電極以及上述絕緣性之間隔件作為遮罩而形成源極區域及汲極區域，故可將使第1閘極電極與源極區域及汲極區域之距離變大後之高耐壓用電晶體及低耐壓用電晶體形成於同一半導體基板上。
以下，使用圖式所示之實施形態詳細敍述本發明。
(第1實施形態)
圖1中表示本發明第1實施形態之半導體裝置。圖1係該半導體裝置之概念性剖面圖。如圖1所示，本實施形態之半導體裝置1具備：經由閘極氧化膜6而形成於P型半導體基板1上之閘極電極9A、9B、9C；以夾持該閘極電極9A、9B、9C之方式形成之N型源極‧汲極區域12；及N型漂移區域7，其係以夾持閘極電極9A下方之半導體基板1之一部分區域之方式而形成，且以與閘極電極9B、9C及N型源極‧汲極區域12疊合之方式而形成。
本實施形態之半導體裝置1中，使用矽基板作為半導體基板1。於矽基板上設置有P型井區域4A，於該區域內形成有半導體裝置1。該半導體基板1可使用形成有摻雜有P型或N型雜質之1個或複數個井區域者，亦可使用以特定之濃度預先摻雜有P型或N型雜質者。本實施形態中，為設置下述之矽化物層13而使用矽材料作為半導體基板1之材料，但該半導體基板1之材料只要係可形成電晶體(半導體裝置)者則並無特別限定。半導體基板1亦可為由除矽以外之例如鍺等之元素半導體、化合物半導體(例如，矽鍺等)、堆積於玻璃基板上之多晶矽、非晶矽所形成之基板。
又，如圖1所示，閘極氧化膜6係形成於上述半導體基板1上。為將閘極電極9A、9B、9C與半導體基板1電性絕緣，該閘極氧化膜6於閘極電極9A、9B、9C之下部，與閘極電極9A、9B、9C相接而設置。又，該閘極氧化膜6自閘極電極9A、9B、9C之下部起延伸至N型源極‧汲極區域12之側方為止。
又，閘極氧化膜6係由氧化矽膜形成。該閘極氧化膜6只要係將閘極電極與半導體基板電性絕緣之膜則並無特別限定，例如，可由氮化矽膜之類的單層膜、或以氧化矽膜與氮化矽膜構成之積層膜而形成。
又，閘極氧化膜6之膜厚可根據所要求之電晶體之特性、動作電壓等而適當變更，但由於本實施形態為高耐壓用之電晶體，故以45 nm之厚度而形成。在用於高耐壓之用途之電晶體之情形時，以例如30~60 nm之厚度而形成即可。
又，如圖1所示，閘極電極9A、9B、9C係形成於上述閘極氧化膜6上，且於其表面形成有矽化物層13。又，閘極電極9A、9B、9C構成為閘極電極9A位於中央，閘極電極9B與閘極電極9C介隔閘極電極9A側面之側壁11而位於兩側。
閘極電極9A係用以控制流動於電晶體之源極與汲極間之電流之電極，相當於通常之電晶體之閘極電極。亦即，閘極電極9A於該閘極電極9A下方之半導體基板之一區域中具備通道。
相對於此，閘極電極9B、9C並非係用以積極地控制流動於電晶體之源極與汲極間之電流之電極，可認為係模擬性閘極電極。亦即，該閘極電極9B、9C係藉由對下述N型漂移區域7施加電場而可使N型漂移區域7之電阻發生變化之電極，於該閘極電極9B、9C之下方不存在通道。
又，該等閘極電極9A、9B、9C於側面具備側壁11，閘極電極9A、9B、9C因該側壁11而彼此絕緣。若自上表面方向把握，則於構成對之2個N型源極‧汲極區域12之間之區域(存在有通道之區域)中，閘極電極9A、9B、9C因側壁11而彼此絕緣。
由於採用如上所述閘極電極9A、9B、9C之構成，故閘極電極9A發揮作為控制流動於電晶體的源極與汲極間之電流之閘極電極之功能，且閘極電極9B、9C不發揮作為閘極電極之上述功能。亦即，閘極電極9B、9C並未積極地控制流動於電晶體之源極與汲極間之上述電流。又，將下述N型漂移區域7與通道之邊界設置於閘極電極9A之側面下方附近，且與閘極電極9B、9C隔開配置，故閘極電極9A使閘極電極9A與汲極間之電場集中得以緩和，但另一方面，閘極電極9B、9C對閘極電極9A與汲極間之電場集中幾乎不造成影響。因此，閘極電極9B、9C有助於使閘極電極9A與源極‧汲極擴散區域12之距離變大。又，閘極電極9A與汲極之間係可經由N型漂移區域7而施加電場。
又，閘極電極9A、9B、9C係由多晶矽膜構成，且以相同層而形成。本實施形態中，該等閘極電極9A、9B、9C係以相同層、亦即相同層構成而形成，故可由相同步驟而形成，因此，於形成下述N型源極‧汲極擴散區域12時，無須對用以形成偏移區域之新的層進行圖案化。
再者，若考慮於該等閘極電極9A、9B、9C中設置下述之矽化物層13而實現低電阻化，則該等閘極電極較佳為由矽材料形成，但若不設置矽化物層13，則電極亦可由通常所使用之導電性之材料而形成。例如，可使用鋁、銅、金、鉑、鎢、鉭、鈦等之金屬材料。又，亦可為單層結構、複層結構之任一者。
又，側壁11係設置於閘極電極9A、9B、9C之側面，並填埋閘極電極9A與閘極電極9B、9C之空間。本實施形態中，側壁11係由氧化矽膜所形成。
為填埋閘極電極9A與閘極電極9B、9C之空間，側壁11之膜厚必須為該空間之1/2以上之膜厚。因此，於本實施形態中，相對於閘極電極9A與閘極電極9B、9C之空間0.3微米而以0.15微米以上之膜厚形成。該側壁11填埋閘極電極9A與閘極電極9B、9C之空間，故於形成下述N型源極‧汲極擴散區域12時，該等閘極電極9A、9B、9C與側壁11可作為用以形成偏移區域之層而發揮功能。
再者，該側壁11之材料只要係填埋電極之側面或電極與電極之空間之絕緣性材料，亦即具備與側壁相同之功能者，則材料並無特別限定。例如，可使用氮化矽膜等之絕緣膜。
又，矽化物層13係形成於閘極電極9A、9B、9C之表面。該矽化物層13係為使閘極電極低電阻化而設置，於本實施形態中，其係由矽化鈦(TiSi2 )之材料所形成。本實施形態中，於下述N型源極‧汲極區域12中，亦形成有該矽化物層13。對於該矽化物層13而言，將閘極電極9A、9B、9C與N型源極‧汲極區域12以矽材料(矽、多晶矽)而形成，且使高熔點金屬與矽化物發生反應，藉此可於閘極電極與源極‧汲極區域中同時且自我對準地形成矽化物層。因此，可於閘極電極9A、9B、9C與N型源極‧汲極區域12之雙方形成矽化物層。又，閘極電極9A、9B、9C與N型源極‧汲極區域12中即便同時形成有矽化物層13，亦會由於存在於閘極電極9A、9B、9C之側面之側壁11而使閘極電極9A、9B、9C與N型源極‧汲極區域12之間不會發生電性短路。因此，可使閘極電極與源極‧汲極區域容易低電阻化，故便於提高電晶體之特性。
再者，於該矽化物層13中，除上述矽化鈦(TiSi2 )以外，且除鎢或鉬等高熔點金屬與矽之化合物(WSi2 、MoSi2 )以外，亦可使用鈷、鎳、鉑等貴金屬與矽之化合物(CoSi2 、NiSi2 、PtSi2 )。
又，如圖1所示，N型源極‧汲極區域12係以夾持閘極電極9A、9B、9C之方式形成於閘極電極9A、9B、9C之側之半導體基板1上，N型漂移區域7係以夾持閘極電極9A下方之半導體基板1之一部分區域之方式而形成，且以與閘極電極9B、9C及N型源極‧汲極區域12疊合之方式而形成。
N型源極‧汲極區域12係形成於自閘極電極9B之左側(圖1)之側壁11之側面下方起直至元件分離區域2之側面之間的半導體基板1上。而且，N型源極‧汲極區域12係形成於自閘極電極9C之右側(圖1)之側壁11之側面下方起直至元件分離區域2之側面之間的半導體基板1上，進而，於該N型源極‧汲極區域12之表面形成有矽化物層。
於本實施形態中，N型源極‧汲極區域12係藉由將與半導體基板1(P型)為相反導電型之N型之雜質摻雜於半導體基板中而形成。亦即，該N型源極‧汲極區域12係藉由將高濃度(1×1015 ~1×1016 cm-3 左右)之N型雜質以閘極電極9A、9B、9C與側壁11作為遮罩向半導體基板中進行離子注入而形成。藉此，可同時向閘極電極9A、9B、9C與N型源極‧汲極區域12中進行離子注入，且可自側壁11之側面下方起直至元件分離區域2之側面之間自我對準地形成N型源極‧汲極區域12。
又，於本實施形態中，為使閘極電極9A與N型源極‧汲極區域12之距離變大而設置有閘極電極9B、9C與側壁11，故無須於閘極電極9A或N型源極‧汲極區域12之上層設置新的層。因此，不存在成為向閘極電極9A、9B、9C與N型源極‧汲極區域12中進行離子注入之障礙者，從而可進行均勻之離子注入。藉此，可形成具有均勻之電氣特性之閘極電極9A、9B、9C與N型源極‧汲極區域12。
又，矽化物層13係為使N型源極‧汲極區域12與閘極電極同樣地低電阻化而設置，於圖1所示之實施形態中，其係由矽化鈦(TiSi2 )之材料所形成。於本實施形態中，如上述說明般，可於閘極電極與源極‧汲極區域中同時且自我對準地設置矽化物層。
又，N型漂移區域7係以夾持閘極電極9A下方之半導體基板1之一部分區域之方式而形成，亦即，N型漂移區域7係形成於通道之兩側。又，N型漂移區域7係以經由閘極氧化膜6而疊合於閘極電極9B、9C之下方，進而與N型源極‧汲極區域12相接且與該區域疊合之方式而形成。
N型漂移區域7係藉由將與半導體基板1(P型)為相反導電型之N型之雜質摻雜於半導體基板中而形成，N型雜質之濃度為低於與N型漂移區域7相接之N型源極‧汲極區域12之雜質濃度的低濃度。例如，於本實施形態中，藉由離子注入3×1012 ~1.2×1013 cm-3 左右之N型雜質而形成。該N型漂移區域7係藉由與N型源極‧汲極區域12相接而電性連接，緩和上述電場集中。由於該N型漂移區域7經由閘極氧化膜6而疊合於閘極電極9B、9C之下方，故可使閘極電極9A與N型源極‧汲極區域12之距離變大。因此，可緩和N型源極‧汲極區域12與閘極電極9A之間所產生之電場集中。
又，如圖1所示，N型源極‧汲極區域12係經由設置於層間絕緣膜14中之接觸電極15而連接於金屬佈線16。自該金屬佈線16向源極‧汲極供給電流，閘極電極9A控制該電流，藉此電晶體(半導體裝置)發揮其功能。
(製造方法)
其次，對本發明第1實施形態之半導體裝置之製造方法進行說明。圖2、圖3、圖4、圖5中表示本實施形態之半導體裝置之製造方法之各階段的半導體基板之剖面圖。該等圖式係表示上述第1實施形態中所說明之於同一半導體基板上製造高耐壓nMOS電晶體與低耐壓nMOS電晶體之情形之製造方法。於該等圖式中，左側表示高耐壓用MOS電晶體形成區域50，右側表示低耐壓用MOS電晶體形成區域60。
首先，如圖2(a)所示，於P型半導體基板1上，使用周知之STI(Shallow Trench Isolation，淺溝槽隔離)技術或選擇氧化技術(LOCOS: Local Oxidation Of Silicon)，以深度0.3~1.0微米形成元件分離區域2。2個元件分離區域2之間成為活性區域。如圖2(a)所示，在圖之左側與圖之中央之2個元件分離區域2之間成為形成有高耐壓用nMOS電晶體之活性區域50，在圖之中央與圖之右側之2個元件分離區域2之間成為形成有低耐壓用nMOS電晶體之活性區域60。
其次，如圖2(b)所示，在位於2個元件分離區域2之間之活性區域中以膜厚5~20 nm形成焊墊氧化膜3，然後，使用周知之光微影技術、離子注入技術、及退火技術，於焊墊氧化膜3之下側分別形成高耐壓用P型井區域4及低耐壓用P型井區域5。
其次，如圖2(c)所示，形成高耐壓用閘極氧化膜(閘極絕緣膜)6及N型漂移區域7。
首先，於800~1000℃之氧環境中，以膜厚30~60 nm形成高耐壓用閘極氧化膜(閘極絕緣膜)6。該氧環境係使用例如氧、含有氮之氧、添加鹵素系(HCl或DCE：二氯乙烯)之氧。又，高耐壓用閘極氧化膜6之膜厚係根據高耐壓電晶體之動作範圍而決定。
繼而，以周知之光微影技術，於高耐壓用P型井區域4中進行圖案化而形成成為電場緩和擴散層之N型漂移區域7。例如，於注入能量為80~150 keV、摻雜量為3×1012 ~1.2×1013 (ions/cm2 )下，離子注入作為N型雜質之磷(P)，形成N型漂移區域7。該N型漂移區域7係於高耐壓用nMOS電晶體中作為電場緩和區域而發揮功能者，其配置為夾持下述的與閘極電極之下部相當之高耐壓用P型井區域4之一部分區域。該區域對應於閘極電極之下部之通道區域。
接著，如圖3(d)所示，形成低耐壓電晶體用之閘極氧化膜8。首先，去除低耐壓用MOS電晶體形成區域60之高耐壓用閘極氧化膜6。繼而，於低耐壓用MOS電晶體形成區域60中，以膜厚3~8 nm形成低耐壓電晶體用之閘極氧化膜8。該低耐壓電晶體例如係以1.8~3.3 V進行動作之電晶體，該閘極氧化膜8之膜厚係考慮該動作範圍而決定。
其次，如圖3(e)所示，形成閘極電極9A、9B、9C、9H。
首先，於高耐壓用MOS電晶體形成區域50及低耐壓用MOS電晶體形成區域60之兩區域，亦即，於整個面上以150~350 nm之膜厚堆積閘極電極用之多晶矽膜。
繼而，以周知之光微影技術，使用特定之光阻圖案，同時形成高耐壓用nMOS電晶體之閘極電極9A、9B、9C及低耐壓用nMOS電晶體之閘極電極9H。由該光阻圖案形成之閘極電極之配置圖案係作為將圖2(c)中所形成之N型漂移區域7配置於閘極電極9A之下部兩側之圖案。又，考慮光微影技術之加工精度，形成使閘極電極9A、與下部具備N型漂移區域7之閘極電極9B、9C之間隙成為0.3 μm以下之圖案。
其次，如圖3(f)所示，形成LDD區域10及側壁11。
首先，以周知之光微影技術，用光阻圖案覆蓋高耐壓用MOS電晶體形成區域50，將低耐壓用MOS電晶體形成區域60之閘極電極9H與元件分離區域2作為遮罩，自我對準地形成低耐壓用電晶體之LDD(LDD: Lightly Doped Drain，輕微摻雜之汲極)區域10。例如，於LDD區域10之形成中使用N型雜質磷(P)。
繼而，去除覆蓋高耐壓用MOS電晶體形成區域50之光阻圖案，進而，於高耐壓用MOS電晶體形成區域50及低耐壓用MOS電晶體形成區域60中堆積絕緣膜。然後，對該堆積之絕緣膜和閘極氧化膜6及閘極氧化膜8進行回蝕，藉此於閘極電極9H中自我對準地形成側壁11。該步驟中，於高耐壓用nMOS電晶體形成區域50之閘極電極9A、9B、9C中亦形成有相同之側壁11。亦即，於閘極電極9B、9C之側面形成有側壁11，閘極電極9A與9B、9C之間隙被形成側壁11之絕緣膜所填埋。再者，形成該側壁11之絕緣膜之膜厚必須為閘極電極9A與9B、9C之間隙之1/2以上之膜厚。
其次，如圖4(g)所示，以離子注入技術，將閘極電極9A、9B、9C、9H及側壁11、元件分離區域2作為遮罩，自我對準地形成N型源極‧汲極擴散區域12。例如，於注入能量為40 keV、摻雜量為1×1015 ~1×1016 (ions/cm2 )下，離子注入作為N型雜質之砷(As)，形成用以將電流取出至電極16之高濃度N型源極‧汲極區域。
該離子注入之步驟中，除N型源極‧汲極擴散區域12以外，閘極電極9A、9B、9C、9H中亦注入有N型雜質，以控制其電阻值。再者，本實施形態中，係以N通道電晶體為例進行說明，例如，於同一半導體基板上製造P+ 區域(基板接點)或PMOS、與N通道電晶體之情形時，使用周知之光微影。
接下來，以熱處理進行藉由離子注入所注入之雜質之活性化。例如，使用熱擴散爐，以800~900℃之溫度，進行10~20分鐘左右之退火，或以900~1050℃之溫度，進行10~60秒種左右之RTA(Rapid Thermal Annealing，快速退火熱處理)處理，進行雜質之活性化。
其次，如圖4(h)所示，於閘極電極9及N型源極‧汲極擴散區域12中自我對準地形成低電阻之矽化物層13。
首先，藉由特定之HF系之化學藥品而去除露出於表面之導電膜(閘極電極9及N型源極‧汲極擴散區域12)上之絕緣膜。然後，於高耐壓用nMOS電晶體形成區域50及低耐壓用nMOS電晶體形成區域60之兩區域，亦即於整個面上，將高熔點金屬、例如Ti以濺鍍法或CVD(chemical vapor deposition，化學氣相沈積)法堆積，並以400~700℃之溫度，進行30~90秒左右之RTA處理(Rapid Thermal Annealing)。藉此，使導電膜(N型源極‧汲極擴散區域12之Si、閘極電極9之PolySi(多晶矽))與該高熔點金屬發生矽化反應。該高熔點金屬除Ti以外可使用Co、Ni等。
接下來，將位於元件分離區域2之表面及側壁11表面之未反應之高熔點金屬(例如Ti)以H2 SO4 系之化學藥品等去除，進而進行層轉移而形成矽化物層13。例如，以600~900℃之溫度，進行20~40秒左右之RTA處理，並進行層轉移而形成低電阻之矽化物層13。
其次，如圖5(i)所示，經由層間絕緣膜14而形成電極16。首先，藉由CVD法等形成層間絕緣膜14，接著，對該層間絕緣膜14之一部分進行開口而形成接觸孔15。然後，以周知之技術，用金屬填埋接觸孔15，且於層間絕緣膜14上堆積金屬膜，並對該金屬膜進行圖案化而形成電極16。藉此，位於N型源極‧汲極擴散區域12中之低電阻之矽化物層13與電極16得以連接。由以上所述，完成本實施形態之半導體裝置。
再者，本實施形態中，係以N通道電晶體為例進行說明，但對於P通道電晶體，亦可藉由更換整個區域之雜質類型而採用本發明。
(第1實施形態之形狀)
其次，對本發明第1實施形態之半導體裝置之平面之形狀進行說明。
圖6中表示先前結構之半導體裝置與本發明第1實施形態之半導體裝置。又，圖7中表示第1實施形態之半導體裝置之變形例。進而，圖14、圖15中表示該等半導體裝置之電氣特性。圖6、圖7係該等半導體裝置之概念性平面圖。圖6之(R)表示先前之半導體裝置之結構，圖6之(A)表示第1實施形態之半導體裝置之結構。圖7之(A1)表示第1實施形態之變形例之結構，圖7之(A2)表示第1實施形態之其他變形例之結構。圖14係表示先前結構之半導體裝置與第1實施形態之半導體裝置之源極‧汲極耐壓特性之圖。圖15係表示第1實施形態之半導體裝置及其變形例之源極‧汲極耐壓特性之圖。再者，圖14、圖15中，橫軸表示源極‧汲極間之電壓，縱軸表示汲極電流(對數顯示)。
首先，使用圖6，對先前結構之半導體裝置之平面之形狀與第1實施形態之半導體裝置之平面之形狀進行說明。
如圖6之(R)所示，先前結構之半導體裝置係藉由閘極電極9、形成於閘極電極9之兩側之源極側矽化物層13S及汲極側矽化物層13D、以及經由接觸電極15而連接於源極側矽化物層13S或汲極側矽化物層13D之金屬佈線16所構成。於源極側矽化物層13S與汲極側矽化物層13D之下側，形成有源極‧汲極擴散區域12(未圖示)，進而，於該源極‧汲極區域12之下方，直至閘極電極9之側面之下側附近為止設置有漂移區域7(未圖示)，其係與該源極‧汲極擴散區域12相接。又，閘極電極9係與施加電位並進行控制之信號佈線電性連接(未圖示)。
另一方面，第1實施形態之半導體裝置如圖6之(A)所示，閘極電極9之形狀與先前之結構不同。亦即，第1實施形態之半導體裝置之閘極電極9具備：位於成對之二個源極‧汲極擴散區域12間之中央的第1電極9A、及與該位於中央之電極隔開空間而設置於兩側之第2電極9B、9C，該第1電極9A與第2電極9B、9C係在被源極‧汲極擴散區域所夾持之區域之外側相互連接。換言之，閘極電極9具備在被源極‧汲極擴散區域所夾持之區域之外側分支為第1電極9A與第2電極9B、9C之結構，第1電極9A與第2電極9B、9C成為經橋接器9S而連接之叉狀之形狀。而且，該叉狀之形狀之電極與電極之上述空間係由側壁所填埋(未圖示)。再者，圖6之(A)之X-X之剖面相當於圖1之剖面圖。
如圖14所示，先前結構之半導體裝置中，若提高源極‧汲極間之電壓，則於圖14之自橫軸中央附近起汲極電流會逐漸增加，但第1實施形態之半導體裝置中，可知即便提高源極‧汲極間之電壓，於圖14之直至橫軸中央之右側附近為止，汲極電流亦不太會增加。認為其原因在於，與先前結構之半導體裝置相比較，第1實施形態之半導體裝置中，第1閘極電極與源極‧汲極擴散區域之距離較大，且自第1閘極電極向源極‧汲極擴散區域經由漂移區域7而施加電場，故由閘極與汲極之間產生之電場集中所導致的GIDL(Gate Induced Drain Leakage)得以改善。
又，如圖14所示，先前結構之半導體裝置與第1實施形態之半導體裝置中，若提高源極‧汲極間之電壓，則會存在有與源極‧汲極間之電壓不太相關地大量流動有汲極電流之電壓區域，但第1實施形態之半導體裝置中，與先前結構之半導體裝置相比，可知成為該區域之源極‧汲極間之電壓值較高。亦即，耐壓特性優異。
進而，如第1實施形態之半導體裝置般，將位於中央之第1電極9A與設置於其兩側之第2電極9B、9C在被源極‧汲極擴散區域所夾持之區域之外側相互連接之結構之情形下，除第1電極9A外，第2電極9B、9C亦被施加有電壓，故位於第2電極之下方之漂移區域7中會產生第2電極9B、9C之電場，從而漂移區域7之電阻變小。
(第1實施形態之變形例)
其次，使用圖7，對第1實施形態之變形例進行說明。如圖7之(A1)所示，第1實施形態之變形例與圖6之(A)所示之第1實施形態之半導體裝置中，各構成要素為相同位置關係(例如，於第1電極9A之下方存在有通道區域)，但本變形例中，與位於源極‧汲極擴散區域12間之中央附近之第1電極9A隔開空間而設置於兩側之第2電極9B、9C之形狀與第1實施形態不同。即，本變形例之第2電極9B、9C之線寬大於第1實施形態之線寬。進而，關於圖7之(A2)所示之另一變形例之半導體裝置，其與第1實施形態之半導體裝置或第1實施形態之變形例為相同結構，但與第1實施形態之半導體裝置或第1實施形態之變形例之第2電極相比，第2電極9B、9C之線寬較大。又，圖7之(A2)所示之另一變形例之半導體裝置中，相較位於中央之第1電極9A之線寬，設置於其兩側之第2電極9B、9C之線寬更大。
將該第1實施形態之變形例(圖7之(A1))與第1實施形態之半導體裝置(圖6之(A))加以比較後，如圖15所示，第1實施形態之變形例之耐壓特性更為優異。亦即，於圖15之源極‧汲極耐壓特性下，可知第1實施形態之變形例中，成為與源極‧汲極間之電壓無關地大量流動有汲極電流之電壓區域之電壓值更高。
認為其原因在於，相較第1實施形態之半導體裝置，第1實施形態之變形例中，第1閘極電極與源極‧汲極擴散區域之距離更大，故由閘極與汲極之間產生之電場集中所導致的GIDL得以改善，耐壓特性優異。
(第2及第3實施形態)
其次，對本發明第2及第3實施形態之半導體裝置進行說明。
圖8中表示本發明第2~第3實施形態之半導體裝置。又，圖16中表示第2實施形態之半導體裝置之電氣特性。圖8係本發明第2及第3實施形態之半導體裝置之概念性平面圖。圖8之(B)表示第2實施形態之半導體裝置，圖8之(C)表示第3實施形態之半導體裝置。進而，圖16表示本發明第2實施形態之半導體裝置之源極‧汲極耐壓特性，橫軸表示源極‧汲極間之電壓，縱軸表示汲極電流(對數顯示)。
如圖8之(B)所示，第2實施形態之半導體裝置中，各構成要素與第1實施形態具有大致相同之位置關係，但該半導體裝置中，設置於第1電極9A之兩側之第2電極係由複數個電極(電極9B1與電極9B2、電極9C1與電極9C2)所構成。亦即，藉由於左右分別具備2個電極而構成第2電極。而且，該等複數個電極9B1、9B2、9C1、9C2相較第1電極9A之線寬更小。又，該等複數個電極之電極間亦與第1電極之電極間同樣地被側壁所填埋(未圖示)。於本實施形態中，該等電極間之間隔成為0.3微米。
將該第2實施形態之半導體裝置(圖8之(B))與第1實施形態之半導體裝置(圖6之(A))加以比較後，如圖16所示，第2實施形態之半導體裝置之耐壓特性更為優異。亦即，於圖16之源極‧汲極耐壓特性下，可知第2實施形態之半導體裝置中，成為與源極‧汲極間之電壓無關地大量流動有汲極電流之電壓區域之電壓值更高。
認為其原因在於，上述第1實施形態之半導體裝置與第1實施形態之變形例之情形相同，相較第1實施形態之半導體裝置，第2實施形態之半導體裝置中，第1閘極電極與源極‧汲極擴散區域之距離更大，故由閘極與汲極之間產生之電場集中所導致的GIDL得以改善，耐壓特性優異。
又，如圖8之(C)所示，第3實施形態之半導體裝置成為如下構成：具備與第1實施形態之半導體裝置大致相同之構成要素，但將第2電極9C設置於第1電極9A之單側而非兩側。亦即，閘極電極成為如下構成：係由位於2個成對之源極‧汲極擴散區域12間之第1電極9A、及隔開空間而設置於第1電極之兩側之第2電極9C所構成，且將第2電極9C配置於汲極區域側。又，雖未圖示，但於第1電極9A之下方之半導體基板之一部分上配置有通道區域。
該構成例如亦可為如下結構：於第1實施形態之半導體裝置、第2實施形態之半導體裝置中，於汲極區域側設置有第2電極，於源極側未設置第2電極。該情形時，著眼於產生GIDL之部分而使閘極電極與汲極區域之距離變大，故可發揮與第1實施形態相同之效果，且可使電晶體之大小變小。
對該第3實施形態，以下，使用剖面圖而與第1實施形態之半導體裝置加以比較並進行說明。再者，同時亦對第2實施形態之半導體裝置進行說明。
圖9中表示先前結構之半導體裝置之變形例(圖9之(1))及第1實施形態之半導體裝置(圖9之(2))、第1實施形態之變形例(圖9之(3))、第3實施形態之半導體裝置(圖9之(4))之剖面圖。又，圖10中表示先前結構之半導體裝置之變形例(圖10之(1))及第1實施形態(圖10之(2))、第2實施形態之半導體裝置之剖面圖(圖10之(3))。圖9、圖10係用於說明該等半導體裝置之性能之概念性剖面圖，省略較矽化物層13更上層之膜(層間絕緣膜及接觸電極、金屬佈線未圖示)。
又，圖中所示之G表示閘極電極9之電性連接關係(結線關係)。其係指在對G施加有特定之電壓之情形時，當存在連接關係時施加該電壓。
如圖9之(1)所示，此處記載之先前結構之半導體裝置之變形例具備：閘極電極9A，其係介隔閘極絕緣膜6而形成於半導體基板1上；絕緣性之間隔件11，其係形成於閘極電極9A之側面；源極區域及汲極區域12，其係以夾持上述閘極電極9A之方式形成於上述半導體基板1上；及電場緩和區域7，其係以夾持上述閘極電極9A下方之上述半導體基板1之一部分區域之方式而形成，且以與上述間隔件11及上述源極區域及汲極區域12疊合之方式而形成。又，上述電場緩和區域7和上述源極區域及汲極區域12延伸至元件分離區域2為止並於其等之邊界處相接，矽化物層13形成於上述源極區域及汲極區域12和上述閘極電極9A上。進而，雖未圖示，但該先前結構之半導體裝置之變形例係於上述源極區域及汲極區域12和上述閘極電極9A之間，於上述閘極絕緣膜6上設置有偏移形成用絕緣膜。將該偏移形成用絕緣膜作為遮罩而形成有上述源極區域及汲極區域12，因此，所謂漂移長成為圖9之(1)之箭頭D1所示之寬度。
另一方面，與圖1相同，圖9之(2)所示之第1實施形態之半導體裝置中，閘極電極係由第1閘極電極9A、與介隔絕緣性之間隔件11而配置於第1閘極電極9A之側面之第2閘極電極9B、9C所構成。而且，源極區域及汲極區域12係以夾持第1及第2閘極電極9A、9B、9C之方式形成於上述半導體基板1上，電場緩和區域7係以夾持第1閘極電極9A下方之上述半導體基板1之一部分區域之方式而形成，且以與第2閘極電極9B、9C及上述源極區域及汲極區域12疊合之方式而形成。該第1實施形態之半導體裝置中，使用有寬度小於先前結構之半導體裝置之變形例之偏移形成用絕緣膜的遮罩，即，將第2閘極電極9B、9C及形成於其側面之絕緣性之上述間隔件11作為遮罩，形成上述源極區域及汲極區域12，故對於圖9之(2)所示之漂移長(箭頭D2)而言，其寬度小於先前結構之半導體裝置之變形例。
又，圖9之(3)所示之第1實施形態之變形例係與第1實施形態之半導體裝置為相同結構，但第2閘極電極9B、9C之寬度設定得較大。圖9之(3)所示之第1實施形態之變形例中，與先前結構之半導體裝置之變形例之偏移形成用絕緣膜、以及第2閘極電極9B、9C及形成於其側面之絕緣性之上述間隔件11之寬度成為相同寬度。因此，圖9之(3)所示之第1實施形態之變形例之漂移長(箭頭D3)的寬度成為與先前結構之半導體裝置之變形例之漂移長(箭頭D1)相同的寬度。
進而，圖9之(4)所示之第3實施形態之半導體裝置具備與第1實施形態之變形例相同之構成要素，但第2閘極電極9C僅形成於一方之源極區域及汲極區域12側(於該圖9中，形成於汲極區域)。又，該第2閘極電極9C之寬度成為與圖9之(3)所示之第1實施形態之變形例之第2閘極電極相同的寬度。因此，圖9之(4)所示之第3實施形態之漂移長(箭頭D4)的寬度成為與圖9之(3)所示之第1實施形態之變形例之第2閘極電極相同的寬度。
該等半導體裝置中，任一閘極電極皆接受來自外部之信號輸入(電壓)，圖9之(2)、(3)、(4)所示之半導體裝置中，分別為第1閘極電極與第2閘極電極電性連接。
將該等半導體裝置加以比較後，由於耐壓性能係根據漂移長之寬度而決定，故先前結構之半導體裝置之變形例(圖9之(1))、第1實施形態之變形例(圖9之(3))、及第3實施形態之半導體裝置(圖9之(4))具備相同之耐壓性能。
另一方面，第1實施形態之半導體裝置(圖9之(2))中，由於漂移長之寬度較短，故耐壓性能略差，但電晶體能力(IV特性)較第1實施形態之變形例(圖9之(3))更為優異。
而且，第3實施形態之半導體裝置(圖9之(4))中，由於第2閘極電極9C僅形成於一方之源極區域及汲極區域12側，故無論一方之漂移區域之電阻如何，電晶體能力(IV特性)較具備相同寬度之漂移長之第1實施形態之變形例(圖9之(3))更為優異。
繼而，對第2實施形態之半導體裝置之性能，與上述第1實施形態之變形例加以比較而進行說明。
如圖10之(3)所示，第2實施形態之半導體裝置具備與第1實施形態之變形例(圖10(2)、圖9(3))相同之構成，但第2閘極電極係藉由介隔絕緣性之間隔件11而配置於第1閘極電極9A之側面、且於第1閘極電極9A之單側分別各配置2個之電極所構成。而且，該等第2閘極電極9B1、9B2、9C1、9C2彼此電性連接，又，亦與第1閘極電極9A電性連接。
該第2實施形態之半導體裝置(圖10之(3))中，第1及第2閘極電極9A、9B1、9B2、9C1、9C2以及間隔件11之寬度成為圖9(3)及圖10(2)所示之第1實施形態之變形例之第1及第2閘極電極9A、9B、9C以及間隔件11之寬度相同的寬度。因此，圖10之(3)所示之第2實施形態之半導體裝置之漂移長(箭頭D3)的寬度成為與第1實施形態之變形例之漂移長(圖9之箭頭D3或圖10之箭頭D2)相同之寬度。
將該等半導體裝置加以比較後，由於耐壓性能係根據漂移長之寬度而決定，故第2實施形態之半導體裝置(圖10之(3))具備與第1實施形態之變形例(圖9之(3)或圖10之(2))相同之耐壓性能。
另一方面，第2實施形態之半導體裝置(圖9之(2))中，第2閘極電極與漂移區域7疊合之部分之面積小於第1實施形態之變形例之該面積，故與第1實施形態之變形例相比較，GIDL之發生更得以抑制。又，相較第1實施形態之變形例，閘極電極與汲極之間之電容更小。
(第4實施形態)
其次，對本發明第4實施形態之半導體裝置進行說明。
圖11中表示本發明第4實施形態之半導體裝置。又，圖17中表示與第1實施形態之半導體裝置加以比較之第4實施形態之半導體裝置之電氣特性。圖11係第4實施形態之半導體裝置之概念性平面圖，圖17中，(1)表示本發明第1及第4實施形態之半導體裝置之源極‧汲極耐壓特性，(2)表示本發明第1及第4實施形態之半導體裝置之電晶體之驅動能力。再者，圖17中，橫軸表示源極‧汲極間之電壓，縱軸表示汲極電流，圖17之(1)中，縱軸成為對數顯示。
如圖11所示，第4實施形態之半導體裝置成為如下構成：各構成要素與第1實施形態之半導體裝置具有相同位置關係，但位於中央之第1電極9A與設置於兩側之第2電極9B、9C並未相互連接(圖11之(D))。該等第2電極9B、9C成為未與其他電極‧佈線連接，且未接受來自外部之電性輸入之結構。亦即，成為所謂浮動之狀態。
將該第4實施形態之半導體裝置(圖11之(D))與第1實施形態之半導體裝置(圖6之(A))加以比較後，如圖17所示，第4實施形態之半導體裝置之耐壓特性略為優異。而且可知，第1實施形態之半導體裝置之驅動能力更高。亦即，於圖17之(1)之源極‧汲極耐壓特性下，可知第4實施形態之半導體裝置中，與源極‧汲極間之電壓無關地大量流動有汲極電流之電壓區域(及該區域之最小電壓值)略高。又，於圖17之(2)之電晶體之驅動能力下，可知第1實施形態之半導體裝置中，相對於相同源極‧汲極間之電壓，汲極電流量更多。
認為其原因在於，關於耐壓特性，適用和第1實施形態之半導體裝置與第1實施形態之變形例(圖7之(A1))之關係相同之要因。
另一方面，關於驅動能力，第1實施形態之半導體裝置中，於第2電極上施加有電壓，故具有使漂移區域7之電阻變小之效果，但第3實施形態之半導體裝置中，第2電極為浮動狀態，故未產生上述效果。因此認為第4實施形態之半導體裝置中，驅動能力變得相對較低。
如此，於第4實施形態之半導體裝置之情形時，由於第2電極中未施加電壓，故未取得如第1實施形態之半導體裝置般漂移區域7之電阻變小之效果。然而，第4實施形態之半導體裝置中，可使第1閘極電極與源極‧汲極擴散區域之距離變大，且自第1閘極電極向源極‧汲極擴散區域經由漂移區域7而緩和電場之效果相較第1實施形態之半導體裝置相對更強。因此，由閘極與汲極之間產生之電場集中所導致的GIDL得以進一步改善。
(第5及第6實施形態)
其次，對本發明第5及第6實施形態之半導體裝置進行說明。
圖12中表示第5及第6實施形態之半導體裝置。圖12之(E)表示第5實施形態之半導體裝置，圖12之(F)表示第6實施形態之半導體裝置。該圖12係該等實施形態之半導體裝置之概念性平面圖。
如圖12之(E)所示，第5實施形態之半導體裝置具備與圖8所示之第2實施形態之半導體裝置(圖8之(B))相同之構成，但位於中央之第1電極9A與設置於兩側之第2電極9B1、9B2、9C1、9C2並未相互電性連接(圖12之(E))。又，第2電極係由複數個電極、亦即由左右各2個電極(電極9B1及9B2，電極9C1及9C2)所構成，但該等第2電極9B1、9B2、9C1、9C2並未彼此電性連接。亦即，由複數個電極構成之第2電極9B1、9B2、9C1、9C2成為浮動之狀態。
又，如圖12之(F)所示，第6實施形態之半導體裝置具備與圖8所示之第3實施形態之半導體裝置(圖8之(C))相同之構成，但與第5實施形態之半導體裝置同樣地，第2電極9C成為浮動之狀態(圖12之(F))。
繼而，對第4及第6實施形態之半導體裝置之性能，與上述第1實施形態之變形例加以比較而進行說明。
圖13中表示先前結構之半導體裝置之變形例(圖13之(1))及第1實施形態之變形例(圖13之(2))、第4實施形態之半導體裝置(圖13之(3))、及第6實施形態之半導體裝置(圖13之(4))之剖面圖。圖13係用於說明該等半導體裝置之性能之概念性剖面圖，與圖9及圖10同樣地省略較矽化物層13更上層之膜(層間絕緣膜及接觸電極、金屬佈線未圖示)。又，圖中所示之G表示閘極電極9之電性連接關係(結線關係)。其係指在對G施加有特定之電壓之情形時，當存在連接關係時施加該電壓。
如圖13之(3)所示，第4實施形態之半導體裝置係由與圖9之(3)、圖13之(2)所示之第1實施形態之變形例相同之構成要素所構成，但第4實施形態之半導體裝置中，第1閘極電極9A與第2閘極電極9B、9C未電性連接。而且，第2閘極電極9B與第2閘極電極9C未電性連接。亦即，第2閘極電極9B與第2閘極電極9C成為浮動狀態。
又，如圖13之(4)所示，第6實施形態之半導體裝置係由與圖9之(4)所示之第3實施形態之半導體裝置相同之構成要素所構成，但第6實施形態之半導體裝置中，第1閘極電極9A與第2閘極電極9C未電性連接。亦即，第2閘極電極9C成為浮動狀態。
該圖13之(3)所示之第4實施形態之半導體裝置中，第1及第2閘極電極9A、9B、9C以及間隔件11之寬度成為與圖9之(3)、圖13之(2)所示之第1實施形態之變形例的第1及第2閘極電極9A、9B、9C以及間隔件11之寬度相同之寬度。因此，圖13之(3)所示之第4實施形態之半導體裝置之漂移長(箭頭D3)的寬度成為與第1實施形態之變形例之漂移長(圖9之箭頭D3或圖13之箭頭D2)相同之寬度。
又，圖13之(4)所示之第6實施形態之半導體裝置亦與此相同，其漂移長(箭頭D4)之寬度成為與第1實施形態之變形例之漂移長(圖9之箭頭D3或圖13之箭頭D2)相同之寬度。
將該等半導體裝置加以比較後，由於耐壓性能係根據漂移長之寬度而決定，故第4實施形態之半導體裝置(圖13之(3))及第6實施形態之半導體裝置(圖13之(4))具備與第1實施形態之變形例(圖9之(3)或圖13之(2))相同之耐壓性能。
另一方面，第4實施形態之半導體裝置(圖9之(2))及第6實施形態之半導體裝置(圖9之(2))中，第2閘極電極成為浮動狀態，故與第1實施形態之變形例加以比較後，電晶體能力(IV特性)略差，但GIDL之發生得以抑制，閘極電極與汲極之間之電容較小。
(第7實施形態)
其次，使用圖式對本發明第7實施形態之半導體基板進行說明。圖18中表示本發明第7實施形態之半導體基板。圖18係第7實施形態之半導體基板之概念性剖面圖。
如圖18所示，本實施形態之半導體基板係藉由形成於半導體基板1上之複數個井區域4A、4B、5A、5B中所設置之複數個半導體裝置而構成。亦即，該半導體基板係藉由設置於井區域5A、5B中之低耐壓用電晶體、與設置於井區域4A、4B中之高耐壓用電晶體而構成。於井區域5A、5B中，形成有低耐壓用電晶體，其具備：閘極電極9G、9H，其係介隔閘極絕緣膜8而形成於半導體基板1上，且於側面具備絕緣性之間隔件；源極‧汲極擴散區域12、12A，其係以夾持上述閘極電極9G、9H之方式形成於半導體基板1上；及LDD區域10、10A，其係以夾持閘極電極9G、9H下部中之上述半導體基板之一部分區域之方式而形成，且以與源極‧汲極擴散區域12、12A疊合之方式而形成。進而，於井區域4A、4B中，形成有第1實施形態之高耐壓用電晶體。
又，井區域5A、5B分別係由低耐壓用P井區域5A、低耐壓用N井區域5B所構成，井區域4A、4B分別係由高耐壓用P井區域4A、高耐壓用N井區域4B所構成。該等井區域係為將N型通道MOS電晶體與P型通道MOS電晶體形成於同一半導體基板上而設置之區域，各井區域藉由元件分離區域2而劃分。
又，於本實施形態之半導體基板之情形時，為將高耐壓用電晶體與耐壓用電晶體形成於同一半導體基板上，進而設置有井區域，該等井區域亦藉由元件分離區域2而劃分。該等井區域可藉由將光阻用作遮罩之周知之方法而形成。
藉由採用上述構成，可將能緩和電場集中之高耐壓用半導體與低耐壓用半導體形成於同一半導體基板上，因此取得例如可對顯示裝置提供適合之半導體基板之效果。再者，該半導體基板亦可為所謂的半導體晶片。
以上實施形態所揭示之各種特徵可彼此加以組合。於一實施形態中包含複數個特徵時，可適當選出其中之1個或複數個特徵，單獨地或加以組合而應用於本發明。
1．．．半導體基板
2．．．元件分離區域
3．．．焊墊氧化膜
4．．．P井區域(井區域)
4A．．．高耐壓用P井區域
4B．．．高耐壓用N井區域
5．．．N井區域(井區域)
5A．．．低耐壓用P井區域
5B．．．低耐壓用N井區域
6．．．高耐壓閘極氧化膜(閘極絕緣膜)
7．．．N型漂移區域(電場緩和區域)
7A．．．P型漂移區域(電場緩和區域)
8．．．低耐壓閘極氧化膜(閘極絕緣膜)
9．．．閘極電極
9A、9B、9B1、9B2、9C、9C1、9C2、9D、9E、9F、9G、9H．．．閘極電極
9S．．．橋接器
10．．．N型LDD(LDD區域)
10A．．．P型LDD(LDD區域)
11．．．側壁
12．．．N型源極‧汲極擴散區域(源極區域及汲極區域)
12A．．．P型源極‧汲極區域(源極區域及汲極區域)
13．．．矽化物層
13S．．．源極側矽化物層
13D．．．汲極側矽化物層
14．．．層間絕緣膜
15．．．接觸電極
16．．．金屬佈線
50、51、52．．．高耐壓MOS電晶體形成區域
60、61、62．．．低耐壓MOS電晶體形成區域
10．．．半導體基板
20．．．元件分離區域
60．．．閘極氧化膜
70．．．低濃度擴散層
90．．．閘極電極
120．．．矽化物層
130．．．高濃度擴散層
300．．．偏移形成用絕緣層
D1、D2、D3．．．箭頭
圖1係表示本發明之一實施形態之半導體裝置之概念性剖面圖；
圖2(a)~(c)係本發明之一實施形態之半導體裝置之製造步驟圖；
圖3(d)~(f)係本發明之一實施形態之半導體裝置之製造步驟圖；
圖4(g)~(h)係本發明之一實施形態之半導體裝置之製造步驟圖；
圖5(i)係本發明之一實施形態之半導體裝置之製造步驟圖；
圖6(R)、(A)係先前結構之半導體裝置、與本發明第1實施形態之半導體裝置之概念性平面圖；
圖7(A1)、(A2)係本發明第1實施形態之變形例之半導體裝置之概念性平面圖；
圖8(B)、(C)係本發明第2實施形態及第3實施形態之半導體裝置之概念性平面圖；
圖9(1)~(4)係用於說明本發明第1實施形態之半導體裝置及第1實施形態之變形例和第3實施形態之半導體裝置之性能的概念性剖面圖；
圖10(1)~(3)係用於說明本發明第1實施形態及第2實施形態之半導體裝置之性能的概念性剖面圖；
圖11(D)係表示本發明第4實施形態之半導體裝置之概念性平面圖；
圖12(E)、(F)係本發明第5實施形態及第6實施形態之半導體裝置之概念性平面圖；
圖13(1)~(4)係用於說明本發明之第1實施形態及第4實施形態和第6實施形態之半導體裝置之性能的概念性剖面圖；
圖14係表示先前結構之半導體裝置與本發明第1實施形態之半導體裝置之電氣特性之模式性圖表；
圖15係表示本發明第1實施形態之半導體裝置及第1實施形態之變形例之電氣特性之模式性圖表；
圖16係表示本發明第1實施形態及第2實施形態之半導體裝置之電氣特性之模式性圖表；
圖17(1)~(2)係表示本發明第1實施形態及第4實施形態之半導體裝置之電氣特性之模式性圖表；
圖18係本發明第7實施形態之半導體裝置之概念性剖面圖；及
圖19係先前技術之半導體裝置之概念性剖面圖。
1．．．半導體基板
2．．．元件分離區域
4A．．．高耐壓用P井區域
4B．．．高耐壓用N井區域
6．．．高耐壓閘極氧化膜(閘極絕緣膜)
7．．．N型漂移區域(電場緩和區域)
9A、9B、9C．．．閘極電極
11．．．側壁
12．．．N型源極‧汲極擴散區域(源極區域及汲極區域)
13．．．矽化物層
14．．．層間絕緣膜
15．．．接觸電極
16．．．金屬佈線

Claims (10)

  1. 一種半導體裝置，其包含：第1閘極電極，其係介隔閘極絕緣膜而形成於半導體基板上；第2閘極電極，其係介隔上述閘極絕緣膜而形成於上述半導體基板上，且介隔絕緣性之間隔件而配置於上述第1閘極電極之側面；源極區域及汲極區域，其係以夾持上述第1及第2閘極電極之方式形成於上述半導體基板上；及電場緩和區域，其係以夾持上述第1閘極電極下方之上述半導體基板之一部分區域之方式而形成，且以與上述第2閘極電極和上述源極區域及汲極區域疊合之方式而形成；其中上述第2閘極電極之線寬係大於上述第1閘極電極之線寬。
  2. 如請求項1之半導體裝置，其中上述第2閘極電極係包含複數個電極，且上述複數個電極彼此介隔上述絕緣性之間隔件而配置。
  3. 如請求項2之半導體裝置，其中上述複數個電極中之上述絕緣性之間隔件之寬度為0.3微米以下。
  4. 如請求項1至3中任一項之半導體裝置，其中上述第2閘極電極係配置於較上述第1閘極電極更靠上述汲極區域側，且僅配置於上述汲極區域側。
  5. 如請求項1至3中任一項之半導體裝置，其中上述半導體 基板與上述第1及第2閘極電極係由矽材料形成，且上述第1及第2閘極電極和上述源極區域及汲極區域係於其表面形成有矽化物層。
  6. 如請求項1至3中任一項之半導體裝置，其中第1閘極電極係與用以對上述第1閘極電極施加電位之信號佈線電性連接，上述第2閘極電極係與上述第1閘極電極及上述信號佈線電性絕緣。
  7. 如請求項1至3中任一項之半導體裝置，其中上述第1閘極電極係與用以對上述第1閘極電極施加電位之信號佈線電性連接，上述第2閘極電極係與上述第1閘極電極及上述信號佈線電性連接。
  8. 一種顯示裝置用半導體基板，其包含：第2半導體裝置及如請求項1之半導體裝置，上述第2半導體裝置包含：閘極電極，其係介隔上述閘極絕緣膜而形成於上述半導體基板上，且於側面包含絕緣性之間隔件；第2源極區域及汲極區域，其係以夾持上述閘極電極之方式形成於上述半導體基板上；及第2電場緩和區域，其係以夾持上述閘極電極下部之上述半導體基板之一部分區域之方式而形成，且以與第2源極區域及汲極區域疊合之方式而形成。
  9. 一種半導體裝置製造方法，其包括：於半導體基板上形成閘極絕緣膜之步驟；於上述閘極絕緣膜上形成光阻膜，並以使上述光阻膜 覆蓋上述半導體基板上之一區域之方式對光阻膜進行圖案化之步驟；第1雜質注入步驟，其係將已圖案化之上述光阻膜作為遮罩，對上述半導體基板注入與上述半導體基板所具有之導電型為相反導電型之雜質；於第1雜質注入步驟之後，去除上述光阻膜之步驟；於已去除上述光阻膜之基板上形成閘極電極膜，並以使第1閘極電極介隔上述閘極絕緣膜而配置於上述一區域，且使第2閘極電極於第1閘極電極之側面介隔空間而配置於上述一區域以外之其他區域之方式，對上述閘極電極膜進行圖案化之步驟；於已圖案化之第1及第2閘極電極上形成絕緣膜，並進行回蝕，藉此於第1及第2閘極電極之側面與第1及第2閘極電極間之空間形成絕緣性之間隔件之步驟；及第2雜質注入步驟，其係將第1及第2閘極電極與上述絕緣性之間隔件作為遮罩，對上述半導體基板注入與上述雜質為相同導電型之雜質。
  10. 一種半導體裝置製造方法，其包括：第1閘極絕緣膜形成步驟，其係於以元件分離法被分離為第1區域與第2區域之半導體基板上形成閘極絕緣膜；於上述閘極絕緣膜上形成光阻膜，並以使上述光阻膜覆蓋上述半導體基板上之第1區域中之一區域及第2區域之方式，對光阻膜進行圖案化之步驟； 第1雜質注入步驟，其係將已圖案化之上述光阻膜作為遮罩，對上述半導體基板注入與上述半導體基板所具有之導電型為相反導電型之雜質；於第1雜質注入步驟之後，去除上述光阻膜之步驟；第2閘極絕緣膜形成步驟，其係於去除上述光阻膜之後，去除第2區域中之上述閘極絕緣膜，於第2區域形成與上述閘極絕緣膜不同之第2閘極絕緣膜；於形成有第2閘極絕緣膜之基板上形成閘極電極膜，並以使第1閘極電極介隔上述閘極絕緣膜而配置於第1區域之上述一區域，使第2閘極電極於第1閘極電極之側面介隔空間而配置於上述一區域以外之其他區域，且使第3閘極電極配置於第2區域之方式，對上述閘極電極膜進行圖案化之步驟；第2雜質注入步驟，其係將已圖案化之上述閘極電極膜作為遮罩，對上述半導體基板之第2區域注入與上述雜質為相同導電型之雜質；於第2雜質注入步驟之後，於注入有雜質之上述半導體基板上形成絕緣膜，並進行回蝕，藉此於第1至第3閘極電極之側面與第1及第2閘極電極間之空間形成絕緣性之間隔件之步驟；及第3雜質注入步驟，其係將第1至第3閘極電極與上述絕緣性之間隔件作為遮罩，對上述半導體基板注入與上述雜質為相同導電型之雜質。
TW099131512A 2009-09-16 2010-09-16 Semiconductor device and manufacturing method thereof TWI488306B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009215037A JP2011066165A (ja) 2009-09-16 2009-09-16 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
TW201133848A TW201133848A (en) 2011-10-01
TWI488306B true TWI488306B (zh) 2015-06-11

Family

ID=43758702

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099131512A TWI488306B (zh) 2009-09-16 2010-09-16 Semiconductor device and manufacturing method thereof

Country Status (6)

Country Link
US (1) US8598669B2 (zh)
JP (1) JP2011066165A (zh)
KR (1) KR20120041260A (zh)
CN (1) CN102484134B (zh)
TW (1) TWI488306B (zh)
WO (1) WO2011034101A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI682546B (zh) * 2016-05-24 2020-01-11 聯華電子股份有限公司 高壓金屬氧化物半導體電晶體及其製作方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102315132B (zh) * 2011-09-28 2016-09-14 上海华虹宏力半导体制造有限公司 高压晶体管及其制作方法
KR101311540B1 (ko) * 2011-09-30 2013-09-25 주식회사 케이이씨 전력 반도체 소자
TWI506790B (zh) * 2013-02-07 2015-11-01 Vanguard Int Semiconduct Corp 高電壓半導體元件及其製造方法
CN103996708B (zh) * 2013-02-19 2019-05-07 世界先进积体电路股份有限公司 高电压半导体元件及其制造方法
JP2014229624A (ja) * 2013-05-17 2014-12-08 ソニー株式会社 半導体装置および電子機器
US9287406B2 (en) 2013-06-06 2016-03-15 Macronix International Co., Ltd. Dual-mode transistor devices and methods for operating same
US9025266B2 (en) * 2013-06-14 2015-05-05 Rohm Co., Ltd. Semiconductor integrated circuit device, magnetic disk storage device, and electronic apparatus
KR102087444B1 (ko) 2013-11-13 2020-03-11 매그나칩 반도체 유한회사 반도체 소자 및 그 제조방법
CN106783999B (zh) * 2015-11-24 2019-11-01 世界先进积体电路股份有限公司 半导体装置
KR20170114703A (ko) * 2016-04-06 2017-10-16 주식회사 동부하이텍 게이트 전극 구조물 및 이를 포함하는 고전압 반도체 소자
US11456380B2 (en) * 2017-03-21 2022-09-27 Taiwan Semiconductor Manufacturing Company Ltd. Transistor structure and manufacturing method of the same
KR102424768B1 (ko) 2017-12-13 2022-07-25 주식회사 디비하이텍 Pldmos 트랜지스터 및 이의 제조 방법
US11295988B2 (en) 2020-06-11 2022-04-05 International Business Machines Corporation Semiconductor FET device with bottom isolation and high-κ first
US11430888B2 (en) 2020-07-02 2022-08-30 Micron Technology, Inc. Integrated assemblies having transistors configured for high-voltage applications
US11894459B2 (en) * 2020-07-23 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Dual gate structures for semiconductor devices
CN116313760B (zh) * 2023-01-09 2025-12-16 上海积塔半导体有限公司 一种ldmos器件制作方法
CN115881824A (zh) * 2023-02-09 2023-03-31 广州粤芯半导体技术有限公司 Mos晶体管
CN119562558A (zh) * 2023-08-28 2025-03-04 联华电子股份有限公司 中压晶体管结构及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5658808A (en) * 1996-08-14 1997-08-19 Industrial Technology Research Institute Method of fabricating polycrystalline silicon thin-film transistor having symmetrical lateral resistors
US20060065928A1 (en) * 2004-09-28 2006-03-30 Nec Electronics Corporation Semiconductor device
US20090221124A1 (en) * 2008-02-29 2009-09-03 Oki Semiconductor Co., Ltd. Manufacturing method of semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH087012A (ja) 1994-06-16 1996-01-12 Hitachi Electron Service Co Ltd データの出力様式編集方法および装置
JPH0870122A (ja) * 1994-08-30 1996-03-12 Oki Electric Ind Co Ltd Ｍｏｓトランジスタ及びその製造方法
JP2004047721A (ja) * 2002-07-11 2004-02-12 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008166607A (ja) 2006-12-28 2008-07-17 Sony Corp 固体撮像装置とその製造方法、並びに半導体装置とその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5658808A (en) * 1996-08-14 1997-08-19 Industrial Technology Research Institute Method of fabricating polycrystalline silicon thin-film transistor having symmetrical lateral resistors
US20060065928A1 (en) * 2004-09-28 2006-03-30 Nec Electronics Corporation Semiconductor device
JP2006100404A (ja) * 2004-09-28 2006-04-13 Nec Electronics Corp 半導体装置及びその製造方法
US20090221124A1 (en) * 2008-02-29 2009-09-03 Oki Semiconductor Co., Ltd. Manufacturing method of semiconductor device
JP2009206412A (ja) * 2008-02-29 2009-09-10 Oki Semiconductor Co Ltd 半導体装置の製造方法。

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI682546B (zh) * 2016-05-24 2020-01-11 聯華電子股份有限公司 高壓金屬氧化物半導體電晶體及其製作方法

Also Published As

Publication number Publication date
JP2011066165A (ja) 2011-03-31
CN102484134B (zh) 2016-08-03
KR20120041260A (ko) 2012-04-30
CN102484134A (zh) 2012-05-30
US8598669B2 (en) 2013-12-03
TW201133848A (en) 2011-10-01
WO2011034101A1 (ja) 2011-03-24
US20120168869A1 (en) 2012-07-05

Similar Documents

Publication Publication Date Title
TWI488306B (zh) Semiconductor device and manufacturing method thereof
JP5079687B2 (ja) Ｓｏｉデバイスの製造方法
US7915131B2 (en) Semiconductor device and method for fabricating the same
US8772175B2 (en) Method for manufacturing semiconductor device and semiconductor device
TW201611250A (zh) 半導體裝置及其製造方法
JP3594550B2 (ja) 半導体装置の製造方法
US20140054681A1 (en) Method for manufacturing semiconductor device and semiconductor device
WO2016175086A1 (ja) 半導体装置及びその製造方法
JP5700649B2 (ja) 半導体装置の製造方法
US20090267160A1 (en) Semiconductor device and method for manufacturing the same
JP2007019396A (ja) Ｍｏｓ構造を有する半導体装置およびその製造方法
JP2006253397A (ja) 半導体装置及びその製造方法
JP4503080B2 (ja) 半導体装置の製造方法。
JP5078312B2 (ja) 半導体集積回路装置およびその製造方法
CN101351892B (zh) 半导体器件和制造该半导体器件的方法
JP5058529B2 (ja) 高耐圧電界効果トランジスタの製造方法
JP2007027622A (ja) 半導体装置およびその製造方法
CN114551473A (zh) 半导体器件
JP7812318B2 (ja) 半導体装置
JP2014053414A (ja) 半導体装置の製造方法
CN1326252C (zh) 薄膜晶体管的制造方法
JP2010067912A (ja) 半導体装置及びその製造方法
JP2017220593A (ja) 半導体装置及び、その製造方法
JP4950648B2 (ja) 半導体装置およびその製造方法
JP5481526B2 (ja) 高耐圧電界効果トランジスタ