TWI488163B - 移位暫存器、使用該移位暫存器之閘極驅動電路與顯示裝置 - Google Patents
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Description
本發明係關於一種移位暫存器與使用此移位暫存器之顯示裝置，特別是一種藉著調整移位暫存器之輸入使得相鄰移位暫存器之掃描訊號輸出得以存在時間延遲。
移位暫存器被整合應用到閘極驅動電路時，具備有這些移位暫存器之閘極驅動電路將得以輸出具有該延遲之掃描訊號，讓上述掃描訊號可以在不同的時間點驅動對應的掃描線。
在現行的移位暫存器電路的實現方法中，為了讓相鄰的移位暫存器彼此間之輸出有時間延遲，通常會需要額外的電路元件(譬如說，反及閘(NAND gate))之設置(如美國專利號8022920所揭露)使得移位暫存器之輸出以及外接訊號透過反及閘做額外的運算，或是利用小於百分之五十的工作週期(duty cycle)的時間脈波做為移位暫存器的輸入(如美國專利公開號20110291712所示)，在20110291712公開案中三組小於百分之五十的工作週期的時間脈波被採用，藉以達到時間延遲的效果。不管是需要額外反及閘的使用或是小於百分之五十的工作週期的時間脈波來實現移位暫存器之間的時間延遲，整體電路設計上的複雜度都有改善的空間。
本發明揭露了一種移位暫存器。此移位暫存器包含有一第一上拉訊號產生器，用來接收一起始脈波(start pulse,SP)、一第一時
脈訊號以及一反相第一時脈訊號。此移位暫存器同樣包含有一第一下拉訊號產生器電連接於第一上拉訊號產生器，一第一反相器電連接於第一上拉訊號產生器與該第一下拉訊號產生器，一第二反相器電連接於第一反相器且產生一輸出訊號，一第二上拉訊號產生器係電連接於第二反相器，且接收一第二時脈訊號與一反相第二時脈訊號以及產生一掃描訊號，以及一第二下拉訊號產生器電連接於第二上拉訊號產生器。
本發明之另一實施例揭露了一閘極驅動電路。此閘極驅動電路包含了一第一移位暫存器與一第二移位暫存器。每一第一移位暫存器與第二移位暫存器均包含有一第一上拉訊號產生器，用來接收一起始脈波(start pulse,SP)、一第一時脈訊號以及一反相第一時脈訊號。此第一移位暫存器與第二移位暫存器同樣都包含有一第一下拉訊號產生器電連接於第一上拉訊號產生器，一第一反相器電連接於第一上拉訊號產生器與第一下拉訊號產生器，一第二反相器電連接於第一反相器且產生一輸出訊號，一第二上拉訊號產生器係電連接於第二反相器，且接收一第二時脈訊號與一反相第二時脈訊號以及產生一掃描訊號，以及一第二下拉訊號產生器電連接於第二上拉訊號產生器。
本發明另外揭露了一顯示裝置包含了一閘極驅動電路，而此閘極驅動電路包含了一第一移位暫存器與一第二移位暫存器。上述之顯示裝置另外包含有一觸控模組由閘極驅動電路所控制。此閘極驅動電路包含了一第一移位暫存器與一第二移位暫存器。每
一第一移位暫存器與第二移位暫存器均包含有一第一上拉訊號產生器，用來接收一起始脈波(start pulse,SP)、一第一時脈訊號以及一反相第一時脈訊號。此第一移位暫存器與第二移位暫存器同樣都包含有一第一下拉訊號產生器電連接於第一上拉訊號產生器，一第一反相器電連接於該第一上拉訊號產生器與第一下拉訊號產生器，一第二反相器電連接於該第一反相器且產生一輸出訊號，一第二上拉訊號產生器係電連接於第二反相器，且接收一第二時脈訊號與一反相第二時脈訊號以及產生一掃描訊號，以及一第二下拉訊號產生器電連接於第二上拉訊號產生器。
以上之關於本發明內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。
以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。
請參閱第1圖，第1圖為依據本發明之一實施例的一顯示裝置100的電路方塊圖。顯示裝置100包含一畫素陣列102以及一閘極驅動電路106。畫素陣列102包含複數條掃描線114-126與複
數條資料線128-136。上述之掃描線114-126係與閘極驅動電路106電連接。閘極驅動電路106係被設置來輸出複數個掃描訊號，且每個掃描訊號係分別對應連接到掃描線114-126其中之一，用來以一預定順序(predetermined sequence)驅動掃描線114-126。當掃描線114-126被驅動時，位於資料線128-136之訊號便可被讀取。
第二圖為依據本發明一實施例之移位暫存器200之電路圖。此移位暫存器200係包含有一第一上拉訊號產生器202，用來接收一起始脈波(start pulse,SP)204、一第一時脈訊號(CK1)206以及一反相第一時脈訊號(XCK1)208。此移位暫存器200另外包含有一第一下拉訊號產生器212與一第一反相器214，此第一上拉訊號產生器202、第一下拉訊號產生器212以及第一反相器214係彼此電連接。
移位暫存器200另外包含有一第二反相器216電連接於該第一反相器214且產生一輸出訊號(OUT)218。移位暫存器200另外包含有一第二上拉訊號產生器222電連接於該第二反相器216以及一第二下拉訊號產生器224電連接於該第二上拉訊號產生器222。
第二上拉訊號產生器222係用來接收一第二時脈訊號(CK2)226與一反相第二時脈訊號(XCK2)228以及產生一掃描訊號(SCAN)232。此掃描訊號232係用來輸出到第一圖所示之掃描線114-126的其中之一。
另外，第一反相器214與第一下拉訊號產生器212係接收該
第一時脈訊號206而第二下拉訊號產生器224則是接收第二時脈訊號226。移位暫存器200另外包含有第一電容234、一第二電容236與一第三電容238。
請繼續參閱第二圖。因為第一反相器214與第二反相器216的關係，第一上拉訊號產生器202之一輸出242的輸出位準係與該輸出訊號218同一位準(譬如說，同樣位於一高位準)。此外，當第一時脈訊號206與起始脈波204均位於各自對應之一第一位準時，第一上拉訊號產生器202之輸出242可因此位於其對應之一第一位準。在一實施例中，第一時脈訊號206與起始脈波204之第一位準為一高位準，而第一上拉訊號產生器202之輸出242的第一位準為其對應之低位準。
為了達到上述之結果，第一上拉訊號產生器202包含有一第一電晶體244與一第二電晶體246，當第一時脈訊號206(連接至第一電晶體244之閘極(gate))與起始脈波204(連接至第一電晶體244之汲極(drain))都在其高位準時，第一電晶體244會被開啟(turned on)，使得第二電晶體246同樣被開啟。由於第二電晶體246之汲極係與此時為低位準之反相第一時脈訊號208相連接，而此第二電晶體246之被開啟，會讓第一上拉訊號產生器202之輸出242的輸出位準(也就是第二電晶體246的源極訊號位準)位於對應之一第一位準(在本實施例中，該第一位準為一低位準)。而當第一上拉訊號產生器202的輸出242位於低位準時，輸出訊號218係位於對應之一低位準。
反之，當第一時脈訊號206與起始脈波204居位於其對應之一第二位準(在本實施例中，也就是所謂的低位準)時，第一電晶體244會被關閉，但第二電晶體246會因為連接於第一電晶體244的源極(source)與第二電晶體246的閘極之第一電容234而保持開啟，使得第一上拉訊號產生器202之輸出242接收一反相第一時脈訊號208而變成一高位準(或是對應之一第二位準)。而此高位準之輸出242會讓輸出訊號218同樣位於對應之高位準。
第二上拉訊號產生器222包含有一第三電晶體248與一第四電晶體252。第三電晶體248的閘極係連接到第二時脈訊號226而第四電晶體252的汲極則連接到反相第二時脈訊號228。
第二時脈訊號226係為一週期小於第一時脈訊號206之訊號，且在第一時脈訊號206之一週期內第二時脈訊號226可能與第一時脈訊號206一樣被設定/保持在第一位準，或是兩者分別位於不同之位準(一為高位準，而另一為低位準)。但第一時脈訊號206與第二時脈訊號226係均為工作週期為50%的脈波。
如前所述，當第一時脈訊號206位於一低位準時，輸出訊號218係為於其對應之高位準，而當第二時脈訊號226同樣位於其對應之第一位準時(在這裡是高位準，此為第二時脈訊號226之一預定位準的實施例)，第三電晶體248會被開啟，此高位準之輸出訊號218會被存到第三電容238中。而存到第三電容238之高位準輸出訊號218會在第二時脈訊號226變成其對應之第二位準(在本實施例中是低位準)，使得第四電晶體252開啟，使得掃描線232
接收一反相第二時脈訊號228而變成一高位準。
第一下拉訊號產生器212則包含有一第五電晶體254，其閘極係用來接收第一時脈訊號206，而第二下拉訊號產生器224則包含有第六電晶體255，其閘極係來接收第二時脈訊號226。
第一反相器214則包含有第七電晶體256與第八電晶體258，而第二反相器216則包含有第九電晶體262以及第十電晶體264。
此移位暫存器200的輸出訊號218會被輸出到下一級之移位暫存器，做為該下一級移位暫存器之起始脈波。且下一級之移位暫存器的第一時脈訊號為輸入至移位暫存器200的反相第一時脈訊號208，而下一級移位暫存器之反相第一時脈訊號則來自於輸入至移位暫存器200的第一時脈訊號206。
請同時參閱第二圖，第三圖為依據本發明一實施例之訊號時脈圖。以第二圖的移位暫存器200為例，第三圖中訊號302係為第二圖之第一時脈訊號206，而第三圖的訊號304係為輸入到第一上拉訊號產生器202(或是第二電晶體246)的反相第一時脈訊號208，而訊號306與308則分別對應到第二時脈訊號226與反相第二時脈訊號228。訊號312則是說明移位暫存器200的起始脈波208而訊號314則是輸出訊號218之波形。同時，訊號316代表移位暫存器200輸出之掃描訊號232。波形318與322則是分別代表下一級移位暫存器(或是串接在移位暫存器200後的移位暫存器)之輸出訊號與掃描訊號。
某一級之輸出訊號(訊號314)與下一級之輸出訊號(訊號318)
在第二圖之移位暫存器200的架構下都是當第一時脈訊號(訊號302)位於其對應之第二位準時產生。所以，當下一級移位暫存器之第一時脈訊號等於其上一級移位暫存器之反相時脈訊號時，當上一級移位暫存器的第一時脈訊號上升至第一位準時，此輸入到下一級的第一時脈訊號(也就是上一級的反相第一時脈訊號，且此時該變成第二位準時)，下一級移位暫存器的輸出訊號便可因此而產生，只是相對於上一級移位暫存器的輸出訊號，此下一級移位暫存器的輸出訊號晚了半個第一時脈訊號的週期。
如前所述，某一級移位暫存器的掃描訊號之產生在第二圖的電路架構下是基於同一級移位暫存器的輸出訊號與第二時脈訊號的位準來決定。以第三圖為例，當輸出訊號位於其對應之高位準時(也就是當有輸出訊號產生時)且第二時脈訊號變成低位準時，該移位暫存器的掃描訊號便得以產生。
當第二時脈訊號的輸入不做任何改變時，且各相鄰串接之移位暫存器之輸出訊號間存在有延遲時，此相鄰串接移位暫存器輸出訊號的延遲會導致相鄰移位暫存器間掃描訊號的延遲。
由訊號316與322可知兩個連續串接之移位暫存器所輸出之掃描訊號存在一預定延遲，而此預定延遲在一實施例中係等於第二時脈訊號(如訊號306)之半個週期(或是第二時脈訊號位於第一位準/第二位準之時間長度)。
延遲驅動每個相鄰掃描線之掃描訊號，可以幫助確保當第N條掃描線被驅動時，僅有對應於第N條掃描線之訊號接收線的資
料才會被接收，使得資料接收上彼此發生干擾的機率降低。
請參閱第四圖，第四圖為依據本發明一實施例之串接的移位暫存器所電連接之訊號的示意圖。假設串接的移位暫存器之數目為N(或者說，假設需要被驅動之掃描線的數目為N)，且第四圖中的移位暫存器之電路乃如同第二圖所示。
這些移位暫存器(S/R(1)-S/R(N))係被設置於如第一圖的閘極驅動電路112內。閘極驅動電路112係根據這些移位暫存器的掃描訊號來驅動掃描線114-126。S/R(1)的輸出訊號(OUT)(或是移位暫存器200的輸出訊號218)係做為下一級移位暫存器(S/R(2))的起始脈波(SP)，而S/R(2)的輸出訊號(OUT)則是做為下一級(S/R(3))的起始脈波。
除此之外，為了達到各級移位暫存器間的掃描訊號存在延遲的效果，輸入至某一移位暫存器的第一時脈訊號(CK1)與反相第一時脈訊號(XCK1)係分別連接到上一級移位暫存器之反相第一時脈訊號與第一時脈訊號。譬如說，移位暫存器S/R(1)所接收的第一時脈訊號(CK1)係被輸入到移位暫存器S/R(2)本來用來接收反相第一時脈訊號的位置(舉例來說，就是移位暫存器200的訊號208)，而移位暫存器S/R(2)所接收的反相第一時脈訊號(XCK1)則被設定輸入到移位暫存器S/R(3)用來接收第一時脈訊號的位置(如移位暫存器200的訊號206)。然而對這些串列移位暫存器S/R(1)-S/R(N)而言，關於第二時脈訊號與反相第二時脈訊號的輸入在各移位暫存器間並沒有改變。
所以本發明不需要額外反及閘的使用，同時也只運用了兩組具有50%工作週期的時脈訊號(及其反相)，就能達到延遲相鄰移位暫存器輸出的結果，整個電路設計的實施相對簡單。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。
100‧‧‧顯示裝置
102‧‧‧畫素陣列
106‧‧‧閘極驅動電路
114-126‧‧‧掃描線
128-136‧‧‧資料線
200‧‧‧移位暫存器
202‧‧‧第一上拉訊號產生器
204‧‧‧起始脈波
206、302‧‧‧第一時脈訊號
208、304‧‧‧反相第一時脈訊號
212‧‧‧第一下拉訊號產生器
214‧‧‧第一反相器
216‧‧‧第二反相器
218、314、318‧‧‧輸出訊號
222‧‧‧第二上拉訊號產生器
224‧‧‧第二下拉訊號產生器
226、306‧‧‧第二時脈訊號
228、308‧‧‧反相第二時脈訊號
232、316、322‧‧‧掃描訊號
234‧‧‧第一電容
236‧‧‧第二電容
238‧‧‧第三電容
242‧‧‧第一上拉訊號產生器輸出
244‧‧‧第一電晶體
246‧‧‧第二電晶體
248‧‧‧第三電晶體
252‧‧‧第四電晶體
254‧‧‧第五電晶體
255‧‧‧第六電晶體
256‧‧‧第七電晶體
258‧‧‧第八電晶體
262‧‧‧第九電晶體
264‧‧‧第十電晶體
第1圖為依據本發明之一實施例之一顯示裝置的電路方塊圖。
第2圖依據本發明一實施例之一移位暫存器之簡單電路圖。
第3圖為依據本發明一實施例之訊號時脈圖。
第4圖為依據本發明一實施例之串接的移位暫存器所電連接之訊號的示意圖。
200‧‧‧移位暫存器
202‧‧‧第一上拉訊號產生器
204‧‧‧起始脈波
206‧‧‧第一時脈訊號
208‧‧‧反相第一時脈訊號
212‧‧‧第一下拉訊號產生器
214‧‧‧第一反相器
216‧‧‧第二反相器
218‧‧‧輸出訊號
222‧‧‧第二上拉訊號產生器
224‧‧‧第二下拉訊號產生器
226‧‧‧第二時脈訊號
228‧‧‧反相第二時脈訊號
232‧‧‧掃描訊號
234‧‧‧第一電容
236‧‧‧第二電容
238‧‧‧第三電容
242‧‧‧第一上拉訊號產生器輸出
244‧‧‧第一電晶體
246‧‧‧第二電晶體
248‧‧‧第三電晶體
252‧‧‧第四電晶體
254‧‧‧第五電晶體
255‧‧‧第六電晶體
256‧‧‧第七電晶體
258‧‧‧第八電晶體
262‧‧‧第九電晶體
264‧‧‧第十電晶體
Claims (30)
- 一種移位暫存器，包含有：一第一上拉訊號產生器，用來接收一起始脈波(start pulse,SP)、一第一時脈訊號以及一反相第一時脈訊號；一第一下拉訊號產生器電連接於該第一上拉訊號產生器；一第一反相器電連接於該第一上拉訊號產生器與該第一下拉訊號產生器；一第二反相器電連接於該第一反相器且產生一輸出訊號；一第二上拉訊號產生器係電連接於該第二反相器，且接收一第二時脈訊號與一反相第二時脈訊號以及產生一掃描訊號；以及一第二下拉訊號產生器電連接於該第二上拉訊號產生器。
- 如請求項第1項之移位暫存器，其中該第一上拉訊號產生器之一輸出位準係與該輸出訊號同一位準，該第一上拉訊號產生器係包含有一第一電晶體，該第一電晶體之一閘極(gate)係用來接收該第一時脈訊號，該第一電晶體之一汲極(drain)係用來接收該起始脈波，該第一上拉訊號產生器另外包含有一第二電晶體，該第二電晶體之一閘極與該第一電晶體之一源極(source)電連接，且該第二電晶體之一汲極係用來接收該反相第一時脈訊號。
- 如請求項第2項之移位暫存器，其中當該第一時脈訊號與該起始脈波均位於各自之一第一位準時，該第一上拉訊號產生器之該輸出位準位於其對應之一第一位準，其中該輸出位準係指該第一上拉訊號產生器之該第二電晶體的一源極之一訊號位準。
- 如請求項第3項之移位暫存器，其中該第一上拉訊號產生器另外包含有一電容分別連接於該第一電晶體之該源極與該第二電晶體之該源極用來保持當該第一時脈訊號與該起始脈波均位於其各自之該第一位準時所產生之一第一位準訊號。
- 如請求項第1項之移位暫存器，其中當該第二時脈訊號位於一預定位準時，該掃描訊號係與該輸出訊號位於同一位準。
- 如請求項第1項之移位暫存器，其中該第二上拉訊號產生器另外包含有一電容，該第二上拉訊號產生器包含有一第三電晶體與一第四電晶體，該第三電晶體之一閘極係用來接收該第二時脈訊號，該第四電晶體之一汲極係用來接收該反相第二時脈訊號，該電容係分別連接於該第三電晶體之一源極、該第四電晶體之一閘極以及該第四電晶體之一源極，且該電容係用來保持當該輸出訊號與該第二時脈訊號均位於其各自之一第一位準時所產生之另一第一位準訊號。
- 如請求項第1項之移位暫存器，其中該第一時脈訊號之一週期係大於該第二時脈訊號之一週期，且該輸出訊號係做為下一級之該移位暫存器的該起始脈波。
- 如請求項第1項之移位暫存器，其中該第一下拉訊號產生器包 含有一第五電晶體，該第五電晶體之一閘極係接收該第一時脈訊號，該第五電晶體之一汲極係連接於該第一上拉訊號產生器，該第二下拉訊號產生器包含有一第六電晶體，該第六電晶體之一閘極係用來接收該第二時脈訊號，且該第六電晶體之一汲極係連接於該第二上拉訊號產生器。
- 如請求項第1項之移位暫存器，其中該第一反相器包含有一第七電晶體與一第八電晶體，該第七電晶體之一閘極係接收該第一時脈訊號，該第八電晶體之一閘極係連接到該第一上拉訊號產生器，且該第七電晶體之一源極係連接到該第八電晶體之一汲極。
- 如請求項第1項之移位暫存器，其中該第二反相器包含有一第九電晶體與一第十電晶體，該第九電晶體之一閘極與該第十電晶體之一閘極係與該第一反相器連接，該第九電晶體之一源極係連接到該第十電晶體之一汲極，且該輸出訊號係位於該第九電晶體之該源極與該第十電晶體之該汲極之一訊號。
- 一種閘極驅動電路，包含有：一第一移位暫存器；以及一第二移位暫存器；其中該第一移位暫存器與該第二移位暫存器均包含有一第一上拉訊號產生器，用來接收一起始脈波(start pulse,SP)、一第一時脈訊號以及一反相第一時脈訊號，一第一下拉訊號產生器，一第一反相器電連接於該第一上拉訊號產 生器與該第一下拉訊號產生器，一第二反相器電連接於該第一反相器且產生一輸出訊號，一第二上拉訊號產生器電連接於該第二反相器係來接收一第二時脈訊號與一反相第二時脈訊號以及產生一掃描訊號，以及一第二下拉訊號產生器電連接於該第二上拉訊號產生器；其中該第二移位暫存器之該起始脈波係為該第一移位暫存器中之第二反相器的該輸出訊號，該第一時脈訊號之一週期係大於該第二時脈訊號之一週期，且該第一移位暫存器輸出之該掃描訊號與該第二移位暫存器輸出之該掃描訊號係存在一延遲。
- 如請求項第11項之閘極驅動電路，其中該延遲係為該第二時脈訊號之一第一位準時間長度。
- 如請求項第11項之閘極驅動電路，其中該第一上拉訊號產生器之一輸出係與該輸出訊號同一準位，該第一上拉訊號產生器係包含有一第一電晶體，該第一電晶體之一閘極(gate)係用來接收該第一時脈訊號，該第一電晶體之一汲極(drain)係用來接收該起始脈波，該第一上拉訊號產生器另外包含有一第二電晶體，該第二電晶體之一閘極與該第一電晶體之一源極(Source)電連接，且該第二電晶體之一汲極係用來接收該反相第一時脈訊號。
- 如請求項第13項之閘極驅動電路，其中當該第一時脈訊號與該起始脈波均位於各自之一第一位準時，該第一上拉訊號產生 器之該輸出位於其對應之一第一位準，其中該輸出位準係指該第一上拉訊號產生器之該第二電晶體的一源極之一訊號位準。
- 如請求項第14項之閘極驅動電路，其中該第一上拉訊號產生器另外包含有一電容分別連接於該第一電晶體之該源極與該第二電晶體之該閘極，用來保持當該第一時脈訊號與該起始脈波均位於其各自之該第一位準時所產生之一第一位準訊號。
- 如請求項第11項之閘極驅動電路，其中當該第二時脈訊號位於一預定位準時，該掃描訊號係與該輸出訊號位於同一位準。
- 如請求項第11項之閘極驅動電路，其中該第二上拉訊號產生器另外包含有一電容，該第二上拉訊號產生器包含有一第三電晶體與一第四電晶體，該第三電晶體之一閘極係用來接收該第二時脈訊號，該第四電晶體之一汲極係用來接收該反相第二時脈訊號，該電容係分別連接於該第三電晶體之一源極、該第四電晶體之一閘極以及該第四電晶體之一源極，且該電容係用來保持當該輸出訊號與該第二時脈訊號均位於其各自之一第一位準時所產生之另一第一位準訊號。
- 如請求項第11項之閘極驅動電路，其中該第一下拉訊號產生器包含有一第五電晶體，該第五電晶體之一閘極係接收該第一時脈訊號，該第五電晶體之一汲極係連接於該第一上拉訊號產生器，該第二下拉訊號產生器包含有一第六電晶體，該第六電晶體之一閘極係用來接收該第二時脈訊號，且該第六電晶體之一汲極係連接於該第二上拉訊號產生器。
- 如請求項第11項之閘極驅動電路，其中該第一反相器包含有一第七電晶體與一第八電晶體，該第七電晶體之一閘極係接收該第一時脈訊號，該第八電晶體之一閘極係連接到該第一上拉訊號產生器，且該第七電晶體之一源極係連接到該第八電晶體之一汲極。
- 如請求項第11項之閘極驅動電路，其中該第二反相器包含有一第九電晶體與一第十電晶體，該第九電晶體之一閘極與該第十電晶體之一閘極係與該第一反相器連接，該第九電晶體之一源極係連接到該第十電晶體之一汲極，且該輸出訊號係位於該第九電晶體之該源極與該第十電晶體之該汲極之一訊號。
- 一種顯示裝置，包含有：一顯示模組；以及一閘極驅動電路耦接於該顯示模組；其中該閘驅動電路包含有第一移位暫存器以及一第二移位暫存器；其中該第一移位暫存器與該第二移位暫存器均包含有一第一上拉訊號產生器，用來接收一起始脈波(start pulse,SP)、一第一時脈訊號以及一反相第一時脈訊號，一第一下拉訊號產生器，一第一反相器電連接於該第一上拉訊號產生器與該第一下拉訊號產生器，一第二反相器電連接於該第一反相器且產生一輸出訊號，一第二上拉訊號產生器電連接於該第二反相器係來接收一第二時 脈訊號與一反相第二時脈訊號以及產生一掃描訊號，以及一第二下拉訊號產生器電連接於該第二上拉訊號產生器；其中該第二移位暫存器之該起始脈波係為該第一移位暫存器中之第二反相器的該輸出訊號，該第一時脈訊號之一週期係大於該第二時脈訊號之一週期，且該第一移位暫存器之該掃描訊號與該第二移位暫存器之該掃描訊號係存在一延遲。
- 如請求項第21項之顯示裝置，其中該延遲係為該第二時脈訊號之一第一位準時間長度。
- 如請求項第21項之顯示裝置，其中該第一上拉訊號產生器之一輸出係與該輸出訊號同一準位，該第一上拉訊號產生器係包含有一第一電晶體，該第一電晶體之一閘極(gate)係用來接收該第一時脈訊號，該第一電晶體之一汲極(drain)係用來接收該起始脈波，該第一上拉訊號產生器另外包含有一第二電晶體，該第二電晶體之一閘極與該第一電晶體之一源極(source)電連接，且該第二電晶體之一汲極係用來接收該反相第一時脈訊號。
- 如請求項第23項之顯示裝置，其中當該第一時脈訊號與該起始脈波均位於各自之一第一位準時，該第一上拉訊號產生器之該輸出位於其對應之一第一位準，其中該輸出位準係指該第一上拉訊號產生器之該第二電晶體的一源極之一訊號位準。
- 如請求項第24項之顯示裝置，其中該第一上拉訊號產生器另外包含有二電容分別連接於該第一電晶體之該源極與該第二電晶體之該閘極，用來保持當該第一時脈訊號與該起始脈波均位於其各自之該第一位準時所產生之一第一位準訊號。
- 如請求項第21項之顯示裝置，其中當該第二時脈訊號位於一預定位準時，該掃描訊號係與該輸出訊號位於同一位準。
- 如請求項第21項之顯示裝置，其中該第二上拉訊號產生器另外包含有一電容，該第二上拉訊號產生器包含有一第三電晶體與一第四電晶體，該第三電晶體之一閘極係用來接收該第二時脈訊號，該第四電晶體之一汲極係用來接收該反相第二時脈訊號，該電容係分別連接於該第三電晶體之一源極、該第四電晶體之一閘極以及該第四電晶體之一源極，且該電容係用來保持當該輸出訊號與該第二時脈訊號均位於其各自之一第一位準時所產生之另一第一位準訊號。
- 如請求項第21項之顯示裝置，其中該第一下拉訊號產生器包含有一第五電晶體，該第五電晶體之一閘極係接收該第一時脈訊號，該第五電晶體之一汲極係連接於該第一上拉訊號產生器，該第二下拉訊號產生器包含有一第六電晶體，該第六電晶體之一閘極係用來接收該第二時脈訊號，且該第六電晶體之一汲極係連接於該第二上拉訊號產生器。
- 如請求項第21項之顯示裝置，其中該第一反相器包含有一第七電晶體與一第八電晶體，該第七電晶體之一閘極係接收該第 一時脈訊號，該第八電晶體之一閘極係連接到該第一上拉訊號產生器，且該第七電晶體之一源極係連接到該第八電晶體之一汲極。
- 如請求項第21項之顯示裝置，其中該第二反相器包含有一第九電晶體與一第十電晶體，該第九電晶體之一閘極與該第十電晶體之一閘極係與該第一反相器連接，該第九電晶體之一源極係連接到該第十電晶體之一汲極，且該輸出訊號係位於該第九電晶體之該源極與該第十電晶體之該汲極之一訊號。
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