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TWI487091B - Ｎ－通道及Ｐ－通道ＦｉｎＦＥＴ元件架構 - Google Patents

Ｎ－通道及Ｐ－通道ＦｉｎＦＥＴ元件架構 Download PDF

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TWI487091B
TWI487091B TW101126481A TW101126481A TWI487091B TW I487091 B TWI487091 B TW I487091B TW 101126481 A TW101126481 A TW 101126481A TW 101126481 A TW101126481 A TW 101126481A TW I487091 B TWI487091 B TW I487091B
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track
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fins
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傑米爾 卡瓦
維特 莫羅茲
迪派克 沙略卡
Original Assignee
希諾皮斯股份有限公司
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Description

N-通道及P-通道FinFET元件架構
本發明關係於包含FinFET裝置的積體電路裝置、元件庫、元件架構及用於積體電路裝置之電子設計自動工具。
於1998年IEDM中之由D.Hisamoto等人及於2001年IEEE電子裝置文獻第487頁由N.Lindert等人已經描述於FinFET類型電晶體。FinFET已經近來取得於低功率及小型化佈局要求的可接受度，並且愈來愈需要。
在積體電路的設計中，標準元件庫係經常被使用。吾人想要提供適用於實施標準元件庫的元件及實施使用具有彈性佈局特性的finFET架構的積體電路的finFET為主之設計架構。
於此描述適用以實施各種類型元件的FinFET方塊架構及用於積體電路設計的finFET標準元件庫的建立。於此描述用於佈署用於積體電路設計之finFET方塊架構的設計工具作為電子設計自動軟體與系統的元件的技術。描述了包含元件的積體電路，該元件包含finFET方塊。
圖1為積體電路設計流程的簡化代表圖。有關於此的所有流程圖，可以了解的是，圖1的很多步驟可以被組合，並列執行或以不同順序執行，而不影響所完成的功能。 在一些例子中，只有在也作出某些其他變化時，步驟的重新配置將完成相同結果，及其他例子中，則只有在某些條件被滿足時步驟的重新配置才會完成相同結果。此等重新配置可能性對於讀者係為明顯的。
在高階時，圖1的製程將以產品想法(方塊100)開始並以EDA(電子設計自動化)軟體設計程序(方塊110)實現。當設計完成時，製造程序(方塊150)及封裝及組裝程序(方塊160)發生，最後造成完成之積體電路晶片(結果170)。
EDA軟體設計程序(方塊110)為了簡明起見，以線性方式加以顯示，實際由若干步驟112-130構成。在實際積體電路設計程序中，特定設計可能必須往回幾步驟，直到某些測試通過為止。類似地，在任何實際設計程序中，這些步驟可以以不同順序及組合加以發生。因此，此說明係以上下文及一般說明方式提供，而不是用於特定積體電路的特定或推薦設計流程。
EDA軟體設計程序(方塊110)的組成步驟的簡要說明現將加以提供。
系統設計(方塊112)：設計者描述他們想要實施的功能，他們可以執行what-if規劃以精化功能，檢查成本等等。硬體-軟體架構選擇可以在此階段發生。可以用於此 步驟的來自Synopsys公司之例示EDA軟體產品包含Model Architect、Saber、System Studio、及DesignWare®產品。
邏輯設計及功能驗證(方塊114)：在此階段，用於系統中之模組的高階描述語言(HDL)碼，例如VHDL或Verilog碼係被寫入及設計被檢查功能正確性。更明確地說，設計被檢查以確保其回應於特定輸入刺激產生正確輸出。可以用於此步驟中之例如來自Synopsys公司的EDA軟體產品包含VCS、VERA、DesignWare®、Magellan、Formality、ESP及LEDA產品。
合成及設計測試(方塊116)：於此，VHDL/Verilog被轉譯為網路連線表(netlist)。網路連線表可以被最佳化以用於目標技術。另外，發生設計及測試之實施以允許檢查完工晶片。可以用於此步驟的來自Synopsys公司的例示EDA軟體產品包含Design Compiler®、Physical Compiler、Test Compiler、Power Complier、FPGA Compiler、TetraMAX及DesignWare®產品。如下所述之使用finFET方塊的設計之最佳化可以在此階段發生。
網路連線表驗證(方塊118)：在此步驟，網路連線表係被檢查用以符合時序侷限及用以對應於VHDL/Verilog來源碼。可以用於此步驟之來自Synopsys公司的例示EDA軟體產品包括Formality、PrimeTime、及VCS產品。
設計規劃(方塊120)：於此，用於該晶片的整個平面 佈置係被建構及分析用於時序及頂階繞線。可以用於此步驟之來自Synopsys公司的例示EDA軟體產品包括Astro及IC Compiler產品。FinFET方塊元件選擇、佈局及最佳化可以發生於此階段。
實體實施(方塊122)：在此步驟中，可以發生置放(電路元件的置放)及繞線(電路元件的連接)。可以用於此步驟之來自Synopsys公司的例示EDA軟體產品包括AstroRail、Primetime、及Star RC/XT產品。FinFET方塊元件佈局、映射及內連線配置可以在此階段實施或最佳化，使用根據於此所述之finFET方塊元件佈局的例示finFET標準元件。
分析與抽出(方塊124)：在此步驟中，電路功能係在電晶體層次驗證，此隨後允許what-if精化。可以用於此階段之來自Synopsys公司的例示EDA軟體產品包括Custom Designer、AstroRail、PrimeRail、Primetime、及Star RC/XT產品。
實體驗證(方塊126)：在此階段中，各種檢查功能被執行以確保用於：製造、電氣事項、微影事項、及電路的正確性。可以用於此階段之來自Synopsys公司的例示EDA軟體產品包括Hercules產品。
晶片產出(方塊127)：此階段提供用於生產完工晶片的微影用途的光罩的”晶片產出”資料。可以用於此階段之來自Synopsys公司的例示EDA軟體產品包括CATS(R)系列的產品。
解析度加強(方塊128)：此階段涉及佈局幾何操作，以改良該設計的可製造性。可以用於此階段之來自Synopsys公司的例示EDA軟體產品包括Proteus/Progen、ProteusAF及PSMGen產品。
光罩備製(方塊130)：此階段包括光罩資料備製及光罩本身的寫入。可以用於此階段之來自Synopsys公司的例示EDA軟體產品包括CATS(R)系列的產品。
於所述之finFET方塊為主技術的實施例可以在上述一或更多階段時使用，包含例如階段116至122及130的一或更多階段。同時，finFET方塊技術提供彈性，其完成工程改變命令ECO的實施法，包含在設計驗證階段時，元件大小的修改。
圖2A為電腦系統210的簡化方塊圖，其適用於該技術的實施例。電腦系統210典型包含至少一處理器214，其經由匯流排子系統212與若干週邊裝置相通訊。這些週邊裝置可以包含儲存子系統224，其包含記憶體子系統226及檔案儲存子系統228、使用者介面輸入裝置222、使用者介面輸出裝置220、及網路介面子系統216。該輸入及輸出裝置允許使用者與電腦系統210互動。網路介面子系統216提供至外部網路的介面，包含至通訊網路218的介面，並經由通訊網路218耦接至在其他電腦系統中之對應介面裝置。通訊網路218可以包含很多互連電腦系統及通訊鏈路。這些通訊鏈路可以為有線鏈路、光學鏈路、無線鏈路、或任何其他用以通訊資訊的機制。雖然在一實 施例中，通訊網路218為網際網路，通訊網路218也可以為任何適當電腦網路。
使用者介面輸入裝置222可以包含鍵盤、例如滑鼠、軌跡球、觸控板、或圖形板的指標裝置、掃描器、加入至顯示器的觸控螢幕、例如語音辨識系統的音訊輸入裝置、麥克風、及其他類型的輸入裝置。通常，使用用語”輸入裝置”係被包含所有可能類型的裝置及方式，以輸入資訊至電腦系統210或至通訊網路218。
使用者介面輸出裝置220可以包含顯示子系統、印表機、傳真機、或例如音訊輸出裝置的非視訊顯示器。該顯示子系統可以包含陰極射線管(CRT)、平板裝置，例如液晶顯示器(LCD)、投影裝置、或部份其他機制，用以建立一可見影像。該顯示子系統也可以提供非可見顯示器，例如經由音訊輸出裝置。通常，使用用語”輸出裝置”係想要用以包含所有可能類型的裝置及方式，以由電腦系統210輸出資訊至使用者或至另一機器或電腦系統。
儲存子系統224儲存基本規劃及資料結構，其提供一些及所有於此所述之EDA工具的功能性，包含用於元件庫的元件開發及用於使用該元件庫之實體及邏輯設計的finFET彈性庫及工具。這些軟體模組通常為處理器214所執行。
記憶體子系統226典型包含若干記憶體，其包含用於在程式執行時，儲存指令及資料的主隨機存取記憶體(RAM)230，及其中儲存有固定指令之唯讀記憶體 (ROM)232。檔案儲存子系統228提供用於程式及資料檔的永久儲存，並可以包含硬碟機、與具有相關可移除媒體的軟碟機、CD-ROM光碟機、光學機、或可移除媒體卡匣。實施某些實施例的功能性之資料庫及模組可以為檔案儲存子系統228所儲存。
匯流排子系統212提供一機制，用以使得電腦系統210的各種元件及子系統如想要地彼此相通訊。雖然匯流排子系統212係被示意顯示為單一匯流排，但匯流排子系統的其他實施例也可以使用多數匯流排。
電腦系統210本身可以為各種類型，包含個人電腦、攜帶式電腦、工作站、電腦終端、網路電腦、電視、主機或任意其他資料處理系統或使用者裝置。由於電腦及網路的不斷改變本質，描繪於圖2A之電腦系統210的說明只想要作為一特定例子，用以顯示較佳實施例的目的。很多其他架構的電腦系統210係可能具有較圖2A所繪之電腦系統為多或為少之元件。
圖2B顯示記憶體240，例如有關於檔案儲存子系統228的非暫態電腦可讀取資料儲存媒體，及/或網路介面子系統216可以包含資料結構，以指明包含來自finFET彈性元件庫的元件的電路設計，或者如以下所詳述之其他finFET方塊為主元件的資料結構。記憶體240可以為硬碟機、軟碟機、CD-ROM、光學媒體、可移除媒體匣、或其他以揮發或非揮發形式儲存電腦可讀取資料的媒體。記憶體240係被顯示正儲存電路設計280，包含例如電路設 計的HDL說明、該電路設計包含以所述技術產生之一或更多finFET方塊元件。圖2C為一方塊圖，代表以所述技術產生之積體電路290，其包含一或更多finFET方塊元件、及/或由finFET彈性元件庫所選出之元件。
圖3A及3B為一簡化示意圖，分別顯示呈典型絕緣層上有矽及單體基板架構的finFET結構。這兩基本結構可以用於此所述之FinFET方塊元件中。
在圖3A中，多數鰭部301、302、303係被安排在絕緣基板300上，例如，被用於絕緣層上有矽積體電路中。此等鰭部301、302、303包含平行安排在基板300上之半導體主體，使得它們延伸進出圖3A的頁面。閘極介電層305置於此等鰭部301、302、303之側面上。可以例如使用多晶矽實施之閘極導體307延伸越過此等鰭部並在閘極介電層305之上。
圖3B顯示多數鰭部311、312、313，其係由單體半導體主體310突出，有時稱為主體束體鰭部。另外，個別鰭部係為淺溝渠隔離結構316、317所分離。一閘極介電層315置放於鰭部311、312、313上。閘極導體318延伸越過這些鰭部並在閘極介電層315之上。
對於圖3A及圖3B的實施例，在閘極導體307、318的任一側上，源極及汲極區(未示出)係被實施呈鰭狀。所得FET電晶體有呈鰭狀的源極、通道及汲極區，及一閘極置放在該等鰭狀上。此等電晶體經常被稱為多閘極電晶體，因為閘極導體置放在鰭部的兩側，並結果增加該通道 的有效寬度。用以實施finFET電晶體的鰭部可以相當地窄。例如，可以利用具有寬度在約20nm或更少之鰭部。多閘極之閘極結構及鰭部的窄寬度的結果，finFET電晶體具有優點效能特徵及小佈局區域。
圖4顯示多數finFET方塊，其中finFET電晶體(及其他半導體裝置)可以配置以實施彈性finFET元件庫的元件。在圖4中之圖例顯示finFET方塊的元件的陰影，其包含用於半導體鰭部的陰影、用於閘極導體的陰影、用於第一金屬層(金屬1)的陰影及用於第二金屬層(金屬2)的陰影。用於第二金屬層的陰影為透明的，使得在第二金屬層中之軌跡係只顯示外形，以避免阻礙在圖中之下層圖案。
在圖4中之佈局顯示finFET方塊的重覆圖案，適用以實施使用互補p-型及n-型電晶體的元件，即稱為CMOS電晶體。該圖案包含n-型方塊400、p-型方塊401、p-型方塊402及n-型方塊403。例如隔離結構426之隔離特性分開了n-型方塊與p-型方塊。p-型方塊402包含一組鰭部，包含鰭部410，其係被平行佈局在基板上。顯示在示意圖中之p-型方塊402中之該組鰭部包含七個組件。作出任何給定finFET方塊在該組鰭部中之組件數目可以依據特定實施法的需求加以改變。該等鰭部可以實施在絕緣層上，或由下層半導體主體(未示出)突出，如上所討論。
n-型方塊403包含一組鰭部，包含鰭部420，其係被平行佈局在基板上。顯示在示意圖中之n-型方塊403中之該組鰭部包含七個組件。雖然於此等圖中顯示n-型方 塊及p-型方塊具有相等數量的鰭部，但實施的技術可以在不同方塊使用不同數量的鰭部。作成任何給定finFET方塊的該組鰭部中之組件的數量可以依據特定實施法的需求加以改變。有關於p-型方塊，在n-型方塊中之鰭部可以實施於絕緣層上，或由下層半導體主體(未示出)突出，如上所討論。
一圖案閘極導體層置於該等鰭部上，並於圖中安排沿著行的多數finFET方塊中之閘極軌跡(如“閘極”陰影所示)。行的數量可以被選擇為適合一特定實施法。p-型方塊402包含閘極軌跡，其包含閘極軌跡412，其係為圖案化閘極導體層的元件，及被安置在方塊402中之該組鰭部之上並與之正交。n-型方塊403包含閘極軌跡，包含閘極軌跡422，其係為圖案化閘極導線層的元件，並安置在方塊403中之該組鰭部之上並與之正交。
當例如用於作為標準元件庫元件佈局架構時，在p-型方塊402中之閘極軌跡可以有利地對準在n-型方塊403的互補閘極軌跡，如圖中所示。因此，在p-型方塊402中之閘極軌跡412係對準在n-型方塊403中之閘極軌跡422成一行，並正交於安排呈列的鰭部。
隔離結構426係被定位在p-型方塊402及n-型方塊403之間。由於寄生電晶體等等的結果，該隔離結構426可以用以防止電流洩漏，否則其可能由CMOS元件佈局造成寄生電晶體等。
p-型方塊401及n-型方塊400與其間之隔離結構可以 相對於p-型方塊402、隔離結構426及n-型方塊403組合佈局成鏡像圖案，如於圖所示。
在於此所述之技術的實施例中，至少一圖案化導體層(金屬1、金屬2等)置於圖案化閘極導體層上。在圖4中，第一圖案化導體層(金屬1)包含多數軌跡，只有其一(430)係被顯示於圖中，以避免阻礙該基本佈局，其重疊在圖案化閘極導體層上。在第一圖案化導體層中之軌跡可以有利地安排於平行於圖案化閘極導體層中之閘極軌跡，並正交於鰭部，如軌跡430配置所例示者。此促成第一圖案化導體層的使用，以互連沿著相鄰方塊中之行的閘極軌跡及源極/汲極區。軌跡430係為方塊間之軌跡，安排以連接在方塊400中之閘極軌跡至方塊401中之閘極軌跡，通過該隔離結構。
同時在圖4中，第二圖案化導體層(金屬2)包含多數置放於圖案化閘極導體層上之軌跡(例如，414、424)。在包含圖案化導體層(金屬1及金屬2)的實施例中，第二圖案化導體層置於第一圖案化導體層之上。在第二圖案化導體層中之軌跡可以有利地安排成於平行於該等鰭部的多數列，並正交於在第一圖案化導體層中之軌跡。這促成使用第二圖案化導體層，用以互連在第一圖案化導體層中之軌跡及在不同行中之閘極軌跡，及在第一圖案化導體層中之其他軌跡。該等鰭部、在閘極導體層中之軌跡、在第一圖案化導體層中之軌跡及在第二圖案化導體層中之軌跡可以互連成任何想要圖案，使用垂直導體，有時稱為通過層間 絕緣層之導孔中之插塞(未示於圖4中)。
在第二圖案化導體層中之軌跡414及424係被使用作為電源匯流排，並適用以耦接至電源電壓。在此例子中，軌跡414為VDD匯流排及軌跡424為VSS匯流排。在示於圖4的重覆佈局中，VDD匯流排是定位在相鄰p-型方塊之間，及VSS匯流排係定位在相鄰n-型方塊之間。雖然並不需要，但如圖4所示定位在相鄰方塊(在此例子中之相同導電率類型)間之電源匯流排可以綁至單體半導體主體，用以偏壓該主體。在其他實施例中，電源匯流排可以定位對應方塊的鰭部之上或附近，使用並未包含主體束體的匯流排。CMOS裝置可以實施於VDD匯流排軌跡414與VSS匯流排軌跡424之間，利用在p-型方塊402及n-型方塊403中之結構。
圖5為一沿著在p-型方塊與n-型方塊，如圖4所示之方塊402及403間之區域間隔中之閘極軌跡所取之剖面圖。p-型方塊係被實施於基板的n-井區域中，並包含多數半導體鰭部。一鰭部501置放在該p-型方塊的邊緣上，並為了說明的目的可以被稱為外鰭部501。包含結構503之溝渠隔離結構平放於p-型方塊中之鰭部間。同樣地，鰭部502置放在n-型方塊的邊緣上並可以為了說明的目的而稱為外鰭部502。包含結構504的溝渠隔離結構平放在n-型方塊的鰭部間。鰭部及溝渠隔離結構可以被實施為在所有個別方塊實質為均勻的。結果，由周圍結構所造成之鰭部的應力並不會顯著地扭曲該等鰭部。
示於圖5的隔離結構包含第一溝渠隔離結構510、該半導體主體的第一鰭狀部511，深溝渠隔離結構512、該半導體主體的第二鰭狀部513、及第二溝渠隔離結構514。同時，置放在該p-型方塊上的閘極軌跡505及置放在n-型方塊上的閘極軌跡506在接近隔離區的邊緣處終止，例如，分別在溝渠隔離結構510及514上。
圖5例示一(例如圖4的426)的隔離結構，其包含在p-型finFET方塊與n-型finFET方塊間之區域中之方塊間絕緣體。在一些實施例中，也可以利用其他隔離結構，包含寬絕緣溝渠。隔離特性包含一在相鄰方塊的外緣間之基板中之方塊間絕緣體。該方塊間絕緣體可以包含一或更多填充有絕緣體之溝渠，並被安排以平行第一及第二方塊的外鰭部。
在示於圖5的實施例中，方塊間絕緣體包含鄰近於第一方塊的外鰭部501的第一填充有絕緣體溝渠(例如溝渠絕緣結構510)、鄰近於第二方塊的外鰭部502的第二填充有絕緣體溝渠(例如溝渠隔離結構514)、及在第一及第二填充有絕緣體溝渠間之第三填充有絕緣體溝渠(例如溝渠隔離結構512)。雖然我們稱為第一及第二填充有絕緣體溝渠，但它們可以在較深的第三填充有絕緣體溝渠後以一處理步驟完成。因此，用語”第一及第二”的使用只作例示目的，並不必然表示它們係使用分開光罩或分開處理步驟加以實施。
在第一及第二方塊中之半導體鰭部係為填充有絕緣體 的溝渠(例如結構503、504)所分離，其在基板中具有第一深度D1，及方塊間絕緣體包含填充有絕緣體溝渠(例如溝渠隔離結構512)，在基板中具有深度D2，其係大於第一深度D1。
示於圖5中之方塊間絕緣體包含平衡機構，用以平衡由於在對應組的半導體鰭部之外鰭部及內鰭部間之結構(503、504)的應力與在第一與第二方塊之外鰭部501、502上之應力。
在此例子中的平衡應力的機構包含第一鰭狀部份511與第一溝渠隔離結構510的組合，其特徵在於具有一結構，其係足夠像在p-型方塊中之外鰭部501及溝渠隔離結構503的結構，在p-型方塊中之外鰭部501的扭曲被顯著地減少，否則將造成來自外鰭部501的相反側的結構之應力的不對稱應力。同樣地，第二鰭狀部513及第二溝渠隔離結構514的組合係特徵在於具有一結構，其係足夠地像在n-型方塊中之外鰭部502與溝渠隔離結構504的結構，在n-型方塊中之外鰭部502的扭曲將被顯著減少，否則將造成非對稱結構。在一些實施例中，鰭狀部份511、513的寬度可以顯著地大於鰭部的寬度。同時，在一些實施例中，鰭狀部份511、513的頂面可以對準鰭部501及鰭部502的頂面。其他實施例包含一個以上之鰭狀部份/溝渠組合在方塊的中央填充有絕緣體的溝渠與外鰭部之間。
同時，在此例子中，深溝渠隔離結構512較在鰭部間 之溝渠隔離特性遠遠地延伸深入半導體主體，以提供更大之隔離效能。為深溝渠隔離結構512所引入的結構應力係藉由組合該第一鰭狀部份511、及該第一溝渠隔離特性510的組合而由p-型方塊中之鰭部，及由互補結構513、514的n-型方塊中之鰭部所緩衝。該深溝渠隔離結構可以寬於圖中所示者。在該圖中，隔離結構包含元件510至514的寬度可以在約5特性寬度。或者，結構可以藉由增加深溝渠隔離結構512的寬度及其他元件的寬度，而可以具有較大寬度。因為在隔離結構的相反面上的閘極的閘極軌跡505及506的連接係藉由係使用圖案化金屬層完成及因為閘極軌跡並未綁住或接觸隔離結構，所以寬度並不衝擊閘極軌跡的可靠度或效能。
一絕緣填料515提供層間絕緣體於該圖案化閘極導體層與上層圖案化導體層之間，該圖案化閘極導體層包括閘極軌跡505及506，及上層圖案化導體層包含在此例子中的第一圖案化導體層M1。絕緣填料515可以使用任何具有相對於二氧化矽為相對低之介電常數的材料(低-K材料)，如果想要一特定實施法。絕緣填料515可以被平坦化，而不衝擊隔離結構(包含深溝渠隔離結構512)及不衝擊圖案化閘極導體層。於相鄰方塊中之閘極軌跡間之連接可以藉由形成軌跡520使用第一圖案化導體層M1加以實施，該軌跡520延伸成平行於閘極軌跡505、506的一線。層間連接體，例如延伸穿過在絕緣填料515的導孔之插塞521及522的層間連接體以分別連接閘極軌跡505及506 至軌跡520。在第二圖案化導體層M2中的正交軌跡(例如軌跡530)可以被利用以互連例如在第一圖案化導體層M1中之軌跡，例如軌跡520，如上有關於圖4所討論。在第二圖案化導體層M2中之軌跡530及在第一圖案化導體層M1之軌跡520間之連接可以使用層間連接體，例如延伸穿過層間絕緣體(未示出)中之導孔的插塞531加以實施。
圖6A及6B為代表元件的示意圖，其包含分別D正反器及時脈緩衝器，其可以使用於此所述之finFET方塊架構加以實施，並包含於元件庫中，以用於積體電路設計中。基本D正反器包含具有D輸入、CKB輸入及CK輸入的第一級。基本D正反器包含輸出Q及反相輸出QB。
第一級包含p-型電晶體601及602串聯於電源匯流排VDD及節點650之間，及n-型電晶體603及604串聯於接地匯流排VSS與節點650之間。CKB及CK輸入分別被連接至p-型電晶體602及n-型電晶體603，及D輸入被耦接至p-型電晶體601及n-型電晶體604。在p-型及n-型電晶體間之節點650係被耦接至閂鎖之輸入，閂鎖包含有安排成回授關係的反相器605及606。第二級之D正反器係類似，具有一輸入連接至在第一級中之閂鎖的輸出、CKB輸入及CK輸入。第二級包含串聯於電源匯流排VDD與輸出節點間之p-型電晶體611及612，及串聯於接地匯流排VSS與輸出節點間之n-型電晶體613及614。CKB及CK輸入連接至n-型電晶體613及p-型電晶體612，及第一級的輸出係耦接至p-型電晶體601及n-型電晶 體604。於p-型及n-型電晶體間之節點係被耦接至一閂鎖的輸入，該閂鎖包含反相器615及616安排成回授關係。D正反器的輸出Q係被設置在包含反相器615及616的閂鎖的輸出。輸出反相器620驅動D正反器的反相輸出QB。
在圖6B中，顯示時脈衝器的基本結構。至時脈驅動器的輸入為時脈信號CKin。時脈驅動器包含串聯之第一反相器630及第二反相器631。第一反相器630的輸出係為反相時脈CKB，及第二反相器631的輸出係為時脈CK，其兩者係被使用於D正反器中，如圖6A所示。在例示元件中，包含例如四(4)D正反器的一組可以組合一共享時脈驅動器。在此等情況下，時脈驅動器可以設計以驅動所有四個正反器。在此例子中，在時脈驅動器中之反相器可以包含兩或更多p-型電晶體並聯於VDD與輸出節點之間，及兩或更多n-型電晶體並聯於VSS與輸出節點之間。
圖6A及6B的電路可以使用於此所述之finFET方塊架構加以實施。一例示實施法係參考圖7至9的佈局圖加以描述，圖7-9顯示四個電晶體、D正反器輸入級、閂鎖及時脈緩衝器。
在圖7中，finFET方塊佈局包含p-型finFET方塊701、n-型finFET方塊702及在區域703中之隔離結構。示於圖6A中之電路的輸入，分別包含D輸入、真時脈CK輸入、反相時脈CKB輸入、VDD匯流排及VSS匯流 排係被連接在第二導體層(金屬2)之至軌跡710-714。同樣地，該級的輸出(對應於圖6A中之節點650)係被連接至在第二導體層的軌跡715。互連至該等層的三類型插塞係出現在該圖中。例如為正方形所代表的如插塞732的插塞具有一單一斜線由左下角至右上角連接第一圖案化導體層的軌跡至在鰭部上之源極/汲極終端。例如為正方形所代表的如插塞724的連接至方塊701中之閘極軌跡720的插塞具有一單一斜線由左上角至右下角，其連接第一圖案化導體層的軌跡至在圖案化閘極導體層的閘極軌跡。例如為正方形所代表的如插塞723的插塞連接至輸入軌跡710，其具有交叉線的”X”圖案連接至第二圖案化導體層的軌跡至在第一圖案化導體層中的軌跡及/或至下層。
在軌跡710上之D輸入信號係經由插塞723連接至第一圖案化導體層中的軌跡722。軌跡722係經由插塞724、725連接至p-型及n-型方塊中之閘極軌跡720及721。閘極軌跡720及721對應於圖6A中之電晶體601及604的閘極。鄰近閘極軌跡720的鰭部(例如鰭部730、731)上的源極終端係經由包含插塞732的插塞連接至金屬1軌跡733。金屬1軌跡733係經由插塞734連接至VDD匯流排713。同樣地，在鄰近閘極軌跡721的鰭部(例如鰭部740)上的源極終端係經由插塞(例如插塞742)連接至金屬1軌跡743。金屬1軌跡743係經由插塞744連接至VSS匯流排714。至閘極軌跡720及721的右側的源極/汲極終端係與相鄰電晶體共享，在此例子中並未耦接 至上層導體。在金屬2軌跡711上之反相時脈CKB信號係經由插塞753連接至金屬1軌跡752。軌跡752係經由插塞754連接至在p-型方塊中之閘極軌跡755。閘極軌跡755對應於圖6A中之電晶體602的閘極。在金屬2軌跡712上的時脈CK輸入係經由插塞763連接至金屬1軌跡762。金屬1軌跡762係經由插塞764連接至在n-型方塊中之閘極軌跡765。閘極軌跡765對應於在圖6A中之電晶體603的閘極。在閘極軌跡755的右方鰭部中的汲極終端係經由插塞(例如插塞771)連接至金屬1軌跡770。金屬1軌跡770越過隔離區域703，並係經由插塞(例如插塞775)連接至在n-型方塊中之鰭部。同時，金屬1軌跡770係經由插塞772連接至金屬2軌跡715，提供D正反器的輸入級(對應於圖6A的節點650)的輸出。在此佈局中之金屬1軌跡770的右側的p-型方塊與n-型方塊中之閘極軌跡包含隔離結構(例如780)，可以包含填充有絕緣體的溝渠，其切割透過閘極軌跡及下層鰭部，及作用以將來自其他電路元件(未示出)的輸入級分割至更右邊。
圖8為finFET方塊結構的佈局圖，如同圖7所示，連接為閂鎖電路，其可以被使用作為如圖6A所示之D正反器的元件。在圖8中，finFET方塊結構被標示以行與列作為簡化說明的手段。該標示行包含：源極/汲極行S/D1至S/D3，其包含在閘極軌跡間之鰭部上的源極/汲極終端的行；及閘極行G1至G3，其包含置於該等鰭部上之閘極軌跡的位置。標示列包含鰭部列F1至F14，其包含 在該方塊中之半導體主體鰭部。金屬1軌跡、金屬2軌跡、閘極軌跡及鰭部係為其在以下說明中之行與列的位置加以指明。
圖8中之閂鎖電路包含第一及第二反相器，其各個包含串聯之p-型電晶體及n-型電晶體，並令其閘極連接在一起，並因此包含四個電晶體。
該佈局包含在隔離結構上之金屬2軌跡，其被連接以提供閂鎖的輸入，例如連接至圖7的軌跡715。在隔離結構上的金屬2軌跡係連接至對應於第一反相器的輸入的行G1上的金屬1軌跡，及對應於第二反相器的輸出之在行S/D3上的金屬1軌跡。在行G1上之金屬1軌跡延伸於p-型及n-型方塊之上，連接至第一反相器的作為p-型電晶體的該等鰭部的閘極軌跡至作成n-型電晶體的該等鰭部上的閘極軌跡。在行S/D3上的金屬1軌跡延伸於p-型及n-型方塊之上，連接在p-方塊中之鰭部中之源極/汲極終端及在n-型方塊中之鰭部的源極/汲極終端，其提供該第二反相器的輸出。
該佈局包含在列F4上的金屬2軌跡，其提供閂鎖的輸出信號。在列F4上的金屬2軌跡被連接至對應於第一反相器的輸出的行S/D1上的金屬1軌跡，及對應於第二反相器的輸入的行G2上的金屬1軌跡。在行S/D1上的金屬1軌跡延伸於該p-型及n-型方塊之上，連接至第一反相器的作為p-型電晶體的鰭部的源極/汲極終端至作成n-型電晶體的鰭部的源極/汲極終端。行G2的金屬1軌跡 延伸於該p-型及n-型方塊，連接至p-型方塊中之行G2中的閘極軌跡及n-型方塊中的行G2的閘極軌跡，其置於該第二反相器的作成p-型電晶體的該等鰭部上及作成n-型電晶體的鰭部上的通道之上。行G2上的金屬1軌跡對應於第二反相器的輸入。
在p-型方塊之上的行S/D2中之金屬1軌跡連接在行S/D2中之源極/汲極終端至作為VDD匯流排的金屬2軌跡。同樣地，在n-型方塊之上的行S/D2中之金屬1軌跡連接在行S/D2中的源極/汲極終端至作為VSS匯流排的金屬2軌跡。
如於圖8所示，在閘極軌跡中之隔離結構(如同於圖7中所述之隔離結構780)分開未使用的鰭部與用於被實施的電路中之鰭部。
圖9顯示八個電晶體時脈驅動器的佈局，包含兩串列反相器，其中各個反相器包含平行的兩個p-型及兩個n-型電晶體。具有此佈局的時脈驅動器應足夠強以驅動用於若干D正反器，例如在標準元件中的4個D正反器的時脈信號。輸入係被設在在隔離結構上之金屬2軌跡上並被耦接至在行G1及G2中之金屬1軌跡。行G1中之金屬1軌跡係連接至作成在行G1中之p-型及n-型電晶體的鰭部之上的閘極軌跡。在行G2中之金屬1軌跡係連接至作成在行G2中的p-型及n-型電晶體的鰭部之上的閘極軌跡。
在行S/D1中之第一金屬1軌跡係連接至p-型方塊中之源極/汲極終端及至作成VDD匯流排的金屬2軌跡。在 行S/D1中之第二金屬1軌跡係連接至在n-型方塊中之源極/汲極終端，及至作成VSS匯流排的金屬2軌跡。以一類似方式，在行S/D3中的第一金屬1軌跡係連接至p-型方塊中之源極/汲極終端，及至作成VDD匯流排的金屬2軌跡。在行S/D3中之第二金屬1軌跡係連接至n-型方塊中之源極/汲極終端，及至作成VSS匯流排的金屬2軌跡。
在行S/D2中之金屬1軌跡延伸越過p-型方塊與n-型方塊，並連接至在p-型方塊及n-型方塊中之源極/汲極終端，這係為在左方的電晶體及右方的電晶體所並列驅動。在行S/D2中之金屬1軌跡係連接至列F7中之金屬2軌跡，這提供反相時脈CKB輸出。
在列F4中的金屬2軌跡也連接至行G3及G4中之金屬1軌跡，其係作為該第二反相器的平行電晶體對的輸入。在行G3中之金屬1軌跡係連接至作成在行G3中的p-型及n-型電晶體的鰭部之上的閘極軌跡。在行G4中之金屬1軌跡係連接至作成在行G4中之p-型及n-型電晶體的鰭部的閘極軌跡。
在行S/D3中之第一金屬1軌跡係連接至行G3左方的p-型方塊中之源極/汲極終端及至作成VDD匯流排的金屬2軌跡。在行S/D3中之第二金屬1軌跡係連接至在n-型方塊中之源極/汲極終端及至作成VSS匯流排的金屬2軌跡。以類似方式，在行S/D5中之第一金屬1軌跡係連接至p-型方塊中之源極/汲極終端及至作成VDD匯流排的 金屬2軌跡。在行S/D5中的第二金屬1係連接至n-型方塊中之源極/汲極終端，及至作成VSS匯流排的金屬2軌跡。
在行S/D4中之金屬1軌跡延伸越過p-型方塊及n-型方塊，並連接至在p-型方塊及n-型方塊中的源極/汲極終端，其係為在左方的電晶體與在右方的電晶體所並列驅動。在行S/D4中的金屬1軌跡係連接至在列F5中之金屬2軌跡，其提供緩衝時脈CK輸出。
示於圖9的佈局實施平行電晶體，其使用四個( )鰭部，各個用於總數八個鰭部。因為finFET方塊係只有七個鰭部高，所以八個鰭部電晶體的實施法需要使用至少兩個額外閘極行的實施法，並只利用部份鰭部。
在示於圖9中之實施例中，八個電晶體時脈緩衝器佈局留下若干未使用鰭部(例如，鰭部F1-F3及鰭部F12-F14)。這些未使用鰭部可以利用在一特定積體電路的設計流程時，調整電路設計，以改變緩衝器的強度或速度。同時，未使用鰭部可以被利用以實施在給定電路佈局的工程改變順序(ECO)，其可以發生在已經發生完成佈局及測試之後。
圖10顯示浮置電力匯流排佈局，其包含多數”高”finFET方塊，其中finFET電晶體(及其他裝置)可以安排以實施一finFET液體元件庫的元件。圖10中之圖可以使用在圖4的圖例加以了解。
圖10中的佈局顯示重覆圖案的finFET方塊，適用以 使用互補p-型及n-型電晶體的元件的實施法，其係稱為CMOS元件。該圖案包含交替高p-型及高n-型方塊，包含p-型方塊1000、n-型方塊1001、p-型方塊1002及n-型方塊1003。可以包含如圖5結構的隔離特性1030、1031、1032將n-型方塊與p-型方塊分開。p-型方塊1002包含一組鰭部，包含鰭部1010，其係平行佈局在基板上。在示於示意圖中的p-型方塊1002中的該組鰭部包含十四個組件，以選擇一包含例如多到如參考圖4所述之例子兩倍的鰭部。在特定方塊(例如1000-1003)中的該組鰭部包含外鰭部(例如在區域1001中之鰭部1060、1061)在該組鰭部的外緣，及內鰭部在安排呈一圖案的外鰭部間，該圖案係可識別為與相鄰方塊中之鰭部的圖案分開，及較佳在該方塊內的鰭部間具有均勻間隔。在作成任何給定finFET方塊的該組鰭部中的組件數量可以依據一特定實施法的需要改變。可能對於一特定實施法而言使用鰭部的數量為2的冪數，例如16個鰭部、32個鰭部以此類推為有利的。該鰭部可以被實施於絕緣層上，或由下層半導體主體(未示出)突出，如上所討論。
n-型方塊1001包含一組鰭部，包含鰭部1020，其係被平行佈局於基板上。在例示圖所示之n-型方塊1001中之該組鰭部包含與對應p-型方塊1000及1002相同數量的鰭部。如所示，在n-型方塊中之鰭部可以窄於p-型方塊的鰭部，因為用於該等裝置中之載子遷移率的差異之故。在作成任何給定finFET方塊的該組鰭部的組件數量可 以依據一特定實施法的需要加以改變，但當例如使用作為標準元件庫元件佈局架構時，可以有利地匹配在其互補p-型方塊中的鰭部的數量。至於p-型方塊，如上所討論，在n-型方塊中之鰭部可以實施於絕緣層上，或由下層半導體主體(未示出)突出。
一圖案化閘極導體層置於該等鰭部上，及其包括閘極軌跡(示為”閘極”陰影)在圖中示為沿著行排列的多數finFET方塊中。行的數量可以被選擇適合一特定實施法。p-型方塊1002包括閘極軌跡，包含閘極軌跡1012，該等軌跡係為圖案化閘極導體層的元件，並係安置在該方塊1002中之該組鰭部之上並與之正交。該n-型方塊1001包括閘極軌跡，包括閘極軌跡1022，該等軌跡係為圖案化閘極導體層的元件並安置於方塊1001中之該組鰭部之上並與之正交。
如圖中所示，當例如使用作為標準元件庫的元件佈局架構時，在p-型方塊1002中的閘極軌跡可以有利地成行對準在n-型方塊1001中之互補閘極軌跡。因此，在p-型方塊1002中之閘極軌跡1012係成行對準在n-型方塊1001中之閘極軌跡1022，並正交於排列成列之鰭部。
隔離結構1042係定位於p-型方塊1002及n-型方塊1001之間。隔離結構1042可以使用以防止由於寄生電晶體或由CMOS元件佈局等所造成的電流洩漏。
p-型方塊1000及n-型方塊1003與隔離結構1041及1043可以相對於p-型方塊1002、隔離結構1030及n-型 方塊1001的組合佈局成重覆圖案，如於圖中所示。
在於此所述之技術實施例中，至少一圖案化導體層(金屬1、金屬2等)置於該圖案化閘極導體層上。在圖10中，第一圖案化導體層(金屬1)包含多數軌跡，其中只有一個(1040)係被顯示於圖10中，以避免阻礙基本佈局，該等軌跡置於該圖案化閘極導體層上。在第一圖案化導體層中之軌跡可以有利地排列平行於圖案化閘極導體層中之閘極軌跡，並正交於該等鰭部，如軌跡1040的配置所示。此促成使用第一圖案化導體層，用以互連沿著相鄰方塊的行之閘極軌跡與源極/汲極區域。
同時，於圖10中，第二圖案化導體層(金屬2)包含多數軌跡(1030至1037)置於該圖案化閘極導體層上。在包含圖案化導體層(金屬1及金屬2)的實施例中，第二圖案化導體層置於該第一圖案化導體層上。在第二圖案化導體層中之軌跡可以較佳地排列成列以平行於該等鰭部，並正交於該第一圖案化導體層中之軌跡。這促成使用第二圖案化導體層，用以互連在第一圖案化導體層的軌跡及在不同行中之閘極軌跡，及在第一圖案化導體層中之其他軌跡。該等鰭部、在閘極導體層中之軌跡、在第一圖案化導體層中之軌跡及在第二圖案導體層中之軌跡可以使用垂直導體互連呈任何想要圖案，該垂直導體有時稱為穿過層間絕緣體的導孔中的插塞(未示於圖10中)。
示於圖10中之置於對應區域中之該組鰭部中之內鰭部上的第二圖案化導體層中之軌跡1030至1037係被使用 作為電源匯流排，並適用以耦接至電源電壓。相較於電源匯流排軌跡係被置放於對應區域的外鰭部外，以容許例如在電源匯流排與基板間使用主體束體的圖4及圖7-9所示之結構，圖10的結構提供於FinFET方塊的利用的彈性。在此例子中，軌跡1034及1035為在p-型方塊1002中之內部鰭部之上的VDD匯流排軌跡。軌跡1032及1033為在n-型方塊1001中之內鰭部之上的VSS匯流排軌跡。在彈性佈局中，多數VDD匯流排軌跡係被定位在各個p-型方塊之上，在被選擇以最佳化被實施的電路的功率消耗的列之上。同樣地，多數VSS匯流排軌跡係被定位在各個n-型方塊之上，而沒有對於將為主體束體要求所引入置放有侷限，在選擇在被實施於電路中最佳化功率消耗的列上。因此，實施例可以實施為其中單一“高”finFET方塊，其包含多數電源匯流排置於其上，並安排有互補finFET方塊，其包含單一電源匯流排。電源軌跡係較佳基本直線及平行該等鰭部，在包含該組鰭部的區域之上。在其他實施例中，電源軌跡可以具有更複雜形狀，包含T-形狀、L-形狀等等，在包含該組鰭部的區域之上。在給定方塊架構中，一、二、三或更多電源匯流排可以放置於單一組鰭部上。
CMOS裝置可以利用在p-型方塊1002中與n-型方塊1001(上裝置)中之鰭部，使用於p-型方塊1002中之VDD匯流排1034及在n-方塊1001中之VSS匯流排1033的連接被實施於區域1050中。同時，CMOS裝置可以利用p- 型方塊1002及n-型方塊1003(下裝置)中之鰭部，使用於p-型方塊1002中之VDD匯流排1035與在n-型方塊1003中的VSS匯流排1036間之連接實施於區域1051中。適當隔離結構(例如1052)可以例如藉由提供圖案化溝渠填充有絕緣材料，形成在區域1050及1051間之鰭部及閘極軌跡中。同樣地，n-型方塊1001可以與p-型方塊1000一起使用作為在區域1053中之CMOS裝置，具有適當隔離1054。以隔離1055，方塊1000可以使用組合另一方塊(未示出)並以此類推，成為有效及彈性佈局。藉由適當地定位電源匯流排及隔離結構，在單一方塊中用於上裝置的鰭部數量及在用於下裝置之相同單一方塊內的鰭部數量可以依據電路的需要加以改變，及更有效地利用finFET方塊可以實施作為元件實施法。
圖11例示可能使用在各個方塊上有多數電源匯流排的“高”finFET方塊的部份彈性，包含一或更多電源匯流排在給定方塊的內鰭部之上。圖11使用有關於圖8-9所引入的列與行標示，具有外鰭部F1及F14。實施在圖11中之元件為強時脈驅動器的p-型元件，其可以被用於具有四個D正反器的標準元件中，類似於圖9所示之時脈驅動器。然而，示於圖9的實施法利用四個閘極行及五個源極/汲極行，而示於圖11中之實施法只利用兩個閘極行G1及G2及三個源極/汲極行S/D1至S/D3。同時，示於圖11中之實施法作出可用鰭部的更完整使用。
在此例子中，在列F11之上的金屬2軌跡係耦接至輸 入時脈CKin，並連接至在閘極行G1之上的金屬1軌跡，其係隨後連接至在列F1至F4上的行G1中之閘極軌跡，其延伸於隔離結構之上至互補n-型方塊。在鰭部F1至F6及鰭部F9至F14中的行S/D1的源極/汲極終端係連接至在行S/D1之上金屬1軌跡，其隨後耦接至在列F8及F9間之金屬2軌跡，其提供反相的時脈輸出CKB。在行S/D2中之鰭部F1至F6中的源極/汲極終端係連接至在行S/D2之上的金屬1軌跡，其隨後耦接至在列F3之上的金屬2軌跡作為用於該方塊的第一VDD電源匯流排。同時，在行S/D2中之鰭部F9至F14中的源極/汲極終端係連接至在行S/D2之上的金屬1軌跡，其隨後耦接至在列F13之上的金屬2軌跡作為用於該方塊的第二VDD電源匯流排。
在列F8及F9間之承載反相時脈輸出CKB的金屬2軌跡係連接至延伸在列F1至F14之鰭部之上的行G2中的閘極軌跡。在行G2中的金屬1軌跡對應於在驅動器中之第二反相器的輸入，並耦接至行G2中之閘極軌跡，並延伸越過隔離結構至互補finFET方塊。鰭部F1至F6及鰭部F9至F14中之行S/D3的源極/汲極終端係連接至在行S/D3之上的金屬1軌跡，並隨後連接至在列F5及F6間之金屬2軌跡，其提供緩衝的時脈輸出CK。在列F7及F8中之鰭部並未在此例子中被利用。結果，例如溝渠1101、1102的圖案化絕緣溝渠係被實施以切割未使用鰭部，藉以將之與元件中之電路隔離。如同溝渠1101、 1102的圖案絕緣溝渠可以如所需被定位於該佈局中，以協助分割及隔離電路元件。
圖12為一用以設計用於元件庫的finFET方塊為主的程序的簡化流程圖。步驟的順序可以被修改以適合一特定設計者。依據該簡化流程圖，予以包含在元件庫中之功能元件係被選擇(1200)。此一元件可以為如上所述之多位元正反器、邏輯閘、邏輯方塊或其他元件結構。再者，假設CMOS技術，finFET方塊被指定用於n-型及p-型裝置(1201)。finFET方塊包含排列呈列的個別組的半導體鰭部。該等方塊係為如上所述之隔離結構所分開。然後，圖案化閘極導體層被指明，以在置於鰭部上之行中形成閘極，其將被用於元件中(1202)。然後，置於閘極導體層上的圖案化導體層係被指明，以建立適當內連接，較佳包含具有軌跡安排呈行的第一層、及具有軌跡安排呈列的第二層(1203)。該多數圖案化導體層包含電源軌跡、並可以包含一個以上的電源軌跡在至少一FinFET方塊之上。然後，該層間連接係被指明，以在鰭部、閘極軌跡及在一或更多圖案化導體層中之軌跡間找出連接(1204)。在此方法中產生的規格包含實施為代表元件的特定平坦形狀的GDS II格式資料庫檔之佈局檔、或其他電腦可讀取格式。特定元件然後被儲存於元件庫中，用於積體電路設計(1205)中。
圖13為代表設計自動化程序的流程圖，其可以被實施為一如圖2所表示的系統執行的邏輯，包含具有使用如於此所述之至少一”高”finFET方塊與浮置電源匯流排實施 的元件的finFET方塊元件庫。依據第一步驟的程序，定義電路說明的資料結構係被遍歷於資料處理系統(1300)中。儲存於資料庫或耦接至資料處理系統的其他電腦可讀取媒體中之元件庫係為資料處理系統所存取，該元件庫包含於此所述之finFET方塊為主元件，並被利用以匹配在元件庫中之元件與電路說明的元件(1301)。匹配元件然後放置與繞線作為積體電路佈局(1302)。再者，執行設計驗證及測試(1303)。最後，finFET方塊元件可以被修改，以最佳化用於該電路的時序及電源規格(1304)。finFET方塊元件的修改可以包含光罩改變，其造成在第一及第二圖案化導體層的軌跡的改變，及在層間連接體中之圖案的改變，以改變用於特定電晶體的鰭部數量。這些改變可以被完成，而不必改變為該元件所佔用的積體電路的面積。
圖14為方塊1400的繪圖，其包含一組鰭部及閘極軌跡，具有電源軌跡1410及1420置於該等鰭部上。圖14使用上述列及行表示法，配合圖8-9，具有外鰭部F1及FN，及內鰭部F2至F(N-1)。為了說明的目的，方塊1400可以被說成是具有一區域，其對應於由水平尺寸中之鰭部的長度及由外鰭部F1及FN的外側邊緣間之距離所定義的該組鰭部的輪廓。將電源軌跡置放於在方塊的鰭部上之位置的能力造成部份因為所述彈性方塊架構的實施例利用未連接至在該方塊的區域內的半導體主體(或多主體)的電源軌跡。換句話說，在該方塊之上的電源軌跡並未包含在該方塊的區域內的主體束體。
所示電源軌跡1410及1420在方塊之上具有矩形形狀。電源軌跡1410及1420係為電源匯流排的一部份並連接至未在該方塊之上的軌跡的連續部份(即在該方塊左及右側的外面)並未被例示出。連續軌跡可以採用任何所需或適用於電路置放的圖案，但為了此說明的目的並不考量置於該方塊上的電源軌跡的部份，以提供定義電源軌跡於方塊上的位置之基礎。吾人可以藉由在方塊之上的區域的中心位置，定義電源軌跡於方塊之上或置於其上的位置。因此，在方塊1400之上的電源軌跡1410在為方盒1411所表示的位置具有該區域的中心。在該方塊之上的電源軌跡1420在為方盒1421所表示的位置具有區域的中心。如上所述，在該方塊之上的電源軌跡可以具有較在圖14中所表示之簡單矩形更複雜的形狀。然而，吾人可以以區域的中心特徵化任何二維形狀，並藉由其區域的中心位置，定義置於方塊之上的電源軌跡的位置。在例示圖中，可以看出電源軌跡1410的面積1411的中心可以位在外鰭部F1的外緣的內部。因此，電源軌跡1410可以特徵為在該方塊之上。同時，吾人可以參考其邊緣特徵化電源軌跡的位置。因此，電源軌跡1420具有外緣，其係沿著外鰭部FN的側邊在外邊緣內側，並同樣地在方塊之上。於此所述之彈性方塊架構的實施例可以包含具有更多複雜形狀的電源軌跡，其具有外緣在該方塊的外鰭部的外邊緣的內部，使得它們並不會延伸越過為外鰭部的外緣所界定的方塊側邊。同時，於此所述之彈性方塊架構的實施例可以具有例如 軌跡1410的電源軌跡，其具有在方塊的外鰭部的外緣內部的區域中心，而，其外緣可以在外鰭部的外部。有利地，為了佈局及設計的容易及均勻性的目的，利用於基本上為直線及長條平行於方塊中之鰭部的方塊之上的電源軌跡，如同於圖中所示。本技術促成此等電源軌跡的使用。
上述之finFET方塊架構可以被利用以建立彈性元件庫，其包含多數finFET方塊為主的元件。在元件庫中之finFET方塊可以具有細微粒度，具有部份行利用越過多個元件。
彎曲或翹起鰭部的問題可以使用於此所述之隔離結構加以避免。
於此所述之積體電路並不需要單體主體綁至置於在finFET方塊之上的電源匯流排於一般元件邊界處，或在n-型及p-型方塊之間，允許電源軌跡位置的整個彈性置於finFET方塊的鰭部上，而不是在相鄰鰭部的額外佈局空間中。另外，多數電源匯流排可以實施在給定finFET方塊上。
於此所述之finFET方塊可以安排為n-型方塊及p-型方塊的重覆圖案，允許利用在特定方塊的上及下方之方塊中的互補部份彈性實施CMOS電路元件，其中至少一中央方塊包含多數電源軌跡置於該方塊上。
於此所述之finFET方塊架構允許以彈性佈局策略作很密集之區域利用。該技術可以特別適用於多數位元正反器及廣泛用於積體電路邏輯中之序向元件。另外，該技術 也可以適用以實施閘陣列、場可規劃閘陣列、”閘極海”架構及其他高密度及/或高效能積體電路結構。
在正交圖案結構中之彈性佈局使得於此所述之finFET方塊在設計驗證程序期間、在積體電路設計及製造期間理想於實施於尺寸變化之工程變化命令或其他修改。
於此所述之finFET方塊架構可以被實施為具有混合方塊高度，使得標準finFET方塊可以混合以”高”finFET方塊，或利用可變大小方塊，以適合特定設計目標的需要。於此所述之finFET方塊架構完成中央方塊的利用，例如p-型finFET方塊，以使用上n-型finFET方塊實施第一組的互補n-型及p-型裝置，及利用下n-型finFET實施第二組的互補n-型及p-型裝置。
通常，finFET方塊為主的彈性元件庫的建立係使用於此所述之finFET方塊架構加以完成。在此元件庫中，標準元件可以由”軟巨體”構成，其可以對於其下層元件的準確位置可散佈有一些彈性。不像平面CMOS結構，其中該等元件的修改或調整的粒度係為整個電晶體，在於此所述之finFET方塊架構中，粒度可以為該鰭部。利用一次組平行排列之鰭部在方塊中設計finFET方塊結構提供了設計彈性。
為本設計所提供之彈性使得在整個區域處均可使用電源及接地匯流排，並允許在元件庫的元件設計時，以實驗或其他最佳化技術，來最佳化該finFET方塊的高度，以 改良佈局及效能彈性。一元件庫可以由多數finFET方塊為主元件構成，其利用次組的可用鰭部於finFET方塊中，留下空間用以最佳化程序，以不改變該佈局的面積。元件庫可以被設計，以施加最小粒度至在方塊中之單一鰭部，用於沿著遍歷水平鰭部方塊的行的閘極軌跡，而不是所有在該方塊中之鰭部。
雖然本發明係藉由參考以上詳述之較佳實施例及例子加以描述，但可了解的是，這些例子係想要作例示用而非限制用。可以想出修改及組合可以為熟習於本技藝者迅速發生，其中修改及組合將在本發明之精神內及以下申請專利範圍內。
210‧‧‧電腦系統
212‧‧‧子系統
214‧‧‧處理器
216‧‧‧網路介面子系統
218‧‧‧通訊系統
220‧‧‧使用者介面輸出裝置
222‧‧‧使用者介面輸入裝置
224‧‧‧儲存子系統
226‧‧‧記憶體子系統
228‧‧‧檔案儲存子系統
230‧‧‧主隨機存取記憶體
232‧‧‧唯讀記憶體
240‧‧‧記憶體
280‧‧‧電路設計
290‧‧‧積體電路
300‧‧‧絕緣基板
301-303‧‧‧鰭部
305‧‧‧閘極介電層
307‧‧‧閘極導體
310‧‧‧單體半導體主體
311-313‧‧‧鰭部
315‧‧‧閘極介電層
316-317‧‧‧淺溝渠隔離結構
318‧‧‧閘極導體
400‧‧‧n-型方塊
401‧‧‧p-型方塊
402‧‧‧p-型方塊
403‧‧‧n-型方塊
410‧‧‧鰭部
420‧‧‧鰭部
412‧‧‧閘極軌跡
422‧‧‧閘極軌跡
426‧‧‧隔離結構
501‧‧‧鰭部
502‧‧‧外鰭部
503‧‧‧結構
504‧‧‧結構
510‧‧‧溝渠隔離結構
511‧‧‧鰭狀部份
512‧‧‧溝渠隔離結構
513‧‧‧鰭狀部份
514‧‧‧溝渠隔離結構
515‧‧‧絕緣填料
520‧‧‧軌跡
521‧‧‧插塞
522‧‧‧插塞
530‧‧‧軌跡
531‧‧‧插塞
601-602‧‧‧p-型電晶體
603-604‧‧‧n-型電晶體
605，606‧‧‧反相器
611，612‧‧‧p-型電晶體
613，614‧‧‧n-型電晶體
615，616‧‧‧反相器
620‧‧‧輸出反相器
630‧‧‧第一反相器
631‧‧‧第二反相器
650‧‧‧節點
701‧‧‧p-型finFET方塊
702‧‧‧n-型finFET方塊
703‧‧‧區域
710-714‧‧‧軌跡
715‧‧‧軌跡
720-721‧‧‧閘極軌跡
722‧‧‧軌跡
723‧‧‧插塞
724，725‧‧‧插塞
730，731‧‧‧鰭部
732‧‧‧插塞
733‧‧‧金屬1軌跡
734‧‧‧插塞
740‧‧‧鰭部
742‧‧‧插塞
743‧‧‧金屬1軌跡
744‧‧‧插塞
752‧‧‧金屬1軌跡
753‧‧‧插塞
754‧‧‧插塞
755‧‧‧閘極軌跡
762‧‧‧金屬1軌跡
763‧‧‧插塞
764‧‧‧插塞
765‧‧‧閘極軌跡
770‧‧‧金屬1軌跡
771‧‧‧插塞
772‧‧‧插塞
775‧‧‧插塞
780‧‧‧隔離結構
1000‧‧‧p-型方塊
1001‧‧‧n-型方塊
1002‧‧‧p-型方塊
1003‧‧‧n-型方塊
1010‧‧‧鰭部
1012‧‧‧閘極軌跡
1020‧‧‧鰭部
1022‧‧‧閘極軌跡
1041‧‧‧隔離結構
1042‧‧‧隔離結構
1043‧‧‧隔離結構
1030-1037‧‧‧軌跡
1060-1061‧‧‧鰭部
1040‧‧‧軌跡
1050‧‧‧區域
1051‧‧‧區域
1052‧‧‧隔離結構
1053‧‧‧區域
1054‧‧‧隔離
1055‧‧‧隔離
1101-1102‧‧‧溝渠
1400‧‧‧方塊
1410‧‧‧電源軌跡
1411‧‧‧方盒
1420‧‧‧電源軌跡
1421‧‧‧方盒
圖1顯示例示積體電路設計流程的簡化代表圖。
圖2為適用於該技術的實施例及該技術的電路設計及電路實施例的電腦系統的簡化方塊圖。
圖3A及3B為簡化圖，顯示在先前技術中已知的finFET結構。
圖4為具有彈性佈局特性及適用於標準元件庫中的多數finFET方塊的簡化佈局圖。
圖5為適用於如圖4的結構的finFET方塊間之隔離結構的剖面圖。
圖6A及6B為適用以實施使用於此所述finFET方塊架構作為標準元件的電路的示意圖，該電路包含D-型正 反器及時脈驅動器。
圖7至9顯示利用如圖4所示之finFET方塊架構的圖6A及6B的電路元件的實施法。
圖10為具有浮置電源匯流排結構及其他彈性佈局特性的多數“高”finFET方塊並適用於彈性標準元件庫的簡化佈局圖。
圖11顯示利用如圖10所示之finFET方塊架構的時脈驅動器的元件實施法。
圖12為設計用於元件庫的finFET方塊為主元件的程序的簡化流程圖。
圖13為利用包含於此所述之finFET方塊為主的液體元件庫的自動設計程序的簡化流程圖。
圖14為finFET方塊圖，設定用於提供參考框以指明在方塊上的電源軌跡的位置的目的。
501‧‧‧鰭部
502‧‧‧外鰭部
503‧‧‧結構
504‧‧‧結構
505、506‧‧‧閘極軌跡
510‧‧‧溝渠隔離結構
511‧‧‧鰭狀部份
512‧‧‧溝渠隔離結構
513‧‧‧鰭狀部份
514‧‧‧溝渠隔離結構
515‧‧‧絕緣填料
520‧‧‧軌跡
521‧‧‧插塞
522‧‧‧插塞
530‧‧‧軌跡
531‧‧‧插塞

Claims (28)

  1. 一種積體電路，包含：基板；第一方塊，包含一組半導體鰭部於該基板的第一區域中，該第一方塊包含在該第一方塊的相反外側緣上的外鰭部，及在該等外鰭部間之內鰭部，該第一方塊係被安排用於具有第一導電率類型通道的裝置；第二方塊，包含一組半導體鰭部於該基板的第二區域中，該第二方塊包含在該第一方塊的相反外側緣上的外鰭部，及在該等外鰭部間之內鰭部，該第二方塊係被安排用於具有第二導電率類型通道的裝置；圖案化閘極導體層，包含多數在該第一及第二方塊中之閘極軌跡；至少一圖案化導體層在該閘極導體層之上；一或更多電源軌跡，排列置於各個該第一與第二方塊中的該組半導體鰭部上並與之平行；及多數層間連接體，其連接半導體鰭部、閘極軌跡、在該至少一圖案化導體層中的軌跡、及該一或更多電源軌跡。
  2. 如申請專利範圍第1項所述之積體電路，其中該半導體鰭部包括在該多數閘極軌跡中的閘極軌跡之下的通道，及源極/汲極終端在該多數閘極軌跡中之閘極軌跡之間，及其中該至少一圖案化導體層及該多數層間連接體係被安排以連接該源極/汲極終端、該等閘極軌跡及該等電 源軌跡。
  3. 如申請專利範圍第1項所述之積體電路，其中該多數在該第一與第二方塊內的閘極軌跡係被排列成行，及在該至少一圖案化導體層中之軌跡係被安排以連接置於該第二方塊上的該等電源軌跡之一至在該第二方塊中之半導體鰭部，該第2方塊中之半導體鰭部作為第一裝置的終端，其在一特定行中之第一閘極軌跡中具有閘極，及連接置於該第二方塊上的該一或更多電源軌跡的另一軌跡至作為第二裝置的終端的該第二方塊中的另一半導體鰭部，第二裝置具有於該特定行中的第二閘極軌跡中之閘極。
  4. 如申請專利範圍第1項所述之積體電路，包含：第三方塊，包含一組半導體鰭部於該基板的第三區域中，該第三方塊係被安排用於具有為該第一導電率類型的通道的裝置，並位於鄰近該第二方塊，並包含多數閘極軌跡在該第三方塊中；及其中該至少一圖案化導體層包含：第一圖案化導體層，在包含第一層軌跡之該閘極導體層之上，該等第一層軌跡包含：第一第一層軌跡，安排以連接在該第一方塊中之閘極軌跡至在該第二方塊中之閘極軌跡；及第二第一層軌跡，安排以連接在該第二方塊中之閘極軌跡至在該第三方塊中之閘極軌跡；及第二圖案化導體層，在該第一圖案化導體層之上，並包含：一或更多第二層軌跡安排以連接在該第一圖案化導體層中之軌跡至該第一圖案化導體層中之其他軌跡。
  5. 如申請專利範圍第4項所述之積體電路，其中該一或更多電源軌跡包含該第二圖案化導體層的部份。
  6. 如申請專利範圍第1項所述之積體電路，其中該一或更多電源軌跡包含多數電源軌跡在該第一方塊之上，及多數電源軌跡在該第二方塊之上。
  7. 如申請專利範圍第1項所述之積體電路，其中該等在該第一及第二方塊中之半導體鰭部係被平行排列，在該多數閘極軌跡中之該等閘極軌跡係正交於該等半導體鰭部，及置於該第一與第二方塊上的該一或更多電源軌跡係與該等半導體鰭部平行。
  8. 如申請專利範圍第1項所述之積體電路，其中該等組半導體鰭部包含一半導體主體或多半導體主體在該第一與第二方塊中，及其中置於該第一及第二方塊上的該一或更多電源軌跡並未連接至該等對應方塊內的該半導體主體或該等半導體主體。
  9. 如申請專利範圍第1項所述之積體電路，其中置於該第一及第二方塊上的該一或更多電源軌跡具有外邊緣，其並未越過在該第一及第二方塊中之該等外鰭部的外邊緣。
  10. 一種製造元件庫的方法，包含：指明一基本結構，其包含：第一方塊，包括一組半導體鰭部於基板的第一區域中，該第一方塊包含外鰭部在該第一方塊的相反外側緣上，及在該外鰭部間之內鰭部，該第一方塊被安排用於具 有為第一導電率類型的通道的裝置；第二方塊，包含一組半導體鰭部於該基板的第二區域中，該第二方塊包含外鰭部在該第一方塊的相反外側邊緣上，及內鰭部在該等外鰭部之間，該第二方塊被安排用於具有為第二導電率類型的通道的裝置；指明在該基本結構上的一元件，該元件包含單元有：一圖案化閘極導體層，包含多數閘極軌跡在該第一及第二方塊中；至少一圖案化導體層在該閘極導體層之上；一或更多電源軌跡，安排置於各個該第一及第二方塊中的該組半導體鰭部上並與之平行；及多數層間連接體，其連接半導體鰭部、閘極軌跡、在該至少一圖案化導體層中之軌跡、及該一或更多電源軌跡；及儲存該元件的機器可讀取規格於元件庫中。
  11. 如申請專利範圍第10項所述之方法，其中該半導體鰭部包括在該多數閘極軌跡中之閘極軌跡之下的通道，及在該多數閘軌跡中之閘極軌跡之間的源極/汲極終端，及其中該至少一圖案化導體層與該多數層間連接體係被安排以連接該源極/汲極終端、該閘極軌跡及該電源軌跡。
  12. 如申請專利範圍第10項所述之方法，其中該多數在該第一及第二方塊中之閘極軌跡係被安排成行，及在該元件庫中之元件包含第一及第二裝置，其中在該至少一圖案化導體層中之軌跡係被安排以：連接置於該第二方塊上 的該等電源軌跡之一至在該第二方塊中之半導體鰭部，該第二方塊中之半導體鰭部作為在特定行中之第一閘極軌跡中具有閘極之該第一裝置的終端；並連接置於該第二方塊上的該一或更多電源軌跡之另一電源軌跡至在該第二方塊中的另一半導體鰭部，該第二方塊中之該另一半導體鰭部作為該第二裝置的終端，該第二裝置在該特定行中之第二閘極軌跡具有閘極。
  13. 如申請專利範圍第10項所述之方法，其中該基本結構包含第三方塊，包含在該基板的第三區域內的一組半導體鰭部，該第三方塊係被安排以用於具有為該第一導電率類型的通道的裝置，並位於相鄰該第二方塊，並包含多數閘極軌跡在該第三方塊中；及其中該至少一圖案化導體層包含：第一圖案化導體層，在包含第一層軌跡的該閘極導體層之上，該第一層軌跡包括：第一第一層軌跡，安排以連接在該第一方塊中之閘極軌跡至在該第二方塊中之閘極軌跡；及第二第一層軌跡，安排以連接在該第二方塊中之閘極軌跡至在該第三方塊中之閘極軌跡；第二圖案化導體層在該第一圖案化導體層之上，並包括一或更多第二層軌跡安排以連接在該第一圖案化導體層中之軌跡至在該第一圖案化導體層中之其他軌跡。
  14. 如申請專利範圍第13項所述之方法，其中該一或更多電源軌跡包含該第二圖案化導體層的部份。
  15. 如申請專利範圍第10項所述之方法，其中該一或 更多電源軌跡包括多數電源軌跡置於該第一方塊上，及多數電源軌跡置於該第二方塊上。
  16. 如申請專利範圍第10項所述之方法，其中該等在該第一及第二方塊中之半導體鰭部被平行排列，在該多數閘極軌跡中之閘極軌跡係正交於該半導體鰭部，及置於該第一及第二方塊上的該一或更多電源軌跡係與該等半導體鰭部平行。
  17. 如申請專利範圍第10項所述之方法，其中該等組半導體鰭部包括半導體主體或多半導體主體在該第一及第二方塊之中，及其中置於該第一及第二方塊上的該一或更多電源軌跡並未連接至在該對應方塊內的該半導體主體或該等半導體主體。
  18. 如申請專利範圍第10項所述之方法，其中該置於該第一及第二方塊上的一或更多電源軌跡具有外緣，其並未越過在該第一及第二方塊中之該外鰭部的外緣。
  19. 一種適用以處理電路設計的電腦實施代表圖的資料處理系統，包含：資料處理器及記憶體，耦接至該資料處理器，該記憶體儲存為該資料處理器可執行的指令，包含指令，以匹配在機器可讀取電路說明中所指明的元件與元件庫中之元件，該元件庫包含具有基本結構的多數元件，該基本結構包含：第一方塊，包括一組半導體鰭部在基板的第一區域中，該第一方塊包括外鰭部在該第一方塊的相反外側緣 上，及內鰭部在該等外鰭部之間，該第一方塊被安排以用於具有為第一導電率類型的通道的裝置；第二方塊，包括一組半導體鰭部在該基板的第二區域中，該第二方塊包括外鰭部在該第一方塊的相反外側緣上，及內鰭部在該等外鰭部之間，該第二方塊被安排用於具有為第二導電率類型的通道之裝置；在該多數元件中之一元件包括：一圖案化閘極導體層，包括多數閘極軌跡在該第一及第二方塊中；至少一圖案化導體層在該閘極導體層之上；一或更多電源軌跡，安排在各個該第一及第二方塊中的該組半導體鰭部上並與之平行；及多數層間連接體，連接半導體鰭部、閘極軌跡、在該至少一圖案化導體層中之軌跡、及該一或更多電源軌跡。
  20. 如申請專利範圍第19項所述之系統，其中該半導體鰭部包括在該多數閘極軌跡中之閘極軌跡之下的通道及在該多數閘極軌跡中之閘極軌跡之間的源極/汲極終端，及其中該至少一圖案化導體層及該多數層間連接體係被安排以連接該源極/汲極終端、該等閘極軌跡及該等電源軌跡。
  21. 如申請專利範圍第19項所述之系統，其中在該第一及第二方塊中之該多數閘極軌跡係被安排成行，及在該元件庫中之元件包含第一及第二裝置，其中在該至少一圖 案化導體層中之軌跡係被安排以：連接至置於該第二方塊上的該等電源軌跡之一至作為該第一裝置的一終端之在該第二方塊中之半導體鰭部，該第一裝置在一特定行中之第一閘極軌跡中具有一閘極；並連接至置於該第二方塊上的該等電源軌跡之另一至作為該第二裝置的一終端之在該第二方塊中之另一半導體鰭部，該第二裝置在該特定行中的第二閘極軌跡中具有一閘極。
  22. 如申請專利範圍第19項所述之系統，其中該基本結構包含第三方塊，其包括一組半導體鰭部在該基板的第三區域中，該第三方塊係被安排用於具有為該第一導電率類型的通道的裝置，並位於鄰近該第二方塊，並包括多數閘極軌跡在該第三方塊中；及其中該至少一圖案化導體層包括：第一圖案化導體層在該閘極導體層之上，其包含第一層軌跡，該第一層軌跡包括：第一第一層軌跡安排以連接在該第一方塊中之閘極軌跡至在該第二方塊中之閘極軌跡；及第二第一層軌跡安排以連接在該第二方塊中之閘極軌跡至在該第三方塊中之閘極軌跡；第二圖案化導體層在該第一圖案化導體層之上，並包括一或更多第二層軌跡，安排以連接在該第一圖案化導體層中之軌跡至在該第一圖案化導體層的其他軌跡。
  23. 如申請專利範圍第22項所述之系統，其中該一或更多電源軌跡包含該第二圖案化導體層的部份。
  24. 如申請專利範圍第19項所述之系統，其中該一或 更多電源軌跡包括置於該第一方塊上的多數電源軌跡，及置於該第二方塊上的多數電源軌跡。
  25. 如申請專利範圍第19項所述之系統，其中在該第一及第二方塊中之該等半導體鰭部係被平行排列，在該多數閘極軌跡中之該等閘極軌跡係正交於該等半導體鰭部，及置於該第一及第二方塊上的該一或更多電源軌跡係與該等半導體鰭部平行。
  26. 如申請專利範圍第19項所述之系統，其中該組半導體鰭部包括在該第一及第二方塊中之半導體主體或多數半導體主體，及其中置於該第一及第二方塊上的該一或更多電源軌跡並未連接至在該對應方塊內的該半導體主體或該等半導體主體。
  27. 如申請專利範圍第19項所述之系統，其中置於該第一及第二方塊上的該一或更多電源軌跡具有外緣，其並未越過在該第一及第二方塊中之該等外鰭部的外緣。
  28. 一種製造產品，包含：可為資料處理器讀取之記憶體，該記憶體儲存包括多數元件的該元件庫，至少一元件具有一基本結構，包含：第一方塊，包括一組半導體鰭部在基板的第一區域中，該第一方塊包括在該第一方塊的相反外側緣上的外鰭部，及在該等外鰭部間之內鰭部，該第一方塊被安排用於具有為第一導電率類型的通道的裝置；第二方塊，包括一組半導體鰭部在該基板的第二區域中，該第二方塊包括外鰭部在該第一方塊的相反外側緣 上，及在該等外鰭部間之內鰭部，該第二方塊係被安排用於具有為第二導電率類型的通道的裝置；該至少一元件包括：圖案化閘極導體層，包括多數閘極軌跡在該第一及第二方塊中；至少一圖案化導體層在該閘極導體層之上；一或更多電源軌跡，安排置於各個該第一及第二方塊中的該組半導體鰭部上並與之平行；及多數層間連接體，其連接半導體鰭部、閘極軌跡、在該至少一圖案化導體層的軌跡、及該一或更多電源軌跡。
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