TWI486303B - 由至少兩種半導體基材構成的複合物及其製造方法（二） - Google Patents
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Description
本發明關於申請專利範圍第1項引文的一種由至少二種半導體基材構成的複合物以及申請專利範圍第9項之引文的製造由至少二種半導體基材構成的複合物的方法。
在美專利US 2006/0208326 A1提到一種由具有至少一MEMS構件的一第一半導體基材及一具有CMOS構件的第二半導體基材構成的複合物。在此，在一個設在第一半導體基材上的鍺層和一個對應的設在第二半導體基材上的鋁層之間有一種共晶式接合，利用鍺層與鋁層之間的共晶式接合，可造成複合物的高結合強度。但這種習知複合物的缺點為：該MEMS半導體基材上的鍺層在該複合物製造時須費大成本作保護，因為鍺層係在需要的「壕溝」(Trench)程序前施加，在此程序時鍺和半導體基材的材料會受相同程序蝕刻。
US 5693574揭示了一種微機械轉速感測器及其製法，其中把一個「對立基材」放到一基礎基材上而將一感測器封裝，在該對立基材和基礎基材間有一種鋁-鍺接合及金-鍺接合。
本發明的目的在於提供一種由至少二種半導體基材構成的複合物，它就可簡單地製造這方面而言係最佳化者，該二半導體基材至少有一個帶有一MEMS構件。此外一目
的在提供這種複合物之對應地最佳化的(亦即簡單的)製造方法。
這些目的達成之道，依本發明，在複合物方面係利用申請專利範圍第1項的特點，在方法方面係利用申請專利範圍第9項的特點達成。本發明較佳的進一步特點見於申請專利範圍附屬項。在說明書、申請專利範圍及/或圖式中所示之特點的所有任何組合都在本發明的範疇中。為了避免重複，裝置方面所述特點也通用於方法方面，同樣純方法方面的特點也適用於裝置方面。
本發明的基本構想在於：將至少一含鋁的層設在或施在至少有一MEMS構件的第一半導體基材上，而該至少一含鍺的層設在或施在第二半導體基材上。在本發明的意義中，「MEMS構件」的意義指一種所謂的微電機械系統的構件。MEMS構件特別是指一種機械構件，例如一種感測器或一感測器部分或一動作器或一動作器部分。依本發明此構想設計的複合物在製造技術方面比起習知的複合物來有明顯的優點。因此，該第一半導體基材上的至少一個含鋁的層在製造半導體基材(特別是至少一MEMS構件)的壕溝或犠牲層程序時不會受侵蝕。因此可省却該至少一含鋁層的繁複的保護作業，該層在以後的接合步驟用於以共晶方式接到該至少一個含鍺的層。在一較佳實施例中，在半導體基材上的數個互相間隔的地區中各至少施一含鋁層或含鍺層。
藉著在該至少一個含鍺的層與該至少一個含鋁層之間
形成一種靜態共晶式接合，可將MEMS構件作密封式的封囊。
該複合物的一特佳實施例中，第二半導體基材至少有一ASIC構件。該ASIC構件為一種因用途而異之積體電路的構件，亦稱顧客晶片(Custom-Chip)。在此，「ASIC構件」一詞，在本發明進一步特點的範疇中，係指一種電子電路的構件或該電子電路。舉例而言，該ASIC構件係一種CMOS構件，亦即一種互補型的金屬氧化物半導體。在含有至少一ASIC構件的第二半導體基材上設該至少一含鍺的層是很有利的。因為在製造第二半導體基材時最後的方法步驟可將鍺沈積，如此該至少一含鍺的層的鈍化(Passiverung)作業可省却。共晶結合過程使得ASIC與MEMS之間造成機械性穩定而導電的密封式接合。
為了在共晶結合程序時造成該至少一含鋁的層及至少一含鍺的層最佳的結合，故在一種很有利的實施例中將該含鋁的層及/或含鍺的層特別是在共晶式結合之前作構造化，且宜作微構造化。在此可考慮將已施覆的層構造化及/或將至少一層呈已構造化的形式施覆。
在本發明的進一步特點中，宜將該含鋁的層由鋁及/或AlSiCu及/或AlSi及/或AlCu形成。
為了在該含鋁的層與含鍺的層之間造成夠穩定的接合，如果該含鋁的層及/或該含鍺的層厚度至少約50奈米，則甚有利，但特別選用一種實施例，其中該含鋁的層(3)及/或含鍺的層(6)特別是在共晶式接合之前其厚度在約50奈
米~約5000奈米的範圍，且宜在約100奈米~約2000奈米的範圍。特別是該至少一層的厚度約1500奈米。
一種特別有利的實施例中，將複合物之用共晶方式互相接合的層宜並非只有固定功能。而係宜將該用共晶方式接合的含鋁或含鍺的層設計成該二半導體基層之間的接觸件，在此可經由該所形成的接觸墊片將導電路或電構件互相連接成導電方式。
在一特別有利的實施例中，該MEMS構件及/或該至少一ASIC構件(如果存在的話)利用該至少一含鋁的層及至少一含鍺的層的共晶式接合部封囊成密封方式。舉例而言，這點可利用下述方式達成：將這些層設計成一結合框形式，該結合框將該至少一MEMS構件及/或至少一ASIC構件的整個周圍包圍住。
一種較佳實施例中，該至少一含鍺層遠比該至少一含鋁層薄，特別是至少薄了10倍，在這種實施例，含鋁層只有一部分用於形成Al/Ge共晶物。這點有一重大優點，即：其餘的鋁當作該二個要接合的半導體基材(晶圓)之間的間隔保持器之用。這點特別有利於可動性的MEMS慣性感測器，俾防止該感測器構造會碰到所結合的半導體基材上。特別是在一實施例中，含鋁層厚度做成約2微米~約10微米之間。該含鍺的層的厚度宜只為約100~約700奈米。如此宜造成一共晶區域(共晶層)，其厚度約1微米。
本發明還關於一種製造一種複合物(1)的方法，該複合物由一具有至少一MEMS構件的第一半導體基材及一第二
半導體基材的方法，其中一含鋁的層及一含鍺的層藉著將該二半導體基材組合及將該二層加熱且宜施壓迫壓力而造成該二層之間的共晶式接合，在此方法中，利用溫度效應，該溫度宜在共晶物的液相點以上，且可藉附加的壓力作用在含鋁層及含鍺層間在該半導體基材組合後且宜在預先對準之後造成共晶式接合，依本發明的方法的要點在：將至少一含鋁的層施到第一半導體基材上，並將至少一含鍺的層施到第二半導體基材上。
該方法的一種特別有利的實施例中，在製造至少具一ASIC構件的半導體基材時，最後的方法步驟係將含鍺的層施覆。如此，在製造該半導體基材或ASIC構件時可防止該鍺鈍化。
在本發明另一特點中，該含鋁層及/或含鍺層宜利用一道沈積程序施覆上去，且宜利用濺鍍或CVD鍍覆，且宜用PE-CVD鍍覆施到相關的半導體基材上。
為了製造牢固的共晶式接合，宜將該含鋁層及/或含鍺層呈構造化形式施到相關的半導體基材上及/或在施覆後再構造化，特別是微構造化。
本發明其他優點、特點及細節見於以下較佳實施例及圖式的說明。
圖1中顯示一第一半導體基材(1)(MEMS晶圓)，將MEMS構件(此處為感測器構造)利用犠牲層(Opferschicht)蝕刻施到此第一半導體基材(1)上，此外在數個區域中將一
含鋁層(3)析出到第一半導體基材(1)上以造成下文要說明的共晶式接合。此用圖號3a表示的含鋁層係一種圍住該MEMS構件(2)的結合框(導線架)(Bondrahmen，英：frame)。用圖號3b表示的含鋁層係一種接點墊片。它用於以導電方式接到圖2所示的第二半導體基材(4)，第二半導體基材(4)(ASIC晶圓)的在圖面下方的那一側上有ASIC構件(5)(處理機)，而在數個區域中有含鍺層(6)。在此含鍺層(6a)設計成圓住周圍的結合框形式，其尺寸和第一半導體基材(1)上的結合框相當。含鍺層(6b)設計成接點墊片形式，且和該第一半導體基材上的接點墊片(3b)相當。
在相對作對準(Alignment)後將該半導體基材(1)(4)組合，如圖3所示，其中在組合後將層(3)(6)加熱，例如在一軟銲爐中達成。如有必要，該半導體基材(1)(4)在此另外施以壓力(壓迫壓力)。在此，在含鋁層(3)和含鍺層(6)之間各形成一共晶物層(7)。它用於使二半導體基材(1)(4)牢固接合，並將MEMS構件(2)作密封式封囊。除了該由接點墊片(3b)(6b)形成的接觸件(8)外，在半導體基材(1)(4)之間也可設至少一導電接觸件，設在結合框(3a)內。同樣地也可在結合框外設另外的導電接點。此外可考慮在第一半導體基材(1)之中或之上及或在第二半導體基材(4)之上設貫穿接點，以供MEMS構件(2)或ASIC構件(5)之用。
在圖示之實施例中，含鋁層(3)的厚度約1.5微米。同樣地，含鍺層的厚度各約1.5微米。也可將層厚度做成更小。如不採用將含鋁層(3)及/或含鍺層(6)印上去的方式(或
除了此方式外同時另外)也可利用濺鍍或CVD鍍覆作析出。
(1)‧‧‧第一半導體基材
(2)‧‧‧MEMS構件
(3)‧‧‧含鋁層
(3a)‧‧‧含鋁層(結合框)
(3b)‧‧‧含鋁層(接點墊片)
(4)‧‧‧第二半導體基材
(5)‧‧‧ASIC構件
(6)‧‧‧含鍺層
(6a)‧‧‧含鍺層(結合框)
(6b)‧‧‧含鍺層(接點墊片)
(7)‧‧‧共晶物層
(8)‧‧‧接觸件
圖1係一具有MEMS構件(感測器構造)的第一半導體基材的剖面圖，它係在與第二半導體基材接合前的狀態；圖2係該第二半導體基材的剖面圖，具有ASIC構件，它係在與圖1所示第一半導體基材接合前的狀態；圖3係由圖1及圖2所示半導體基材構成之複合物的剖面圖。
(1)‧‧‧第一半導體基材
(2)‧‧‧MEMS構件
(3)‧‧‧含鋁層
(3a)‧‧‧含鋁層(結合框)
(3b)‧‧‧含鋁層(接點墊片)
(4)‧‧‧第二半導體基材
(5)‧‧‧ASIC構件
(6)‧‧‧含鍺層
(6a)‧‧‧含鍺層(結合框)
(6b)‧‧‧含鍺層(接點墊片)
Claims (15)
- 一種由一第一半導體基材(1)及至少一第二半導體基材(4)構成的複合物，第一半導體基材(1)至少有一MEMS構件(2)，其中至少一含鍺的層(6)以共晶方式與至少一含鋁的層(3)接合，該含鋁的層(3)設在第一半導體基材(1)上而含鍺的層(6)設在第二半導體基材(4)上，其特徵在：該含鋁的層(3)比該含鍺的層(6)厚了至少10倍。
- 如申請專利範圍第1項之複合物，其中：該第二半導體基材(4)至少有一ASIC構件(5)。
- 如申請專利範圍第1或第2項之複合物，其中：該含鋁的層(3)及/或含鍺的層(6)作了構造化。
- 如申請專利範圍第3項之複合物，其中：該構造化係微構造化。
- 如申請專利範圍第1或第2項之複合物，其中：該含鋁的層(3)由鋁及/或AlSiCu及/或AlSi及/或AlCu形成。
- 如申請專利範圍第1或第2項之複合物，其中：該含鋁的層(3)及/或含鍺的層(6)是在共晶式接合之前其厚度在約50奈米~約5000奈米的範圍。
- 如申請專利範圍第6項之複合物，其中：該厚度在約100奈米~約2000奈米範圍。
- 如申請專利範圍第1或第2項之複合物，其中：該用共晶方式互相接合的層設計成電接點(8)形式。
- 如申請專利範圍第1或第2項之複合物，其中：該MEMS構件(5)及/或該ASIC構件(5)利用該共晶式接合而封裝成密封方式。
- 如申請專利範圍第1或第2項之複合物，其中：該含鍺的層(6)比含鋁的層(3)薄了至少10倍。
- 一種製造如申請專利範圍第1項的一種複合物(1)的方法，該複合物由一具有至少一MEMS構件(2)的第一半導體基材(1)及一第二半導體基材(4)的方法，其中一含鋁的層(3)及一含鍺的層(6)藉著將該二半導體基材(1)(4)組合及將該二層加熱且宜施壓迫壓力而造成該二層之間的共晶式接合，其特徵在：將含鋁的層(3)施到第一半導體基材(1)上，並將含鍺的層(6)施到第二半導體基材(4)上，其特徵在：該含鋁的層(3)的厚度比該含鍺的層(6)厚度厚了至少10倍。
- 如申請專利範圍第9項之方法，其中：在製造至少具一ASIC構件(5)的半導體基材(4)時，最後的方法步驟係將含鍺的層(6)施覆。
- 如申請專利範圍第9或10項之方法，其中：該含鋁的層(3)及/或含鍺的層(6)利用一道沈積程序且宜利用濺鍍或化學蒸鍍施覆上去。
- 如申請專利範圍第9項之方法，其中：該含鋁的層(3)及/或含鍺的層(6)係呈已構造化的方式施覆及/或在施覆後再作構造化。
- 如申請專利範圍第14項之方法，其中：該構造化係為微構造化。
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