TWI485773B - 恢復低介電常數薄膜性質 - Google Patents

Description

恢復低介電常數薄膜性質 【相關案件之參照】

此申請案主張對2008年6月23日提出申請之美國暫時申請案第61/074,984號的優先權，據此將其完整內容併入於此以供參照。

本發明屬於半導體處理的領域。

在過去的數十年間，積體電路中之特徵結構的縮小為日益增長之半導體產業背後的驅動力。縮小成越來越小的特徵結構致能在半導體晶片的有限空間上增加功能單元密度。舉例來說，縮小電晶體尺寸容許在微處理器上合併數目增加的邏輯和記憶體元件，導致產品製造具有增加的複雜度。

不過，縮小並非沒有後果的。隨著微電子電路之基礎建構區塊的尺寸減小，且隨著製造在一給定區域之基礎建構區塊的絕對數目增加，基礎建構區塊間之互連接線的限制已無法接受。舉例來說，金屬互連是用在積體電路製造中作為連接不同電子和半導體元件使之成為總體電路的裝置。當製造這類金屬互連時所考慮的兩個關鍵因素為每一金屬互連的電阻(R)和在金屬互連間產生的耦合電容(C)，亦即，串音。這兩個因素妨礙金屬互連的效率。因此，希望減少金屬互連中的電阻和之間的電容兩者以減緩所謂的「RC延遲」。

在過去十年間，積體電路的性能，例如，在微處理器上所發現的那些，已藉由將銅互連併入接線處理方案的「後端」而大為增強。相對於鋁互連，這類銅互連的存在大大減少這類互連的電阻，導致改善的傳導和效率。

試圖減少在金屬互連間產生的耦合電容包含使用容納金屬互連的低K(K＜3.9)介電層，其中K為介電層的介電常數。不過，合併這類薄膜已證明是充滿挑戰性的。舉例來說，在沉積這類低K介電層後發生的處理步驟可能不欲地增加其介電常數，導致金屬接線間的串音增加。

因此，本文敘述一恢復低介電常數薄膜性質的方法。

敘述一恢復低介電常數薄膜性質的方法。在下列敘述中，提出許多具體細節，例如，製造條件和材料型，以提供對本發明的徹底了解。對熟悉此技術者來說，顯而易見的是本發明可在沒有這些具體細節的情況下實行。在其他例子中，已為人所熟知的特徵結構，例如，積體電路設計佈局或光阻顯影製程，並未詳細敘述，以免不必要地混淆本發明。此外，須了解圖中所示之不同實施例為說明表示法，且不必按比例繪製。

此處揭示一用於恢復低介電常數薄膜之介電常數的方法。一具有複數個孔的多孔介電層可形成在一基材上。根據本發明之一實施例，該複數個孔接著填充添加劑，以提供插塞多孔介電層。最後，可從該複數個孔移除添加劑。在一特定實施例中，使用化學機械研磨技術為該複數個孔填充添加劑。

低介電常數(＜3.9)的介電薄膜常易遭受在不同製程操作期間之不需要之薄膜性質修改的影響。舉例來說，根據本發明之一實施例，當暴露至包含在用於化學機械研磨操作之漿料中的添加劑時，多孔低介電常數介電層的孔變為插塞。當孔由於添加劑而變為插塞時，多孔介電層的介電常數可能會有害地增加。因此，根據本發明之一實施例，藉由在化學機械製程操作期間移除插塞多孔介電層之孔的添加劑來本質上恢復多孔介電層的介電常數。在一實施例中，添加劑藉由技術(例如，但不受限於，熱製程、紫外線輻射製程或電漿製程)來移除。

低介電常數薄膜的介電常數可在化學機械研磨製程操作後恢復。第1圖繪示根據本發明之一實施例之低介電常數薄膜在形成時、在化學機械研磨操作後以及在恢復後的傅立葉轉換紅外譜100。

參照第1圖，傅立葉轉換紅外譜100包含相對吸收度的圖，其為低介電常數薄膜之波數(cm^-1 )的函數。線106代表低介電常數薄膜在形成後(例如，在沉積和固化之後)的光譜，線102代表低介電常數薄膜在化學機械研磨製程操作後的光譜，且線104代表低介電常數薄膜在恢復製程後的光譜。為了方便起見，線102、104和106係繪示為交錯的，與疊加形成對照。

每一線102、104和106包含：-CH區域，其可歸因於單一碳原子上的單一C-H鍵結；和-CH₃ 區域，其可歸因於單一碳原子上的三個C-H鍵結。根據本發明之一實施例，線106指示初形成的多孔介電薄膜相對-CH₃ 基具有低濃度的-CH基。不過，線102指示一旦暴露至具有單一C-H鍵結的添加劑，多孔介電薄膜之-CH基的相對濃度顯著增加。在一實施例中，-CH基所增加的數目可歸因於添加劑併入多孔介電薄膜的孔中。線104指示一旦從多孔介電薄膜的孔移除添加劑，多孔介電薄膜本質上可恢復，以提供類似線106所繪示的光譜。

低介電常數薄膜的介電常數可在用於製造金屬互連的化學機械研磨製程操作後恢復。第2圖為根據本發明之一實施例的流程圖200，其呈現在一用於恢復低介電常數薄膜之介電常數之方法中的一連串操作。第3A至G圖繪示根據本發明之一實施例的橫剖面圖，其呈現在一用於恢復低介電常數薄膜之介電常數之方法中的一連串操作。

參照第3A圖，提供基材302。基材302可由任何適於耐受半導體製造製程的材料構成。在一實施例中，基材302由以IV族為基礎之材料(例如，但不受限於，結晶矽、鍺或矽鍺)所構成。在另一實施例中，基材302由III-V族材料構成。基材302亦可包含一絕緣層。在一實施例中，該絕緣層由例如，但不受限於，二氧化矽、氮化矽、氮氧化矽或高k介電層，之材料構成。基材302可包含配置其上的積體電路。舉例來說，根據本發明之一實施例，基材302在複數個半導體元件上方包含一絕緣體層。在一實施例中，該複數個半導體元件為複數個N型和P型電晶體。

參照第3B圖，介電層304形成在基材302上方。介電層304可由任何介電材料構成，該介電材料要不是已呈現低介電常數，就是可轉換為低介電常數薄膜。舉例來說，根據本發明之一實施例，介電層304由具有包含在其中之成孔劑的介電材料構成。在一實施例中，成孔劑在後續的製程操作從介電層304移除，以形成多孔的低介電常數介電層。第4圖繪示根據本發明之一實施例之成孔劑400的分子表示法。在一特定實施例中，介電層304由例如，但不受限於，碳摻雜二氧化矽、硼摻雜氧化矽或硼摻雜氮化矽，之材料構成，並在其中包含分子成孔劑，例如，分子成孔劑400。在一特定實施例中，介電層304由具有分子成孔劑之碳摻雜二氧化矽構成，並以使用二乙氧基甲基矽烷作為前驅物之化學氣相沉積技術連同分子成孔劑(例如，分子成孔劑400)共同形成。在一替代實施例中，介電層形成如已為多孔的材料。在一實施例中，介電層304形成達近乎位於150至200奈米之範圍內的厚度。參照流程圖200的操作202和對應的第3C圖，複數個孔308形成在介電層304中，以提供多孔介電層306。根據本發明之一實施例，複數個孔308是藉由從介電層304移除成孔劑而形成。在一實施例中，介電層304由碳摻雜二氧化矽構成，且複數個孔308是藉由從介電層304移除分子成孔劑(例如，分子成孔劑400)而形成。在一特定實施例中，一旦移除分子成孔劑，複數個孔308的每一孔具有近乎位於2至5奈米之範圍內的直徑。在一實施例中，多孔介電層306的介電常數近乎小於2.6。在一實施例中，多孔介電層306的介電常數近乎小於2.4。

參照第3D圖，多孔介電層306經過圖案化，以提供圖案化多孔介電層310，其具有形成在其中的溝槽312。多孔介電層306可藉由任何適於提供定義良好的溝槽312而不會降解多孔介電層306之薄膜性質的技術來圖案化，以提供圖案化多孔介電層310。根據本發明之一實施例，多孔介電層306藉由微影技術和蝕刻製程圖案化，以提供圖案化多孔介電層310。在一實施例中，微影技術操作包含在多孔介電層306上方形成圖案化的光阻層，這是藉由使光阻層暴露至微影製程(例如，但不受限於，248奈米的微影技術、193奈米的微影技術、157奈米的微影技術、極紫外線(EUV)微影技術、浸沒式微影技術或直寫式微影技術)而完成。在一實施例中，蝕刻操作包含各向異性蝕刻製程，其利用氣體，例如，但不受限於，四氟化碳(CF₄ )、氧(O₂ )、溴化氫(HBr)或氯(Cl₂ )。在一未繪示的特定實施例中，一蓋層可形成在多孔介電層306的頂表面上方，以幫助介電層306的圖案化，以提供圖案化多孔介電層310。

參照第3E圖，金屬層314沉積在圖案化的介電層310上方和溝槽312中。金屬層314可藉由任何本質上適於在圖案化多孔介電層310中均勻填充溝槽312的技術來沉積。在一實施例中，金屬層314由例如，但不受限於，銅、鋁或鎢，之材料構成。根據本發明之一實施例，金屬層314的沉積是以兩個不同的製程步驟實行。首先，形成一成核部分，例如，但不受限於，銅晶種層。接下來，形成一填充金屬部分，例如，但不受限於，塊銅層。在一實施例中，金屬層314的總厚度近乎600奈米，包含溝槽312中的部分具有近乎位於150至200奈米之範圍內的厚度。

參照流程圖200的操作204和對應的第3F圖，複數個孔308以添加劑320填充，以提供插塞多孔介電層318。根據本發明之一實施例，複數個孔308在化學機械研磨操作期間以添加劑320填充。在一實施例中，化學機械研磨操作施加至第3E圖的結構，以從金屬層314移除過量材料和任何可配置在圖案化多孔介電層310上方的蓋材料，以暴露插塞多孔介電層318的頂表面，如第3F圖所示。因此，在一實施例中，金屬結構316便形成，並由插塞多孔介電層318的區域隔開。根據本發明之一實施例，包含添加劑320的漿料是用在化學機械研磨操作中，因此，由於使圖案化多孔介電層310暴露至漿料的結果，複數個孔308以添加劑320填充，以提供插塞多孔介電層318。在一實施例中，漿料由矽石、過氧化氫和添加劑320構成。在一特定實施例中，添加劑320在其分子結構中包含C-H基。一旦以添加劑320填充複數個孔308以提供插塞多孔介電層318，圖案化多孔介電層310的介電常數可能會不欲地增加。舉例來說，根據本發明之一實施例，多孔介電層306，從而是圖案化多孔介電層310，的介電常數近乎2.4，而插塞多孔介電層318的介電常數大於約3。

參照流程圖200的操作206和對應的第3G圖，添加劑320從插塞多孔介電層318移除，以提供恢復的複數個孔322。因此，根據本發明之一實施例，形成恢復多孔介電層324。

和第3C圖之多孔介電層306的介電常數相比，添加劑320可藉由任何適於本質上恢復恢復多孔介電層324之介電常數的技術從插塞多孔介電層318移除，以提供恢復的複數個孔322。在一實施例中，藉由以近乎位於攝氏250至350度之範圍內的溫度加熱插塞多孔介電層318達近乎位於10至60分鐘之範圍內的持續期間而移除添加劑320，以提供恢復的複數個孔322。在一實施例中，加熱是在氬氣大氣中以近乎1大氣壓在近乎攝氏300度的溫度下實行近乎30分鐘的持續期間。在另一實施例中，藉由使插塞多孔介電層318暴露至紫外線輻射達近乎位於5至20分鐘之範圍內的持續期間而移除添加劑320，以提供恢復的複數個孔322。在一實施例中，暴露是在近乎1 Torr的壓力下以近乎攝氏400度的溫度實行。在另一實施例中，藉由在近乎位於1至8 Torr之範圍內的壓力下以電漿處理插塞多孔介電層318而移除添加劑320，以提供恢復的複數個孔322。在一實施例中，處理係在例如，但不受限於，氨-氬或氨-氦大氣之大氣中實行。

一旦從插塞多孔介電層318移除添加劑320，恢復多孔介電層324的介電常數可低於插塞多孔介電層318。根據本發明之一實施例，一旦從插塞多孔介電層318移除添加劑320，恢復多孔介電層324的介電常數至少比插塞多孔介電層318低近乎0.3。在一實施例中，插塞多孔介電層318具有近乎大於3的介電常數，且恢復多孔介電層324的介電常數近乎小於2.6。恢復多孔介電層324的介電常數本質上可和多孔介電層306的介電常數相同。根據本發明之一實施例，恢復多孔介電層324的介電常數至多比多孔介電層306的介電常數近乎大於10%。在一實施例中，恢復多孔介電層324的介電常數近乎2.6，而多孔介電層306的介電常數近乎2.4。

一旦恢復恢復多孔介電層324的介電常數，則可實行進一步的處理步驟。舉例來說，根據本發明之一實施例，一新的介電層形成在恢復多孔介電層324上方，且一新系列的金屬結構形成在其中，以提供一金屬互連的成層結構。在一實施例中，上文所述的介電常數恢復製程是針對接續形成以容納額外金屬結構層的每一介電層實行。

在本發明之另一實施態樣中，較佳地可阻擋在一介電層中之複數個孔的添加劑填充。舉例來說，移除添加劑可證明是具挑戰性的，因此，可輕易移除的占位成孔劑可用來取代添加劑，以填充介電薄膜中的複數個孔。占位成孔劑可接著在多孔介電層暴露至添加劑期間阻擋不需要的添加劑合併，以致能更有效的後續恢復製程。第5圖為根據本發明之一替代實施例的流程圖500，其呈現在一用於恢復低介電常數薄膜之介電常數之方法中的一連串操作。

參照流程圖500的操作502，在基材上形成一具有複數個孔的多孔介電層。基材可由一材料構成並具有一安排，例如，連同第3A圖之基材302所述的那些。多孔介電層可由一材料構成，並可藉由連同第3C圖之多孔介電層306所敘述的技術來形成。複數個孔之每一孔的尺寸可類似連同第3C圖之複數個孔308所敘述的那些。

參照流程圖500的操作504，複數個孔以占位成孔劑填充，以提供插塞多孔介電層。根據本發明之一實施例，當恢復多孔介電薄膜的性質時，和添加劑相比，占位成孔劑較易移除。因此，占位成孔劑可由任何材料構成，其適於暫時填充多孔介電層中的複數個孔，並適於阻擋以存在於化學機械研磨漿料中的添加劑填充複數個孔。占位成孔劑可藉由任何適於致能高效填充的技術來併入複數個孔。在一實施例中，占位成孔劑藉由例如，但不受限於，濕化學處理、乾氣體處理或電漿處理，之技術來併入複數個孔。在一替代實施例中，占位成孔劑是在介電層沉積時併入介電層。在該實施例中，於暴露至添加劑後，首先僅產生一多孔薄膜。

參照流程圖500的操作506，將插塞多孔介電層暴露至具有添加劑的化學機械研磨漿料。根據本發明之一實施例，占位成孔劑阻擋添加劑填充多孔介電層的複數個孔。添加劑可由任何連同第3F圖之添加劑320所敘述的材料構成。

參照流程圖500的操作508，占位成孔劑從複數個孔移除，以恢復多孔介電層的薄膜性質，例如，介電常數。占位成孔劑可藉由任何連同第3G圖之移除添加劑320以形成恢復的複數個孔322所敘述的技術從複數個孔移除。

因此，已揭示一用於恢復低介電常數薄膜之介電常數的方法。根據本發明之一實施例，在基材上形成具有複數個孔的多孔介電層。該複數個孔接著以一添加劑填充，以提供一插塞多孔介電層。接著從該複數個孔移除該添加劑。在一實施例中，使用化學機械研磨技術為該複數個孔填充添加劑。

100．．．傅立葉轉換紅外譜

102．．．線

104．．．線

106．．．線

200．．．流程圖

202．．．操作

204．．．操作

206．．．操作

302．．．基材

304．．．介電層

306．．．多孔介電層

308．．．複數個孔

310．．．圖案化多孔介電層

312．．．溝槽

314．．．金屬層

316．．．金屬結構

318．．．插塞多孔介電層

320．．．添加劑

322．．．恢復的複數個孔322

324．．．恢復多孔介電層

400．．．分子成孔劑

500．．．流程圖

502．．．操作

504．．．操作

506．．．操作

508．．．操作

第1圖繪示根據本發明之一實施例之低介電常數薄膜在形成時、在化學機械研磨操作後以及在恢復後的傅立葉轉換紅外譜。

第2圖為根據本發明之一實施例的流程圖，其呈現在一用於恢復低介電常數薄膜之介電常數之方法中的一連串操作。

第3A至G圖繪示根據本發明之一實施例的橫剖面圖，其呈現在一用於恢復低介電常數薄膜之介電常數之方法中的一連串操作。

第4圖繪示根據本發明之一實施例之成孔劑的分子表示法。

第5圖為根據本發明之一實施例的流程圖，其呈現在一用於恢復低介電常數薄膜之介電常數之方法中的一連串操作。

200．．．流程圖

202．．．操作

204．．．操作

206．．．操作

Claims (18)

1. 一種用於恢復一低介電常數薄膜之介電常數的方法，其包含：在一基材上形成一具有複數個孔的多孔介電層；以一添加劑填充該複數個孔，以提供一插塞多孔介電層，其中以該添加劑填充該複數個孔的步驟包含使用一化學機械研磨技術；以及從該複數個孔移除該添加劑。
2. 如申請專利範圍第1項所述之方法，其中從該複數個孔移除該添加劑的步驟包含以一近乎位於攝氏250至350度之範圍內的溫度加熱該插塞多孔介電層達一近乎10至60分鐘之範圍內的持續期間。
3. 如申請專利範圍第1項所述之方法，其中從該複數個孔移除該添加劑的步驟包含使該插塞多孔介電層暴露至紫外線輻射達一近乎5至20分鐘之範圍內的持續期間。
4. 如申請專利範圍第1項所述之方法，其中從該複數個孔移除該添加劑的步驟包含在一近乎1至8Torr之範圍內的壓力下以電漿處理該插塞多孔介電層。
5. 如申請專利範圍第1項所述之方法，其中從該複數個 孔移除該添加劑的步驟使該插塞多孔介電層的介電常數減少至少近乎0.3。
6. 如申請專利範圍第5項所述之方法，其中從該複數個孔移除該添加劑的步驟使該插塞多孔介電層的介電常數從大於近乎3減少至小於近乎2.6。
7. 如申請專利範圍第1項所述之方法，其中該多孔介電層包含碳摻雜二氧化矽，且其中該添加劑包含聚乙二醇。
8. 如申請專利範圍第7項所述之方法，其中在該基材上形成該多孔介電層的步驟包含：在一化學氣相沉積製程中使用二乙氧基甲基矽烷和一成孔劑形成一介電層；以及藉由從該介電層移除該成孔劑而形成該複數個孔。
9. 如申請專利範圍第8項所述之方法，其中該複數個孔的每一孔具有近乎2至5奈米之範圍內的直徑。
10. 一種用於恢復一低介電常數薄膜之介電常數的方法，其包含：在一基材上形成一具有複數個孔的多孔介電層；圖案化該多孔介電層以提供一溝槽；在該多孔介電層上方及在該溝槽中沉積一金屬層； 使用一化學機械研磨技術研磨該金屬層，以暴露該多孔介電層的頂表面，其中在研磨期間，該複數個孔由一添加劑填充，以提供一插塞多孔介電層；以及從該複數個孔移除該添加劑。
11. 如申請專利範圍第10項所述之方法，其中從該複數個孔移除該添加劑的步驟包含以一近乎攝氏250至350度之範圍內的溫度加熱該插塞多孔介電層達一近乎10至60分鐘之範圍內的持續期間。
12. 如申請專利範圍第10項所述之方法，其中從該複數個孔移除該添加劑的步驟包含使該插塞多孔介電層暴露至紫外線輻射達一近乎5至20分鐘之範圍內的持續期間。
13. 如申請專利範圍第10項所述之方法，其中從該複數個孔移除該添加劑的步驟包含在一近乎1至8Torr之範圍內的壓力下以電漿處理該插塞多孔介電層。
14. 如申請專利範圍第10項所述之方法，其中從該複數個孔移除該添加劑的步驟使該插塞多孔介電層的介電常數減少至少近乎0.3。
15. 如申請專利範圍第14項所述之方法，其中從該複數個孔移除該添加劑的步驟使該插塞多孔介電層的介電常數 從大於近乎3減少至小於近乎2.6。
16. 如申請專利範圍第10項所述之方法，其中該多孔介電層包含碳摻雜二氧化矽，且其中該添加劑包含聚乙二醇。
17. 如申請專利範圍第10項所述之方法，其中該複數個孔的每一孔具有近乎2至5奈米之範圍內的直徑。
18. 一種用於恢復一低介電常數薄膜之介電常數的方法，其包含：在一基材上形成一具有複數個孔的多孔介電層；以一占位成孔劑填充該複數個孔，以提供一插塞多孔介電層；使該插塞多孔介電層暴露至一添加劑，其中該占位成孔劑阻擋該添加劑填充該複數個孔；以及從該複數個孔移除該占位成孔劑。