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TWI485622B - 具有可指派一般用途暫存器組之處理器 - Google Patents

具有可指派一般用途暫存器組之處理器 Download PDF

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TWI485622B
TWI485622B TW099111492A TW99111492A TWI485622B TW I485622 B TWI485622 B TW I485622B TW 099111492 A TW099111492 A TW 099111492A TW 99111492 A TW99111492 A TW 99111492A TW I485622 B TWI485622 B TW I485622B
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TW
Taiwan
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cpu
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interrupt
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TW099111492A
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TW201042541A (en
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Robert Sean Justice
Tyler Nye Boddie
Joseph Triece
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Microchip Tech Inc
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Publication date
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Description

具有可指派一般用途暫存器組之處理器
本申請案係關於微處理器(諸如微控制器)，且特定而言係關於在微處理器或微控制器中使用的中斷控制器。
本申請案主張於2009年4月13日申請的名為「ASSIGNABLE GENERAL PURPOSE REGISTER SET」之美國臨時申請案第61/168,699號的權利，其全文以引用之方式併入本文中。
微處理器(且特定而言微控制器)使用中斷控制器來管理複數個可能的中斷來源及程式例外處置。中斷一般請求一程式的循序處理中之一例外。若處置此中斷請求，則將執行一中斷服務常式(ISR)。一ISR容許該程式恰當地處置各自中斷來源，因此移除中斷請求。然而，進入及退出各自ISR需要儲存及還原內文。內文儲存及還原指稱由程式執行以確保微處理器返回至與該程式發生一中斷請求之前相同狀態的程式循序處理的任何操作。此內文儲存及還原亦可指稱中斷延時，且以從內文儲存或還原的第一個操作發生時間開始且當內文儲存及還原的最後一個操作發生時結束的一時間單位來測量。ISR內文儲存可指稱前置項而內文還原可指稱後置項。特定而言，前置項可包含與微處理器或微控制器之中央處理單元(CPU)關聯的一暫存器組。一暫存器組或暫存器檔案一般與CPU的一算術邏輯單元(ALU)組合使用以對儲存於此等暫存器中之資料或位址執行算術及/或邏輯以及資料/位址移動操作。因此，即使此類暫存器組一般被認為是CPU的一部分，為本申請案之目的，術語暫存器組或暫存器檔案亦可與術語CPU分開使用。然而，並不可由使用此等術語的方式推斷出任何限制。一暫存器組可位於一CPU內部或外部。
ISR之前置項或後置項可具有變化的延時程度。因此，具有高ISR延時的高頻中斷請求可能消耗大量的處理器時間。
為減少ISR延時，微處理器或微控制器可具有用於ISR之一分離暫存器組(稱為一陰影暫存器組(shadow register set))。例如，由Microchip製造的32位元微控制器PIC32MX3XX/4XX具有一處理器核心，每當服務最高的可指派中斷優先權時該處理器核心自動切換至一陰影暫存器組。然而，此已知系統不靈活且難以經調適以用於控制管理多個中斷來源的系統。因此需要一更靈活的系統。
根據一實施例，一種處理器可包括：一中央處理單元(CPU)；一第一CPU暫存器組；一第二CPU暫存器組；一多工器邏輯，其用於將該第一CPU暫存器組或該第二CPU暫存器組與該CPU耦接；及控制邏輯，其用於控制該多工器邏輯以在接收到複數個中斷信號之至少一者後從該第一CPU暫存器組切換至該第二CPU暫存器組，其中複數個中斷信號之該至少一者必須滿足在該控制邏輯中可程式化之一條件。
根據一進一步實施例，該條件可為一中斷優先權。根據又一進一步實施例，該條件可為一中斷識別。根據一進一步實施例，該處理器可包括複數個第二CPU暫存器組。根據又一進一步實施例，該多工器可選擇該第一CPU暫存器組或該等第二CPU暫存器組之一者。根據又一進一步實施例，該處理器可進一步包括用於選擇該複數個第二CPU暫存器組之一者的另一多工器。根據又一進一步實施例，該處理器可進一步包括用於判定該條件的一可程式化組態暫存器。根據又一進一步實施例，該處理器可進一步包括用於判定複數個條件的複數個可程式化組態暫存器。根據又一進一步實施例，該處理器可進一步包括用於選擇複數個預定指派之一者的至少兩個可程式化組態暫存器，各個指派將該複數個第二CPU暫存器組之一者與一條件關聯。根據又一進一步實施例，該第一組態暫存器可啟用或停用可用之第二暫存器組的一可程式化數目且第二暫存器組判定該複數個第二暫存器組之至少一者的一指派。根據又一進一步實施例，該處理器可為具有八個暫存器檔案組的一微控制器。
根據另一實施例，一種用於提供具有一中央處理單元(CPU)暫存器組的方法可包括下列步驟：程式化用於從一第一CPU暫存器組切換至一第二CPU暫存器組的一條件；選擇該第一CPU暫存器組；及在接收到複數個中斷信號之至少一者後選擇該第二CPU暫存器組，其中複數個中斷信號之該至少一者滿足該條件。
根據該方法的又一進一步實施例，該條件可為一中斷優先權。根據該方法的又一進一步實施例，該條件可為一中斷識別。根據該方法的又一進一步實施例，選擇該第二CPU暫存器組的步驟可包括選擇複數個第二CPU暫存器組的一者。根據又一進一步實施例，程式化一條件之步驟可包括將資料寫入至少一個組態暫存器中。根據該方法的又一進一步實施例，程式化一條件之步驟可包括將資料寫入複數個組態暫存器中。根據該方法的又一進一步實施例，該方法可進一步包括判定對一條件的一第二CPU暫存器組之複數個指派及取決於至少一第一參數及該條件而選擇該等指派之一者的步驟。根據該方法的又一進一步實施例，該方法可進一步包括一第二參數，其中該第一參數判定可用的第二暫存器組之數目且第二參數判定該複數個第二暫存器組之至少一者的一指派。根據該方法的又一進一步實施例，該處理器為具有八個暫存器檔案組的一微控制器。
藉由結合附圖參考下列描述可更完整地瞭解本發明及其優點。
雖然已參考本發明之實例實施例描繪、描述及定義本發明之實施例，但此類參考並非暗示對本發明之一限制，且不會推斷出此類限制。正如熟悉相關技術且受益於本發明之一般技術者所瞭解，所揭示之標的在形式及功能上可有大量修改、變更及等效物。本發明所描繪及所描述的實施例僅為實例，且並非窮舉本發明之範圍。
根據各種實施例，一微處理器或微控制器可配備用於複數個陰影暫存器組的一選擇系統，以改良系統效能且降低裝置功率。根據本發明之教示，一使用者可指派哪個可指派之中斷優先權將接收陰影暫存器組。可在(但不限於)編譯時間選擇陰影組指派以容許編譯器產生與優先權關聯的正確前序碼(prologue)及收尾碼(epilogue)。
具有一個以上一般用途暫存器組的一積體電路裝置(例如微控制器)可使用至少一個可指派一般用途暫存器組以容許軟體開發者將一個一般用途暫存器組關聯於一中斷優先權級別。藉由可將一般用途暫存器組關聯於一中斷優先權級別，無論該中斷優先權級別為何，所關聯的一般用途暫存器(暫存器組)皆可減少中斷延時。此對於處置在一高頻下發生的中斷可能非常有用，但可能無法被指派以最高優先權。
圖1繪示具有一可指派陰影暫存器組的微處理器或微控制器之一第一實施例。一中央處理單元(CPU)110係藉由一多工器邏輯150耦接至一主暫存器組120或一陰影暫存器組130。此外，一中斷控制器140根據所指派的優先權處置複數個中斷來源。可經由一個或多個控制線160而將優先權用信號發送至CPU 110。控制信號160係用於控制多工器邏輯150。此外，使用一個或多個信號170以將一個或多個各自的中斷信號饋送至CPU 110。
可使用軟體來組態一暫存器陰影組130以將諸優先權級別映射至一個或多個一般用途暫存器陰影組。為此，可使用一組態暫存器180以個別指派一優先權級別至一個或多個陰影暫存器檔案130。例如，當一中斷抵達中斷控制器140時，多工器邏輯150取決於組態暫存器180之程式化而向CPU 110呈現使用者指定的一陰影組130以供服務所抵達之中斷時使用。
例如，一第一中斷可能在1 MHz的速率下發生且另一中斷可能在5 kHz的速率下發生。根據一案例，5 kHz的中斷必定能夠中斷1 MHz，因此必須將5 kHz的中斷設定為一較高優先權級別。為節省CPU 110之頻寬，例如藉由在前序/收尾期間在主暫存器組120與陰影暫存器組130之間切換，使用者可能需要為陰影暫存器組130指派與1 MHz中斷相同的優先權。應注意在此案例中，將1 MHz中斷提高到最高優先權並非是此情形中的一選擇。在一習知系統中，僅5 kHz中斷可使用陰影暫存器檔案。然而，根據各種實施例，陰影暫存器檔案130之使用可與優先權級別同步。根據另一實施例，使用組態暫存器來特定識別一中斷來源(例如一特定中斷向量)，在執行此中斷來源的各自ISR時陰影暫存器檔案將被指派給該中斷來源。根據此實施例，僅一單個中斷會致使切換至陰影暫存器檔案組130，而當使用一優先權級別時對於被指派於各自優先權的任何中斷皆會發生此類切換。
圖2繪示一進一步實施例，其提供多個陰影暫存器檔案組135a至135n。此處可使用一額外多工器邏輯240來選擇陰影暫存器檔案組135a之一者，或者可擴展多工器邏輯150來選擇主暫存器檔案組120或複數個陰影暫存器檔案組135a至135n的一者。在此實施例中，如下文更詳細解釋，可使用用於各個暫存器檔案組135a至135n的多個組態暫存器280a至280n或使用用於預定義指派的一組暫存器。
圖3繪示又一實施例，在該實施例中陰影暫存器檔案組130及(視需要)主暫存器檔案組120係實現於記憶體310中，該記憶體310包括多個暫存器檔案組頁面330a至330n。在此實施例中，使用可含有一個或多個組態暫存器的一控制單元340來設定一暫存器檔案指標320。在此實施例中，頁面330a可經組態以形成主暫存器檔案組且頁面330b至330n可形成多個陰影暫存器檔案。如上所述，控制單元340取決於中斷來源或中斷優先權級別自動將暫存器檔案指標320切換至經預程式化之頁面。
圖4繪示控制複數個陰影暫存器檔案之特定指派的另一實施例。在此實施例中，使用與選擇邏輯430耦接的一停用/啟用暫存器410及一選擇暫存器420。選擇邏輯430進一步自中斷控制器接收優先權資訊並輸出一控制信號以供多工器選擇陰影暫存器組之一者。藉由該停用/啟用暫存器410，(例如)可限制可使用之陰影暫存器檔案組之數目。例如，若實現八個額外的陰影暫存器檔案組，則可使用一個八位元停用/啟用暫存器410的各個位元以特定地啟用或停用複數個陰影檔案暫存器組之一者。接著可使用選擇暫存器420以特定地將可用暫存器指派於一特定優先權級別。根據一實施例，例如，可使用取決於可用暫存器之數目的 某些固定指派且可使用選擇暫存器420來選擇不同指派。
圖5繪示用於具有八個中斷優先權級別0至7及八個額外陰影檔案暫存器組0至7之一系統的一可行指派表。停用/啟用暫存器410可具有3個位元[2：0]用於啟用1、2、4或8個陰影暫存器檔案組。在此實施例中，值「111」選擇一單個陰影暫存器檔案，「110」選擇兩個陰影暫存器檔案組，「100」選擇四個陰影暫存器檔案組，「000」選擇八個陰影暫存器檔案組。選擇暫存器亦可具有三個位元[2：0]以提供八個不同指派。根據此實施例，使用該選擇暫存器420及該停用/啟用暫存器410來選擇如圖5所示之經預程式化的指派。根據另一實施例，可不同地配置該表。例如，指派可根據特定需求而不同。在其他實施例中，該表可不包含如圖5所示之第一列及最後一列。
若可用陰影組之數目為一(如藉由設定停用/啟用暫存器410=「111」所示)，則任何優先權級別皆將致使切換至陰影暫存器檔案組0。若可用陰影暫存器檔案組之數目為二(如藉由設定停用/啟用暫存器410=「110」所示)，則此實施例容許八個不同的設定，其中各個設定將陰影暫存器檔案組1指派給一單個優先權，而所有其他優先權使用陰影檔案暫存器組0。若可用陰影組之數目為四(如藉由設定停用/啟用暫存器410=「100」所示)，則此實施例容許六個不同的設定，其中各個設定對陰影暫存器檔案組2及3分別具有優先權級別6及7的一固定指派，及對陰影暫存器檔案組0及1具有一可變指派。此處，陰影暫存器檔案組1可被指 派給優先權0至5的一者，而剩下的優先權使用陰影檔案暫存器組0。最後，若可用陰影組之數目為八(如藉由設定停用/啟用暫存器410=「000」所示)，則各個優先權級別0至7將致使切換至一各自陰影暫存器檔案組0至7。應注意，(例如)若優先權級別0表示主程式，則陰影暫存器檔案組0可為主暫存器檔案。因此，在主暫存器檔案與陰影暫存器檔案之間並無必然區別。
此外如圖5中可見，即使所示之表特別有用，其亦僅舉出給不同陰影暫存器檔案組提供不同的大體上固定之優先權級別指派的一個特定實例。此表可能過於限制或過於複雜，且可根據各種其他實施例設計一更複雜或更簡單的指派。
因此，本發明經良好調適以實現諸目的及達成所提及之目標及優點以及其中固有之目標及優點。雖然熟悉此項者可進行大量改變，但此等改變係涵蓋於如附隨申請專利範圍所定義之本發明的精神內。
110‧‧‧中央處理單元
120‧‧‧主暫存器組
130‧‧‧可組態陰影暫存器組
135a-135n‧‧‧陰影暫存器檔案組
140‧‧‧中斷控制器
150‧‧‧多工器邏輯
160‧‧‧控制線/控制信號
170‧‧‧信號
180‧‧‧組態暫存器
240‧‧‧多工器邏輯
280a-280n‧‧‧組態暫存器
310‧‧‧記憶體
320‧‧‧暫存器檔案指標
330a-330n‧‧‧暫存器檔案組頁面
340‧‧‧控制單元
410‧‧‧停用/啟用暫存器
420‧‧‧選擇暫存器
430‧‧‧選擇邏輯
圖1係具有一可指派陰影暫存器組的一微處理器或微控制器的一第一實施例之一示意性方塊圖；圖2係多個陰影暫存器組之一可行實施方案的一示意性方塊圖；圖3係多個陰影暫存器組之另一可行實施方案的一示意性方塊圖；圖4係用於選擇一陰影暫存器之一可行控制邏輯的一示 意性方塊圖；及圖5係一指派表，其繪示取決於組態暫存器之內文的一可行指派。
110．．．中央處理單元
120．．．主暫存器組
130．．．可組態陰影暫存器組
140．．．中斷控制器
150．．．多工器邏輯
160．．．控制線/控制信號
170．．．信號
180．．．組態暫存器

Claims (26)

  1. 一種處理器，其包括：一中央處理單元(CPU)；一第一CPU暫存器組；一第二CPU暫存器組；一多工器邏輯，其用於將該第一CPU暫存器組或該第二CPU暫存器組與該CPU耦接；控制邏輯，其用於控制該多工器邏輯，該多工器邏輯可操作以在接收到複數個中斷信號之至少一者後從該第一CPU暫存器組切換至該第二CPU暫存器組，其中該控制邏輯可程式化以針對一所接收中斷信號來定義一中斷條件，且其中該所接收中斷信號必須滿足該所程式化之中斷條件以致使該控制邏輯自該第一CPU暫存器組切換至該第二CPU暫存器組。
  2. 如請求項1之處理器，其中該條件可程式化以定義一單個中斷級別以將其指派至一第二暫存器檔案組且其餘中斷級別被指派至一第一暫存器檔案組。
  3. 如請求項1之處理器，其中該條件為該所接收中斷信號是否匹配一所程式化之中斷識別。
  4. 如請求項1之處理器，其包括複數個第二CPU暫存器組。
  5. 如請求項4之處理器，其中該條件可程式化以定義指派至該複數個第二CPU暫存器組之一第一CPU暫存器組的中斷級別之一第一群組，及由不指派至該第一群組之中斷級別組成之一第二群組，其中該條件進一步可程式化 以指派該複數個第二CPU暫存器組之其餘CPU暫存器組至該第二群組之該等中斷級別之一者。
  6. 如請求項4之處理器，其中該處理器包括用於選擇該複數個第二CPU暫存器組之一者的另一多工器。
  7. 如請求項1之處理器，其中該處理器包括用於判定該條件的一可程式化組態暫存器。
  8. 如請求項4之處理器，其中該處理器包括用於判定複數個條件的複數個可程式化組態暫存器。
  9. 如請求項4之處理器，其中該處理器包括用於選擇複數個預定指派之一者的至少兩個可程式化組態暫存器或暫存器區段，各個指派將該複數個第二CPU暫存器組之一者與一條件關聯。
  10. 如請求項9之處理器，其中該第一組態暫存器或暫存器區段啟用或停用可用之第二暫存器組之一可程式化數目且該第二組態暫存器或暫存器區段判定至一優先權級別該複數個第二暫存器組之至少一者之一指派。
  11. 如請求項10之處理器，其中該處理器為具有八個第二暫存器檔案組的一微控制器。
  12. 如請求項11之處理器，其中該第一組態暫存器或暫存器區段容許選擇一、二、四或八個第二暫存器檔案組。
  13. 如請求項11之處理器，其中當該第一組態暫存器或暫存器區段啟用二個暫存器檔案組時，該第二組態暫存器或暫存器區段容許定義一單個中斷級別以將其指派至第二暫存器檔案組之一者且其餘中斷級別被指派至該第二暫 存器檔案組之另一者。
  14. 如請求項11之處理器，其中當該第一組態暫存器或暫存器區段啟用四個暫存器檔案組時，該第二組態暫存器或暫存器區段容許定義三個中斷級別以將其指派至四個第二暫存器檔案組之對應的第一至第三暫存器檔案組且其餘中斷級別被指派至該第二暫存器檔案組之第四暫存器檔案組。
  15. 一種用於提供具有一中央處理單元(CPU)暫存器組的方法，該處理器經組態以接收複數個中斷信號之至少一者，該方法包括下列步驟：在該處理器內程式化用於從一第一CPU暫存器組切換至一第二CPU暫存器組的一中斷條件；選擇該第一CPU暫存器組；及在接收到一中斷信號後，僅在該所接收中斷信號滿足該所程式化之中斷條件時，選擇該第二CPU暫存器組。
  16. 如請求項15之方法，其進一步包含將該條件程式化以定義一單個中斷級別以將其指派至一第二暫存器檔案組且其餘中斷級別被指派至一第一暫存器檔案組。
  17. 如請求項15之方法，其中該條件為該所接收中斷信號是否匹配一所程式化之中斷識別。
  18. 如請求項15之方法，其進一步包含將該條件程式化以定義指派至該複數個第二CPU暫存器組之一第一CPU暫存器組的中斷級別之一第一群組，及由不指派至該第一群組之中斷級別組成之一第二群組，其中該條件進一步可 程式化以指派該複數個第二CPU暫存器組之其餘CPU暫存器組至該第二群組之該等中斷級別之一者。
  19. 如請求項15之方法，其中程式化一條件之該步驟包括：將資料寫入至少一個組態暫存器中。
  20. 如請求項18之方法，其中程式化一條件之該步驟包括：將資料寫入複數個組態暫存器中。
  21. 如請求項18之方法，其進一步包括判定對一條件的一第二CPU暫存器組之複數個指派及取決於至少一第一參數及該條件而選擇該等指派之一者的步驟。
  22. 如請求項21之方法，其進一步包括一第二參數，其中該第一參數判定可用的第二暫存器組之數目且該第二參數判定該複數個第二暫存器組之至少一者的一指派。
  23. 如請求項22之方法，其中該處理器為具有八個暫存器檔案組的一微控制器。
  24. 如請求項23之方法，其中該第一組態暫存器或暫存器區段容許選擇一、二、四或八個第二暫存器檔案組。
  25. 如請求項23之方法，其中當該第一組態暫存器或暫存器區段啟用二個暫存器檔案組時，該第二組態暫存器或暫存器區段容許定義一單個中斷級別以將其指派至第二暫存器檔案組之一者且其餘中斷級別被指派至該第二暫存器檔案組之另一者。
  26. 如請求項23之方法，其中當該第一組態暫存器或暫存器區段啟用四個暫存器檔案組時，該第二組態暫存器或暫存器區段容許定義三個中斷級別以將其指派至四個第二 暫存器檔案組之對應的第一至第三暫存器檔案組且其餘中斷級別被指派至該第二暫存器檔案組之第四暫存器檔案組。
TW099111492A 2009-04-13 2010-04-13 具有可指派一般用途暫存器組之處理器 TWI485622B (zh)

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US12/749,065 US8825926B2 (en) 2009-04-13 2010-03-29 Processor with assignable general purpose register set

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TW099111492A TWI485622B (zh) 2009-04-13 2010-04-13 具有可指派一般用途暫存器組之處理器

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US (1) US8825926B2 (zh)
EP (1) EP2419831B1 (zh)
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WO (1) WO2010120676A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8392644B2 (en) * 2010-07-30 2013-03-05 Mips Technologies, Inc. System and method for automatic hardware interrupt handling
EP2972842B1 (en) * 2013-03-12 2020-05-20 Microchip Technology Incorporated Programmable cpu register hardware context swap mechanism
KR102805364B1 (ko) 2017-01-13 2025-05-12 삼성전자주식회사 애플리케이션 프로세서 및 집적 회로
US10536156B1 (en) * 2018-10-16 2020-01-14 Microchip Technology Incorporated Analog-to-digital converter controllers including configurable contexts
TWI716167B (zh) * 2019-10-29 2021-01-11 新唐科技股份有限公司 儲存裝置及其映射方法
CN112363759B (zh) * 2020-10-22 2022-10-14 海光信息技术股份有限公司 一种寄存器配置方法、装置、cpu芯片及电子设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155853A (en) * 1988-11-25 1992-10-13 Nec Corporation Data processor operating in a vector interrupt mode and register bank switching mode with selected bank for interrupt processing
EP0538817A2 (en) * 1991-10-21 1993-04-28 Kabushiki Kaisha Toshiba High-speed processor capable of handling multiple interrupts
US6029242A (en) * 1995-08-16 2000-02-22 Sharp Electronics Corporation Data processing system using a shared register bank and a plurality of processors
WO2003048946A2 (en) * 2001-10-12 2003-06-12 Mips Technologies, Inc. Method and apparatus for binding shadow registers to vectored interrupts
TW200511111A (en) * 2003-07-30 2005-03-16 Koninkl Philips Electronics Nv Microcontroller with an interrupt structure having programmable priority levels with each priority level associated with a different register set
TW200516489A (en) * 2004-05-06 2005-05-16 Via Telecom Co Ltd Processing multiplex sublayer data unit data in hardware

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6553487B1 (en) 2000-01-07 2003-04-22 Motorola, Inc. Device and method for performing high-speed low overhead context switch
EP1122643A1 (de) 2000-02-07 2001-08-08 Siemens Aktiengesellschaft Schaltungsanordnung und Verfahren zur Hardware-Interruptbehandlung
US7117319B2 (en) 2002-12-05 2006-10-03 International Business Machines Corporation Managing processor architected state upon an interrupt
US7984281B2 (en) * 2005-10-18 2011-07-19 Qualcomm Incorporated Shared interrupt controller for a multi-threaded processor
US7793025B2 (en) * 2008-03-28 2010-09-07 Freescale Semiconductor, Inc. Hardware managed context sensitive interrupt priority level control

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155853A (en) * 1988-11-25 1992-10-13 Nec Corporation Data processor operating in a vector interrupt mode and register bank switching mode with selected bank for interrupt processing
EP0538817A2 (en) * 1991-10-21 1993-04-28 Kabushiki Kaisha Toshiba High-speed processor capable of handling multiple interrupts
US6029242A (en) * 1995-08-16 2000-02-22 Sharp Electronics Corporation Data processing system using a shared register bank and a plurality of processors
WO2003048946A2 (en) * 2001-10-12 2003-06-12 Mips Technologies, Inc. Method and apparatus for binding shadow registers to vectored interrupts
TW200511111A (en) * 2003-07-30 2005-03-16 Koninkl Philips Electronics Nv Microcontroller with an interrupt structure having programmable priority levels with each priority level associated with a different register set
TW200516489A (en) * 2004-05-06 2005-05-16 Via Telecom Co Ltd Processing multiplex sublayer data unit data in hardware

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