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TWI483191B - 用於反向溫度相依性之適應性補償的裝置、方法及系統 - Google Patents

用於反向溫度相依性之適應性補償的裝置、方法及系統 Download PDF

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TWI483191B
TWI483191B TW101143270A TW101143270A TWI483191B TW I483191 B TWI483191 B TW I483191B TW 101143270 A TW101143270 A TW 101143270A TW 101143270 A TW101143270 A TW 101143270A TW I483191 B TWI483191 B TW I483191B
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Stefan Rusu
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Intel Corp
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Description

用於反向溫度相依性之適應性補償的裝置、方法及系統
大致地，本發明之實施例有關處理器的領域。更特別地，本發明之實施例有關在處理器中用於反向溫度相依性之適應性補償的裝置、方法、及系統。
CMOS電路顯現兩個溫度相依性區域當做操作電壓的函數。該二溫度相依性區域係正常溫度相依性(NTD)區域及反向溫度相依性(RTD)區域。在NTD區域中，電晶體驅動電流隨著漸增的溫度而減少。在RTD區域中，電晶體驅動電流隨著更高的溫度而增加。
通常，NTD效應係觀察於高操作電壓處，且RTD效應係觀察於低操作電壓處，而以溫度不靈敏的供應電壓(Vins)分開該兩區域。第1圖係圖表100，其顯示用於處理器的NTD 102及RTD 103區域，而Vins 101分開兩區域。圖表100的x軸係處理器頻率，而圖表100的y軸係對處理器的供應電壓。當處理器操作於Vins 101時，則在處理器中之電晶體驅動電流對溫度改變係不靈敏的。
RTD的效應係隨著縮放至更小幾何形狀之電晶體而逐漸變成更為顯著。例如，與使用多晶矽閘極及氧化矽技術相較地，高K/金屬閘極(HK/MG)電晶體裝置顯現由於更強的臨限電壓溫度相依性之更高的Vins(且因此，更為顯著的RTD效應)。此外，因為大多數的處理器操作於較低電 壓處(接近最低操作電壓位準的VCCmin)以節省功率，所以處理器將在大部分的時間操作於RTD區域中。因為在處理器中之電晶體的速度將在RTD區域中之較低溫度處變慢，所以在處理器中的資料路徑會違反時序規格，而致使處理器操作變成不可靠。
本發明之實施例有關在處理器中，用於反向溫度相依性(RTD)效應之適應性補償的裝置、方法、及系統。因為電晶體會在RTD區域中之較低溫度處逐漸變慢，所以為了要可靠地操作處理器，依據本發明之一實施例，可降低頻率(於相同的電源供應電壓處)或可升高供應電壓(於相同的頻率處)。在一實施例中，當處理器操作於較低溫度時，處理器供應電壓係藉由電力控制單元(PCU)而予以升高，該PCU係晶粒上微控制器，其可監視操作溫度且決定用於整個晶片之操作電壓及頻率。
對於所有的部件(亦稱為處理器晶粒)，電壓校正係數可係相同的，且不考考慮部件至部件的可變性(各部件具有由於電壓臨限值Vt變化之不同的溫度及電壓行為)。較高的操作供應電壓將在當處理器係在低活性情形之中時導致增大之主動及漏洩的功率。在一實施例中，處理器包含用以決定處理器之操作溫度的第一感測器。例如，第一感測器係溫度感測器。在一實施例中，處理器進一步包含第二感測器(例如，複製振盪器，及/或現場警告感測器)， 用以決定處理器之行為；以及控制單元，用以依據所決定之處理器的操作溫度及行為而決定用於處理器之時脈信號的頻率及用於處理器之電源供應位準。在此實施例中，控制單元係可操作以：當處理器之操作溫度係決定為在RTD的區域之中時，則自現有電源供應位準增加電源供應位準；且自時脈信號的現有頻率降低時脈信號的頻率。
在本文中之實施例的技術功效係許多，且包含適應性補償處理器中之RTD功效。例如，處理器可現操作於VccMin(最低操作供應電壓位準)，而不會降級由於RTD所導致之性能。藉由使用處理器中的行為感測器，處理器可適應性地預測RTD效應是否足夠地不利而需要補償，以不至於導致處理器變成操作不可靠。上述之技術功效並非限制性的。其他的技術功效可藉由本文中所討論之實施例而予以想像。
在以下說明中，許許多多的細節係討論以提供本發明實施例之更完全的解說。然而，對於熟習本項技藝之人士將呈明顯的是，本發明之實施例可無需該等細節而予以實施。在許多情況中，為了要避免使本發明之實施例混淆，熟知的構造和裝置係以方塊圖形式而非以細節加以顯示。
注意的是，在實施例的對應圖式中，信號係以線條表示。某些線條可係較粗的，以指示更多的組成信號路徑，且/或具有箭頭於一或多個末端處，以指示主要資訊流向。該等指示並不打算變成限制性的。而是，該等線條係與一或多個代表性的實施例相關聯而被使用，以促成電路 或邏輯單元之更容易的瞭解。例如，由於設計需求或偏好所指定之任何顯示的信號可實際地包含一或多個信號，而可以以任一方向前進，且可以以任何合適類型的信號構成予以實施。
在以下說明和申請專利範圍中，可使用“耦接”及其衍生詞的用語。在本文中之“耦接”的用語意指在直接接觸中的兩個或多個元件(實體地，電性地，磁性地，光學地，等等)。在本文中之“耦接”的用語亦意指並未在彼此互相直接接觸中，但仍彼此互相協力或相互作用的兩個或多個元件。
如本文中所使用地，除非另有指明，否則為敘述共同物件之次序形容詞“第一”、“第二”及“第三”、等等的使用僅指示相同物件的不同情況將被引用，且並不打算暗指所敘述之物件必須暫時地、空間地在給定的順序中、在排列中、或在任何其他的方式中。
針對此申請案之目的，在此申請案中所敘述之電晶體係金氧半(MOS)電晶體，其包含汲極、源極、及閘極端子。然而，熟習本項技藝之該等人士將理解的是，可使用其他電晶體而不會背離本發明之範疇。
在本文中的“適應性地”之用語大致地意指當例如處理器的電路進入RTD區域時之藉由所討論的邏輯和電路之RTD效應的連續性及規則性補償。
第2圖係依據本發明一實施例之具有用以適應性地補償處理器200中的RTD效應之邏輯單元的處理器200。在 一實施例中，處理器200包含耦接至處理核心201的第一感測器202及第二感測器203。處理核心201包含諸如浮點單元、整數單元、暫存器檔案、等等之邏輯單元，以及用以處理電腦可執行指令之任其他的邏輯單元。
在一實施例中，第一感測器202係溫度感測器，以及第二感測器203係行為感測器。在一實施例中，第一感測器202包含本地及/或遠端溫度感測器，其係分散於處理器核心201中之各式各樣的位置處，用以感測感測器核心201的溫度。在一實施例中，第一感測器202包含邏輯，用以轉換所感測的溫度成為數位表示值。
在一實施例中，第二感測器203包含複製核心行為感測器及/或現場時序警告感測器，用以決定及/或預測處理器核心201的行為。在一實施例中，處理器核心201的行為包含處理器核心201之工作負載以及用於處理器201中之關鍵資料路徑的時序邊限。複製核心行為處理器係參照第6至7圖而討論於本文中。現場時序警告感測器係參照第8至9圖而討論於本文中。
請翻閱第2圖，第二感測器203收集指示在目前的電源供應及溫度情形下之處理器核心201的目前行為及可能的未來行為之資訊。例如，第二感測器203可經由與相位及頻率鎖定之處理器時脈信號比較的環形振盪器之頻率以指示處理器核心201是否正隨著漸減的溫度而降低速度。該感測可指出處理器正進入RTD區域。第二感測器203亦可藉由監視處理器核心201中的關鍵時序路徑而預測時 序故障。若時序故障係預測為當溫度位準掉落時發生，則藉由第二感測器203之該感測可指出處理器核心201正進入RTD區域。一旦處理器進入RTD區域時，則控制單元204使用來自感測器203之資料以決定需在電壓及/或頻率中做成多少調整以供處理器核心201之用，才能使得處理器核心201可靠地操作於RTD區域之中。
在一實施例中，處理器200包含控制單元204，其決定控制信號209及210，用以調整用於處理器核心200之時脈信號頻率211及操作電源供應212。在此，控制單元204亦稱作電力控制單元(PCU)。在此實施例中，控制單元204係可操作以經由來自第一202及第二203感測器之信號208及207，而分別接收處理器核心201的溫度及行為資訊。
在一實施例中，控制單元204包含儲存媒體，該儲存媒體具有被儲存於其上的指令以操作控制單元204，且其中指令對操作系統係隱匿的。在此實施例中，可確保處理器200免於遭受要修改RTD效應之補償規範圍的惡意企圖。
在一實施例中，控制單元204包含邏輯單元204a，其係可操作以分析來自信號208及207之資訊且比較該等資訊與控制單元204的表204b上所儲存之資訊。在此實施例中，邏輯單元204a考慮來自信號208及207之資訊而決定應選擇何者時脈信號頻率及/或電源供應電壓位準以供處理器核心201之用。例如，邏輯單元204a計算方 程式以補償處理器核心201中之電晶體的減速。
在一實施例中，表204b的內容包含對應至各種溫度值的電壓識別(VID)設定，以及各種鎖相迴圈(PLL)時脈頻率輸出設定。邏輯單元204a可根據來自信號208及207之資訊而選擇何者VID及時脈頻率設定。例如，邏輯單元204a可選擇決定時脈信號211之分頻器比例設定，而無需一定要重新鎖定PLL 205。邏輯單元204a亦可經由信號210而提供新的VID設定至電壓調整器(VR)206，以致使VR可升高或降低用於處理器核心201的電源供應位準212。
在一實施例中，對時脈信號211之頻率及電源供應電壓212之位準的調整係緩慢地，足以使處理器核心201持續而不使其執行被中斷地，亦即，不使PLL 205重新鎖定且/或不使VR 206自放電的電源供應位準重新啟動地，予以實行。
在一實施例中，PLL 205係類比式PLL。例如，PLL 205係自偏壓式PLL(SBPLL)，其係可操作藉由例如，100MHz步階之頻率步階而調整時脈信號211的頻率。在此實施例中，信號209係使用以選擇要選擇SBPLL之分頻器電路(未顯示)的倍增器比例，以致使其輸出頻率係以步階尺寸(例如，100MHz)計予以調整的信號。在一實施例中，PLL 205係全數位式PLL(ADPLL)。例如，PLL 205係可操作藉由比100MHz步階更精細之精密的細微度，而調諧時脈信號211的頻率。在本文中之實施例並未受限於 SBPLL及ADPLL，例如，LCPLL之任何其他的PLL可取代PLL 205而不會改變本發明之實施例的本質。
在一實施例中，VR 206係晶粒上VR，其係可操作回應於信號210而調整電源供應212。在一實施例中，來自控制單元204之信號212係VID信號，其指示將被供應至處理器核心201之電源供應212的位準。在一實施例中，VR206提供多重電源供應至處理器核心201，且控制單元204係可操作決定用於處理器核心201之各自電源供應的電源供應位準，而補償RTD效應。
在一實施例中，控制單元204使用儲存於晶粒上熔絲(未顯示)中之資料，以決定時脈信號211的最初頻率及電源供應212。在此實施例中，當處理器核心201操作時，則控制單元204監視第二感測器203且獲知在用於處理器201之不同電壓及溫度點處的操作頻率限制。在一實施例中，此獲知之資料係藉由控制單元204而予以儲存於晶粒上暫存器檔案陣列(未顯示)中，且致能用於處理器核心201的適應性補償。在此實施例中，暫存器檔案陣列係操作於與由第一感測器202所使用之電源供應相同的電源供應上。此允許暫存器檔案陣列儲存獲知之資料，只要第一感測器202能感測處理器核心201之溫度。
在一實施例中，於完成獲知循環之後，控制單元204開始以全適應性模式操作。例如，若處理器核心201的溫度正在落下，且控制單元204決定處理器核心201係在操作的RTD區域之中時，則第二感測器203將信令控制單 元204應針對RTD效應而補償處理器核心201。在一實施例中，控制單元204藉由降低時脈信號211的頻率(透過PLL 205)或藉由升高電源供應212的電壓(透過VR 206)而執行RTD補償，直至第二感測器203發出穩定操作之信號為止。在一實施例中，部分電壓及部分頻率調整之組合係由控制單元204所實施，以補償RTD效應。在一實施例中，控制單元204維持電源供應電壓212及時脈頻率211情形於時序故障點之上，亦即，處理器核心201係操作於稍為高的電壓及/或稍為低的時脈頻率處，以防止任何時序關鍵路徑故障。
第3圖係依據本發明一實施例之具有多重硬體處理核心3011-4 且具有用以適應性地補償RTD效應之邏輯單元的處理器300。第3圖之實施例係與第2圖之實施例相似，除了處理器300包含多重硬體處理核心3011-4 以及PCU 304係可操作獨立地或集體地補償各自硬體處理核心中的RTD效應之外。
為了要不使第3圖之實施例混淆，在此將僅討論附加的特性(附加至參照第2圖所敘述的該等者)。雖然第3圖之實施例顯示四個硬體處理核心3011-4 ，但本發明之實施例係可應用至許多硬體處理核心3011-4 ，而不會改變本發明實施例的範疇。
在一實施例中，處理器300包含耦接至個別硬體處理核心3011-4 的快取記憶體3071-4 。在一實施例中，處理器300包含多重的晶粒上VR3061-4 ，用以提供調整之電源供 應(一或多個)至對應的硬體處理核心3011-4 。在一實施例中，處理器300包含多重的第一3021-4 及第二3031-4 感測器，其係分佈於硬體處理核心3011-4 中之各式各樣的位置處。陰影的感測器(3021-4 )表示溫度感測器，而無陰影的感測器(3031-4 )表示行為感測器。在一實施例中，硬體處理核心3011-4 的各者包含其對應之PLL 3051-4 。
雖然在本文中之實施例描繪每一硬體處理核心一個PLL，但各硬體處理核心可具有多重的PLL，用以產生時脈信號以供不同的邏輯單元之用(例如，用於輸入-輸出收發器，用於一般核心操作，等等)。在此實施例中，PCU 304係可操作調整硬體處理核心中之各自PLL的時脈頻率，以補償RTD效應。
在一實施例中，PCU 304包含表304b，其儲存對應各種溫度值的VID設定，以及用於硬體處理核心3011-4 之各者的各種PLL時脈頻率輸出設定。在一實施例中，PCU 304包含邏輯單元304a(與第2圖之邏輯單元204a相似)，其係可操作經由信號滙流排308及307而分別接收來自第一3021-4 及第二3031-4 感測器的感測器資料。在一實施例中，PCU 304分析(如參照第2圖所討論地)來自信號滙流排308及307之感測器資料，且產生用於電壓調整器3061-4 之VID設定312及用於PLLs 3051-4 之PLL時脈頻率設定311。
在一實施例中，於供電時，PCU 304使用儲存於晶粒上熔絲(未顯示)中之資料以決定用於時脈信號311的最初 頻率將由來自PLLs 3051-4 中之各PLL所產生，且電源供應位準312將藉由VRs 3061-4 之各者所供應。在此實施例中，當來自處理核心3011-4 中之各自處理器核心操作時，則PCU 304監視用於各處理器核心之第二感測器3021-4 ，以及獲知用於各處理器核心之不同電壓及溫度點的操作頻率限制。
在一實施例中，此獲知之資料係藉由PCU 304而儲存於非揮發性記憶體(未顯示)中，且致能用於來自處理器核心3011-4 中之各處理器核心的適應性補償。在一實施例中，非揮發性記憶體係處理器300的一部分。在另一實施例中，非揮發性記憶體係通訊地耦接至處理器300。在一實施例中，所獲知之資料係藉由PCU 304而儲存於處理器核心3011-4 之各者中的暫存器檔案陣列(未顯示)中。在此實施例中，暫存器檔案陣列係操作於與由第一感測器3021-4 所使用之電源供應相同的電源供應上。
在一實施例中，當整個處理器300被斷電或透過全面重設循環而進行時，則在各處理器核心之暫存器檔案陣列中的此資料會消失，且需再在下一供電事件時加以獲知。在一實施例中，當整個處理器300被斷電或透過全面重設備循環而進行時，則所獲知之資料並不會消失，因為其係儲存於非揮發性記憶體中。在上實施例中，於下一供電事件上，所獲知之資料對PCU 304係可用的。
在一實施例中，當關閉處理器核心3011-4 的其中一者以節省漏洩功率消耗(或為任何其他原因)時，則維持電壓 及溫度係數於該處理器的暫存器檔案陣列中，或在非揮發性記憶體(處理器300的，或通訊地耦接至處理器300的)之中。在完成該獲知循環之後，PCU 304將以全適應性模式啟動操作。例如，若任一處理器核心的溫度正在落下，且PCU 304經由第二感測器3031-4 而決定處理器核心3011-4 的其中一者正操作於RTD區域之中時。則PCU 304將藉由降低時脈信號311的頻率(透過PLL)或藉由升高電壓(透過VR)而實施用於RTD效應之補償，直至第二感測器發出穩定操作的信號為止。在此之“穩定”的用語意指由於處理器的正確操作，亦即，在處理器中的關鍵路徑正合適地起作用。在一實施例中，執行部分的電壓及部分的頻率調整之組合。在一實施例中，PCU 304總是維持電源供應電壓及時脈頻率的情形於時序故障點之上，亦即，處理核心正操作於稍為高的電源供應電壓及/或稍為低的時脈頻率處，以防止任何時序關鍵路徑故障。
第4圖係顯示依據本發明一實施例之具有用以適應性補償RTD效應之選擇性的NTD102及RTD 103區域之圖表400。第4圖係參照第1至3圖而予以描繪。圖表400顯示處理器操作401的圖形表示以及由PCU 204/304所執行之動作。圖表100的x軸係處理器頻率，而圖表100的y軸係對處理器的供應電壓。當處理器操作於Vins 101時(亦即，當401與101相交時)，則在處理器中的電晶體驅動電流對溫度改變係不靈敏的。
在一實施例中，當PCU 204/304決定處理器或處理器 的任一處理器核心正操作於RTD區域之中時，則PCU 204/304具有至少三個選擇以補償RTD效應。該三個選擇係由參考符號402、403、及404所指示。
在選擇402中，PCU 204/304指示VR(s)3061-4 /206增加所供應至處理器核心201之其電源供應位準用以補償RTD效應。例如，針對1.6GHz之相同的時脈信號頻率，電源供應電壓係自0.8V增加至0.88V。
在選擇403中，PCU 204/304指示PLL(s)205/3051-4 降低正在由處理器核心201所使用之其時脈信號頻率。例如，針對來自VR 206/3061-4 之相同的電源供應電壓位準，對處理器核心之時脈信號的頻率係自1.6GHz降低至1GHz。在選擇404中，PCU 204/304指示PLL(s)205/3051-4 及VR(s)206/3061-4 二者分別降低時脈信號頻率及升高電源供應位準，用以補償RTD效應。
第5圖係依據本發明一實施例之用以適應性補償RTD效應的方法流程圖500。雖然在方法流程圖500中之方塊係以特殊的順序顯示，但動作的順序可加以修正。因而，所描繪的實施例可以以不同的順序予以修正，且若干動作/方塊可予以並聯地執行。此外，一或多個動作/方塊可在適應性補償RTD效應的各種實施例中被省略。第5圖的流程圖係參照第2至4圖的實施例而描繪。
在方塊501，第一感測器202/3021-4 決定處理器核心201/3011-4 的操作溫度。如本文中所討論地，第一感測器係溫度感測器，包含分佈於處理器核心中之各式各樣位置 處的本地及遠端感測器。在一實施例中，第一感測器202包含邏輯，用以轉換所感測的溫度成為數位表示值。
在方塊502，第二感測器203/3031-4 決定處理器核心201/3011-4 的行為。如本文中所討論地，在一實施例中，第二感測器203包含複製核心行為感測器及/或現場時序警告感測器，用以決定及/或預測處理器核心201的行為。在一實施例中，處理器核心201的行為包含處理器核心201/3011-4 之工作負載及用於處理器核心201/3011-4 中的關鍵資料路徑之時序邊限的至少其中一者。複製核心行為感測器係參照第6至7圖而討論於本文中。現場時序警告感測器係參照第8至9圖而討論於本文中。
在一實施例中，PCU 204/304監視來自個別之第一202/3021-4 及第二203/3031-4 感測器的溫度及行為資料，且產生時間上之所監視資料的聚集。在一實施例中，PCU 204/304係儲存於處理器核心201/3011-4 的非揮發性記憶體中，或通訊地耦接至處理器核心201/3011-4 。
請翻閱第5圖，在方塊503，PCU 204/304接收來自個別之第一202/3021-4 及第二203/3031-4 感測器的溫度及行為資訊，且獲知在各種電源供應位準處之用於處理器核心201/3011-4 的操作頻率限制。在方塊504，PCU 204/304依據來自個別之第一202/3021-4 及第二203/3031-4 感測器的所接收之溫度及行為資訊，而決定處理器核心201/3011-4 的操作時脈信號頻率及對處理器核心201/3011-4 的供應電力。
如參照第4圖所討論地，PCU 204/304具有至少三個選擇(402、403、及404)，用以補償RTD效應。在方塊505，當處理器核心201/3011-4 正操作於RTD區域之中時，則PCU 204/304信令PLL(s)205/3051-4 降低其輸出時脈頻率。在方塊506，當處理器核心201/3011-4 正操作於RTD區域之中時，則PCU 204/304信令VR(s)206/3061-4 升高其電源供應電壓位準。
第6圖係依據本發明一實施例之用以感測處理器核心201/3011-4 的行為，以供適應性補償RTD效應之用的複製環形振盪器電路600。如本文中所討論地，複製環形振盪器電路600係第二感測器203/3031-4 的一者。第6圖係參照第1至5圖而予以描繪。
在一實施例中，複製環形振盪器電路600包含環形振盪器601，用以產生具有第一頻率之第一信號607(亦稱為環形振盪器時脈信號)。在一實施例中，環形振盪器601係可操作而模擬處理器核心201的實際溫度相依性。在第3圖的實施例中，其中在該處，處理器300包含多重硬體處理核心3011-4 ，各處理核心包括對應的複製環形振盪器電路600。
請翻閱第6圖，環形振盪器601具有全面的延遲，其係可編程的延遲。在一實施例中，環形振盪器601係可操作以包含或排除延遲元件作為環形振盪器601的一部分。例如，在環形振盪器601中所示之延遲元件的任一者可由形成振盪器的環形所包含或排除，其中環形振盪器601係 可操作以包含或排除延遲元件，而模擬處理器200之處理器核心201的實際溫度相依性。
為了要不使本發明的實施例混淆，在此之說明將敘述用於處理器核心201之複製環形振盪器600的用法。對於多重核心處理器，依據一實施例，如第3圖中所示地，來自處理器核心3011-4 的各處理器核心包含其本身之複製環形振盪器(第二感測器3031-4 )，用以模擬處理器核心的實際溫度相依性。在此實施例中，PCU 304係可操作接收來自各複製環形振盪器的輸出，且決定各處理器核心及整體處理器300的行為。在一實施例中，PCU 304增加電源供應至正指示RTD效應的處理器核心。
在一實施例中，環形振盪器601的延遲元件(延遲元件1至M)包含不同電壓臨限值的電晶體。環形振盪器601指示三種深淺一白色601a、淡灰色601b、及暗灰色601c一指示用於不同的延遲胞之不同的臨限電壓。在一實施例中，延遲元件601a具有具備第一電壓臨限值的電晶體，而延遲元件601b具有具備第二電壓臨限值的電晶體，其中第二電壓臨限值高於第一電壓臨限值。在一實施例中，延遲元件601c具有第三電壓臨限值的電晶體，其中第三電壓臨限值高於第二電壓臨限值。在本文中之實施例敘述具有第一、第二、及第三臨限值之電晶體。然而，延遲元件可具有N及P電晶體，且因此，實施例意圖以不同的臨限值供N及P電晶體之用，使得延遲元件601a的N及P電晶體臨限值與延遲元件601b及601c的N及P 電晶體臨限值不同。
在一實施例中，延遲元件(或胞)包含反相器，該等反相器具有不同臨限電壓的n型電晶體及不同臨限電壓的p型電晶體。當電晶體Vt(電壓臨限值)愈高時，則可觀察到低電源供應電壓處的反向溫度行為愈強。在一實施例中，環形振盪器601使用具有不同電壓臨限值之反相器(延遲元件)的組合，而模擬具有Vt混成於其間之任何電路的反向溫度行為。
可額外地使用或取代Vt相依性之另一因子係電晶體堆疊，例如，AND對OR堆疊，2列或3列堆疊之電晶體。因為反向溫度相依性係不同於該等電路的各者，所以處理器核心的複合行為係藉由調整各電路類型的組成而予以模擬。在一實施例中，延遲元件(或胞)包含以下之一者或多者：兩個輸入NAND閘、三個輸入NAND閘、兩個輸入NOR閘、或三個輸入NOR閘，其中NAND及NOR閘可具有不同的臨限值及相同的臨限值之N及P電晶體。用以具有多重輸入邏輯閘之一理由在於結合堆疊之N及P電晶體的效應。在一實施例中，環形振盪器601操作於與處理器的核心之電源供應相同的電源供應上。
在一實施例中，複製環形振盪器電路600進一步包含：第一計數器603，用以產生對應第一信號607之第一頻率的第一計數610。在一實施例中，複製環形振盪器電路600進一步包含第二計數器602，用以產生對應處理器核心201的時脈信號之頻率的第二計數609。第一603及 第二602計數器可由用於計數器之任何已知的邏輯實施所實施，而不會改變本發明之實施例的範疇。
在一實施例中，環形振盪器601進一步包含比較器606，其係耦接至第一603及第二602計數器，用以比較第一610及第二609計數，且用以產生指示處理器核心201之行為的輸出信號606。該比較器可以以任何已知的比較器架構予以實施，而不會改變本發明之實施例的範疇。
在一實施例中，可編程的或所編程的邏輯單元(例如，熔絲)605經由選擇信號611而自各種類型的延遲元件中選擇將最佳地模擬處理器的行為之環形振盪器601的組態。例如，若處理器200係由晶圓晶粒所形成，而該處理器200碰巧具有比相同晶圓晶粒中之其他處理器更高的電晶體電壓臨限值時，則當組構環形振盪器601時，邏輯單元605將選擇具有具備較高臨限電壓之電晶體的延遲元件601b及/或601c。在一實施例中，暫存器604經由信號612而儲存環形振盪器組態設定。暫存器604可使用以經由信號614及613而分別設定計數器603及602的長度。
在一實施例中，複製環形振盪器電路被校準以匹配處理器核心201的操作電壓、頻率、及溫度行為。在一實施例中。環形振盪器600包含並聯連接之多重子環形，而各子環形使用具有不同溫度相依性之電路。在一實施例中，晶粒上熔絲(例如，邏輯605)之組合經由信號611而選擇致能那一些子環形，以致使所有結合的子環形模擬處理器 核心201的操作電壓、頻率、及溫度相依性。
在一實施例中，環形振盪器輸出207係與處理器核心201的操作頻率比較，且結果被傳送至PCU 204。在一實施例中，輸出信號207係單一位元，其指示需要對RTD效應校正。在一實施例中，輸出信號207係位元之組合，其指示所需校正的大小，用以致能藉由使用更大步階之更快速的校正，以趕上。
在一實施例中，在環形振盪器601係由邏輯單元605所組構而模擬處理器核心201的行為之後，由第一計數信號610所表示之環形振盪器601的頻率係與由第二計數信號609所表示之處理器核心PLL時脈信號頻率608的頻率相比較。若第一計數信號610係低於第二計數信號609時，則比較器606的輸出207指出處理器核心201正操作於RTD區域之中，且因此，PLLs需被調整以降低時脈信號608的頻率(與第2圖之211相同)。
在一實施例中，PCU 204接收指示環形振盪器信號607與核心時脈信號608的頻率間之差異的輸出信號207，且比較頻率中之該差異與查找表204b的頻率之差異。在一實施例中，查找表204b指示電源供應位準及/或處理器核心時脈信號頻率之何者應針對環形振盪器信號607及核心時脈信號608中之特殊差異而予以設定。在一實施例中，查找表204b的內容係可編程的。在一實施例中，查找表204b的內容對操作系統係隱匿的。
第7圖係依據本發明一實施例之用以經由複製環形感 測器600感測處理器的行為以供適應性補償RTD效應之用的方法流程圖700。雖然在流程圖700中之方塊係以特殊的順序顯示，但動作的順序可加修正。因此，所描繪的實施例可以以不同的順序執行，且某些動作/方塊可予以並聯地執行。此外，一或多個動作/方塊可在感測處理器的行為以供適應性補償RTD效應之用的各種實施例中被省略。第7圖之流程圖係參照第2至6圖的實施例而描繪。
在方塊701，模擬處理器核心201的實際溫度相依性之具有第一頻率的第一信號607係由環形振盪器601所產生。在方塊702，延遲元件(601a-c)係包含於或排除自環形振盪器601的子環形。如本文中所討論地，延遲元件包含以下之一者或多者：具有不同臨限電壓之n型電晶體及不同臨限值之p型電晶體的反相器，兩個輸入NAND閘，三個輸入NAND閘，兩個輸入NOR閘，或三個輸入NOR閘。
在方塊703，第一計數610係由第一計數器603所產生，其中第一計數610對應第一頻率(信號607的)。在方塊704，第二計數609係由第二計數器602所產生，其中第二計數609對應處理器核心201之時脈信號608的頻率。在方塊705，第一610及第二609計數係由比較器606所比較。在方塊706，比較器606產生指示處理器核心201之行為的輸入信號207(亦稱作第三信號)。輸出信號207係傳輸至PCU 204。
在方塊707，PCU 204依據處理器之操作溫度及該輸出信號而決定用於處理器核心之時脈信號的頻率，及用於處理器核心之電源供應位準。在一實施例中，當操作溫度及電壓位準指示處理器核心201係在RTD的區域之中時，則依據輸出信號207，PCU 204降低核心時脈信號608的頻率。在一實施例中，當操作溫及電源供應電壓位準指示處理器核心201正在RTD的區域之中操作時，則依據輸出信號207，PCU 204致使VR 206增加電源供應位準。在一實施例中，PCU 204致使VR 206增加其電源供應位準，且致使PLL 205降低核心時脈頻率。
第8圖係依據本發明一實施例之具有用以感測處理器的行為以供適應性補償RTD效應之用的現場時序誤差警告感測器803之邏輯路徑800。為了要不使本發明之實施例混淆，在此之說明將討論用於處理器核心201之現場時序誤差警告感測器803的用法。對於多重核心處理器，如第3圖中所示地，來自處理器核心3011-4 之各處理器核心包含其本身之現場時序誤差警告感測器803(第二感測器3031-4 )，用以模擬該處理器核心的實際溫度相依性。在此實施例中，PCU 304係可操作接收來自各現場時序誤差警告感測器的輸出，且決定處理器300之各處理器核心的行為。在一實施例中，PCU 304對正在指示RTD效應之處理器核心增加電源供應。
在一實施例中，第二感測器203係現場時序誤差警告感測器803。在一實施例中，現場時序誤差警告感測器 803係位於所有時序關鍵路徑的末端處，且在故障實際發生之前，提供即將來臨之時序故障的初期警告。例如，請參閱邏輯路徑800，現場時序誤差警告感測器803係位在組合邏輯802之後，其中關鍵路徑在順序邏輯單元801的輸入處開始，且在現場時序誤差警告感測器803的輸入處結束。
在一實施例中，現場時序誤差警告感測器803包含第一順序邏輯單元805，用以接收來自組合邏輯單元802之資料信號802d，第一順序邏輯單元805係用以產生第一輸出信號815。在此實施例中，現場時序誤差警告感測器803進一步包含：第二順序邏輯單元806，係可操作以接收來自組合的邏輯單元802之延遲的資料信號812，第二順序邏輯單元806係用以產生第二輸出信號813。
在一實施例中，現場時序誤差警告感測器803包含比較器814，用以比較第一815及第二813輸出信號且產生第三輸出信號816，其中第三輸出信號816指示處理器核心201中之資料路徑(D_in→801→801q→802→815)的時序行為，且其中第三輸出信號816係由PCU 204所接收，用以依據第三輸出信號813而調整處理器核心201的電源供應或時脈信號頻率。在一實施例中，比較器814係斥或(XOR)閘，其產生脈波於其輸出節點上，而指示時序故障即將來臨。
在一實施例中，第一805及第二806順序邏輯單元係正反器。在其他實施例中，可使用其他的順序邏輯單元而 不會改變本發明之實施例的本質。在一實施例中，第一順序邏輯單元805儲存校正邏輯值於關鍵路徑的末端處。該校正值，亦即，信號815，係由下游邏輯(未顯示)所接收，以供進一步處理之用。在此實施例中，第二順序邏輯單元806儲存延遲的信號812，若由807或808及811中之緩衝器所導致之此額外的延遲超過現有的時序邊限時，則其將失效。在一實施例中，當接收相同時脈信號818之該兩個順序邏輯單元805及806閂鎖相反的邏輯值時，則比較器814將產生輸出信號816，該輸出信號816將指示時序故障即將來臨。
在一實施例中，所施加至信號812的延遲可經由多工器811調整，多工器811係可操作選擇所輸入之延遲信號809或810，其中信號810係比信號809延遲更多。在此實施例中，多工器811係由選擇信號819所控制。在一實施例中，選擇信號係由PCU 204所產生。用以具有對信號812調整延遲之能力的一理由在於改變要在何時指示時序故障警告的細微度。較長的延遲可在產生警告信號207之後提供更多時間反應，以供補償RTD效應之用。在一實施例中，延遲單元807及808包含一或多個緩衝器。
在一實施例中，比較器814的輸出係由閘804所接收，該閘804施加具有其他信號817的邏輯OR運算，而其他信號817係由來自處理器核心201中之其他關鍵路徑的其他比較器(未顯示)所輸出。在一實施例中，閘804包含NOR閘。在一實施例中，閘804的輸出207係輸出至 PCU 204。在一實施例中，PCU 204係可操作以依據信號207而執行以下之至少一者：當操作溫度係在RTD的區域之中時，則降低時脈信號的頻率；當操作溫度係在RTD的區域之中時，則增加電源供應位準；或當操作溫度係在RTD的區域之中時，則增加電源供應位準且降低時脈信號的頻率。
在一實施例中，分佈之NOR閘804合併所有的故障信號成為單一位元，而指示時序故障即將來臨。在此之“分佈”的用語意指兩個或多個NOR閘，其接收來自各種比較器的輸出而產生指示時序故障即將來臨之單一位元。在一實施例中，該單一位元係傳送至PCU 204/304，其將立即降低處理器核心的頻率或對處理器核心201升高電壓位準。在一實施例中，降低頻率可較佳地凌駕於增加電壓供應位準之上，因為降低頻率可被更快地達成。在其他實施例中，掉換係可能的，而並不會改變本發明之實施例的範疇。在一實施例中，於本文中所討論的現場方法致能更貼近的適應性跟蹤，因為現場感測器803提供迫近之時序故障的即時指示。
在一實施例中，請參閱第3圖，第三輸出信號係與來自其他比較器之其他的輸出信號邏輯OR，其中該等其他的輸出信號係來自處理器300之其他硬體處理核心中的其他資料路徑。
第9圖係依據本發明一實施例之經由現場時序誤差警告感測器803感測處理器201的行為以供適應性補償 RTD效應之用的方法流程圖900。
雖然在流程圖900中之方塊係以特殊的順序顯示，但動作的順序可加以修正。因此，所描繪的實施例可以以不同的順序執行，且某些動作/方塊可予以並聯地執行。此外，一或多個動作/方塊可在經由現場時序誤差警告感測器感測處理器的行為以供適應性補償RTD效應之用的各種實施例中被省略。第9圖之流程圖係參照第2至8圖的實施例而描繪。
在方塊901，第一順序邏輯單元805接收來自組合的邏輯單元802之資料信號802d。在方塊902，第一順序邏輯單元805閂鎖資料信號802d而產生第一輸出信號815。然後，第一輸出信號815係向下游地傳輸至其他的邏輯單元。在方塊903，第二順序邏輯單元806接收延遲型式812的資料信號802d。在方塊904，第二順序邏輯單元806閂鎖延遲的資料信號812而產生第二輸出信號813。在方塊905，比較器814比較第一815及第二813輸出信號而產生輸出信號816。在一實施例中，輸出信號816係與其他相似的信號邏輯OR，該等其他相似的信號係由處理器核心201或其他處理器核心3011-4中之其他資料路徑的其他比較器所輸出。在方塊906，邏輯OR運算的輸出產生指示處理器核心201中的資料路徑800之時序行為的第三輸出信號207。然後，輸出信號207係傳送至PCU 204，用以產生用於VR 206及/或PLL 205的控制信號，而補償RTD效應。
第10圖係依據本發明一實施例之包含可操作適應性補償RTD效應的處理器之智慧型裝置的系統層次圖1600。第10圖亦描繪行動裝置之實施例的方塊圖，其中可使用扁平表面介面之連接器。計算裝置1600表示諸如計算平板、行動電話或智慧型手機、無線致能的電子書閱讀器、或其他無線行動裝置之行動計算裝置。將瞭解的是，某些組件係大致地顯示，且並非該裝置的所有元件係顯示於裝置1600中。裝置1600包含諸如在本文中所討論之處理器200/300的處理器1610。
處理器1610可包含諸如微處理器、應用處理器、微控制器、可編程的邏輯裝置、或其他的處理裝置之一或多個實體裝置。由處理器1610所執行的處理操作包含操作平台或操作系統的執行，其中應用及/或裝置功能被執行於其上。該等處理操作包含關於與人的使用者或與其他裝置之I/O(輸入/輸出)的操作、關於電力管理的操作、及/或關於對另一裝置之連接裝置1600的操作。處理操作亦可包含與聲頻I/O及或顯示I/O相關聯的操作。
在一實施例中，裝置1600包含聲頻子系統1620，其表示與提供聲頻功能至計算裝置相關聯的硬體(例如，聲頻硬體及聲頻電路)及軟體(例如，驅動器、編/解碼器)組件。聲頻功能可包含揚聲器及/或頭戴式耳機輸出，以及微音器輸入。用於該等功能之裝置可被整合至裝置1600之內，或被連接至裝置1600。在一實施例中，使用者藉由提供可由處理器1610所接收及所處理的聲頻命令，而 與裝置1600互動。
顯示子系統1630表示可提供視覺及/或觸覺顯示以供使用者與計算裝置互動的硬體(例如，顯示裝置)及軟體(例，驅動器)組件。顯示子系統1630包含顯示介面1632，其包括對使用者提供顯示所使用之特殊的螢幕或硬體裝置。在一實施例中，顯示介面1632包含與處理器1610分離的邏輯，用以執行與顯示相關聯之至少一些處理。在一實施例中，顯示子系統1630包含觸控螢幕(或觸控墊)裝置，其對使用者提供輸出及輸入二者。
I/O控制器1640表示與使用者之互動相關聯的硬體裝置及軟體組件。I/O控制器1640可操作管理聲頻子系統1620及/或顯示子系統1630的一部分之硬體。此外，I/O控制器1640描繪連接至裝置1600之用於附加裝置的連接點，而使用者可透過該連接點與系統互動。例如，可被附著至裝置1600的裝置可包含微音器裝置、揚聲器或立體系統、視頻系統或其他顯示裝置、鍵盤或鍵盤裝置、或用以伴隨諸如讀卡機或其他裝置之特定應用而使用的I/O裝置。
如上述，I/O控制器1640可與聲頻子系統1620及/或顯示子系統1630互動。例如，透過微音器或其他聲頻裝置的輸入可提供用於裝置1600之一或多個應用或功能的輸入或命令。此外，聲頻輸出可取代顯示輸出或附加至顯示輸出而被提供。在另一實例中，若顯示子系統包含觸控螢幕時，則顯示裝置亦扮演輸入裝置的角色，其可藉由 I/O控制器1640而予以至少部分地管理。而且，可具有額外的按鈕或開關於裝置1600上，用以提供由I/O控制器1640所管理的I/O功能。
在一實施例中，I/O控制器1640管理諸如加速度計、相機、光感測器或其他環境感測器、或可包含於裝置1600中之其他硬體的裝置。該輸入可係直接使用者互動，以及提供環境輸入至系統以影響其操作(諸如用於雜訊之濾波、調整顯示以供度偵測之用、施加閃光以供相機之用、或其他特性)的一部分。
在一實施例中，裝置1600包含電力管理1650，其管理電池電力使用、電池的充電、及與節電操作相關聯的特性。記憶體子系統1660包含記憶體裝置，用以儲存裝置1600中之資訊。記憶體可包含非揮發性(若對記憶體裝置的電力中斷時，狀態不會改變)及/或揮發性(若對記憶體裝置的電力中斷時，狀態係不確定的)記憶體裝置。記憶體1660可儲存應用資料、使用者資料、音樂、相片、文件、或其他資料，以及與系統1600之應用及功能的執行相關聯的系統資料(無論是否長期或暫時的)。
實施例的元件亦可被提供做為機器可讀取媒體(例如，記憶體1660)，用以儲存電腦可執行指令(例如，用以實施第5圖、第7圖、第9圖之流程圖及在本文中所討論之任何其他處理的指令)。機器可讀取媒體(例如，記憶體1660)可包含，但未受限於，快閃記憶體、光碟、CD-ROMs、DVD ROMs、RAMs、EPROMs、EEPROMs、磁卡 或光學卡、或適用以儲存電子或電腦可執行指令之其他類型的機器可讀取媒體。例如，本發明之實施例可被下載當做電腦程式(例如，BIOS)，其可藉資料信號自遠端電腦(例如，伺服器)經由通訊鏈路(例如，調變解調器或網路連接)而轉移至請求電腦(例如，客戶)。
連通1670包含硬體裝置(例如，無線及/或配線連接器以及通訊硬體)及軟體組件(例如，驅動器、協定堆疊)，用以致能裝置1600與外部裝置通訊。該裝置可係諸如其他計算裝置、無線存取點、或基地台之分離的裝置，以及諸如耳機、印表機、或其他裝置之周邊。
連通1670可包含多重不同類型的連通。概括地，裝置1600係以移動電話連通1672及無線連通1674描繪。大致地，移動電話連通1672意指諸如經由GSM(用於行動通訊之全球系統)或變化或衍生、CDMA(分碼多重存取)或變化或衍生、TDM(分時多工)或變化或衍生、或其他移動電話服務標準所提供之由無線電載波所提供的移動網路連通。無線連通1674意指非移動電話的無線連通，且可包含個人區域網路(諸如藍牙、近場、等等)、局部區域網路(諸如Wi-Fi)及/或寬頻區域網路(諸如WiMax)、或其他無線通訊。
周邊連接1680包含硬體介面及連接器以及軟體組件(例如，驅動器、協定堆疊)，用以作成周邊連接。將瞭解的是，裝置1600可係對其他計算裝置之周邊裝置(“至”1682)，以及具有連接至其的周邊裝置(“自”1684)二 者。裝置1600通常具有“對接”連接器，用以連接至其他計算裝置，以供諸如管理(例如，下載及/或上傳、改變、同步化)裝置1600上之內容的目的之用。此外，對接連接器可允許裝置1600連接至某些周邊，而使裝置1600控制例如，對視聽或其他系統的內容輸出。
除了專有的對接連接器或其他專有的連接硬體之外，裝置1600可經由一般或標準為主的連接器做成周邊連接。一般之類型可包含通用序列匯流排(USB)連接器(其可包含若干不同硬體介面之任何者)、包含微型顯示埠(MDP)之顯示埠、高清晰度多媒體介面(HDMI)、火線、或其他類型。
在說明書中對“實施例”、“一實施例”、“若干實施例”、或“其他實施例”的引用意指的是，與該等實施例相關聯所敘述之特殊的特性，構造、或特徵係至少包含於若干實施例中，但無需一定要包含於所有實施例中。“實施例”、“一實施例”、或“若干實施例”之各種表現無需一定要均意指相同的實施例。若說明書陳述的是，組件、特性、構造、或特徵“可”、“會”、“可能”被包含時，則特殊的組件、特性、構造、或特徵無需一定要被包含。若說明書或申請專利範圍引用“一”或“一個”元件時，則並不意謂僅只具有一個元件。若說明書或申請專利範圍引用“一額外的”元件時，則不應排除超過一個的額外元件。
雖然本發明已結合其特定之實施例而加以敘述，但該 等實施例的許多選擇例、修正例、及變化例將依照上述說明而呈明顯於一般熟習本項技藝之該等人士。
例如，在本文中所討論的適應性RTD補償並未受限於處理器核心，而是可使用於遭遇RTD效應之任何其他的電路。在一實施例中，於本文中所討論的RTD補償技術可被應用至圖形加速器。在其他實施例中，於本文中所討論的RTD補償技術可被應用至媒體區域。在一實施例中，於本文中所討論的RTD補償技術可被應用至快取或記憶體控制器。
本發明之實施例打算涵蓋所有該等選擇例、修正例、及變化例為落在附錄申請專利範圍的範疇之內。
摘要係提供將使讀者確定本技術性發明的性質和要點。摘要亦以將不被使用來限制申請專利範圍之範疇及意義的理解提出。因此，以下之申請專利範圍係以各申請專利範圍主張其本身為個別的實施例而結合於詳細說明之內。
100,400‧‧‧圖表
101‧‧‧溫度不靈敏的供應電壓
102‧‧‧正常溫度相依性區域
103‧‧‧反向溫度相依性區域
200,300,1610‧‧‧處理器
201,301‧‧‧處理核心
202,302‧‧‧第一感測器
203,303‧‧‧第二感測器
204,304‧‧‧電力控制單元(PCU)
204a‧‧‧邏輯單元
204b‧‧‧表
205,305‧‧‧鎖相迴圈
206,306‧‧‧電壓調整器(VR)
207-210,611-614‧‧‧信號
211,311‧‧‧時脈信號頻率
212,312‧‧‧電源供應電壓位準
307‧‧‧快取記憶體
402,403,404‧‧‧選擇
500,700,900‧‧‧方法流程圖
501-506,701-707‧‧‧方塊
901-906,600‧‧‧複製環形振盪器電路
601‧‧‧環形振盪器
607‧‧‧第一信號
601a-601c‧‧‧延遲元件
602‧‧‧第二計數器
603‧‧‧第一計數器
609‧‧‧第二計數
610‧‧‧第一計數
604‧‧‧暫存器
608‧‧‧核心時脈信號
800‧‧‧邏輯路徑
801,802,805,806‧‧‧邏輯單元
803‧‧‧現場時序誤差警告感測器
814‧‧‧比較器
813,815,816,817‧‧‧輸出信號
802d‧‧‧資料信號
807,808‧‧‧緩衝器
804‧‧‧閘
811‧‧‧多工器
1600‧‧‧裝置
1620‧‧‧聲頻子系統
1630‧‧‧顯示子系統
1632‧‧‧顯示介面
1640‧‧‧I/O控制器
1650‧‧‧電力管理
1660‧‧‧記憶體
1670‧‧‧連通
1672‧‧‧移動電話連通
1674‧‧‧無線連通
本發明之實施例將從詳細說明且從本發明之各式各樣實施例的附圖而被更完全地瞭解；然而，其僅係用於解說及瞭解，而不應被視為限制本發明至該等特定的實施例。
第1圖係圖表，顯示用於處理器之正常溫度相依性(NTD)及反向溫度相依性(RTD)；第2圖係依據本發明一實施例之具有用以適應性補償 RTD效應之邏輯單元的處理器；第3圖係依據本發明一實施例之具有多重硬體處理核心且具有用以適應性補償RTD效應之邏輯單元的處理器；第4圖係圖表，顯示依據本發明一實施例之具有用以適應性補償RTD效應之選擇的NTD及RTD區域；第5圖係依據本發明一實施例之用以適應性補償RTD效應的方法流程圖；第6圖係依據本發明一實施例之用以感測處理器的行為以供適應性補償RTD效應之用的複製環形振盪器；第7圖係依據本發明一實施例之用以經由複製環形振盪器感測處理器的行為以供適應性補償RTD效應之用的方法流程圖；第8圖係依據本發明一實施例之用以感測處理器的行為以供適應性補償RTD效應之用的現場時序誤差警告感測器；第9圖係依據本發明一實施例之用以經由現場時序誤差警告感測器感測處理器的行為以供適應性補償RTD效應之用的方法流程圖；以及第10圖係依據本發明一實施例之包含可操作以適應性補償RTD效應之處理器的智慧型裝置之系統層次圖。
200‧‧‧處理器
201‧‧‧處理核心
202‧‧‧第一感測器
203‧‧‧第二感測器
204‧‧‧電力控制單元(PCU)
204a‧‧‧邏輯單元
204b‧‧‧表
205‧‧‧鎖相迴圈
206‧‧‧電壓調整器(VR)
207-210‧‧‧信號
211‧‧‧時脈信號頻率
212‧‧‧電源供應電壓位準

Claims (113)

  1. 一種裝置，包含：第一感測器，用以決定處理器的操作溫度；第二感測器，用以決定該處理器的行為；以及控制單元，用以依據所決定之該處理器的操作溫度及行為而決定用於該處理器之時脈信號的頻率，及用於該處理器之電源供應位準，其中當該操作溫度係在反向溫度相依性(RTD)的區域之中時，則該控制單元自該時脈信號的現有頻率適應性地降低該時脈信號的該頻率。
  2. 如申請專利範圍第1項之裝置，其中當該操作溫度係在反向溫度相依性(RTD)的區域之中時，則該控制單元自現有電源供應位準適應性地增加該電源供應位準。
  3. 如申請專利範圍第1項之裝置，該控制單元：自現有電源供應位準適應性地增加該電源供應位準；且當該操作溫度係在反向溫度相依性(RTD)的區域之中時，自該時脈信號的現有頻率適應性地降低該時脈信號的該頻率。
  4. 如申請專利範圍第1項之裝置，其中該處理器包含複數個硬體處理核心，且其中該控制單元決定時脈信號的頻率及電源供應位準以供該複數個硬體處理核心之該等硬體處理核心的各者之用。
  5. 如申請專利範圍第1項之裝置，其中該第一感測 器係本地或遠端溫度感測器的其中一者。
  6. 如申請專利範圍第1項之裝置，其中該第二感測器係以下的其中一者：複製核心行為感測器，或現場時序警告感測器。
  7. 如申請專利範圍第6項之裝置，其中該複製核心行為感測器包含：環形振盪器，用以產生具有第一頻率之第一信號，該環形振盪器係可操作以模擬該處理器的實際溫度相依性。
  8. 如申請專利範圍第7項之裝置，其中該複製核心行為感測器包含：第一計數器，用以產生對應該第一頻率的第一計數；第二計數器，用以產生對應該處理器的該時脈信號之該頻率的第二計數；以及比較器，係耦接至該第一及第二計數器，用以比較該第一及第二計數，且產生指示該處理器之該行為的輸出信號。
  9. 如申請專利範圍第8項之裝置，其中該環形振盪器包含以下的其中一者或多者：反相器，具有不同臨限值電壓的n型電晶體及不同臨限值之電壓的p型電晶體，兩個輸入NAND閘；三個輸入NAND閘；兩個輸入NOR閘；或 三個輸入NOR閘。
  10. 如申請專利範圍第6項之裝置，其中該現場時序警告感測器包含：第一順序邏輯單元，用以接收來自組合的邏輯單元之資料信號，該第一順序邏輯單元係用以產生第一輸出信號；第二順序邏輯單元，係可操作以接收來自該組合的邏輯單元之延遲的資料信號，該第二順序邏輯單元係用以產生第二輸出信號；以及比較器，用以比較該第一及第二輸出信號且產生第三輸出信號，其中該第三輸出信號指示處理器中之資料路徑的時序行為。
  11. 如申請專利範圍第10項之裝置，其中該第三輸出信號係由該控制單元所接收，以依據該第三輸出信號而調整該處理器的該源供應位準或該時脈信號頻率。
  12. 如申請專利範圍第10項之裝置，其中該控制單元包含表，該表具有該第一及第二輸出信號之間的預定差異，且其中該控制單元係用以比較該等預定差異及該第三輸出信號。
  13. 如申請專利範圍第1項之裝置，其中該處理器的該行為至少包含以下的其中一者：該處理器之工作負載；以及用以該處理器中之關鍵資料路徑的時序邊限。
  14. 如申請專利範圍第1項之裝置，其中該控制單元 包含儲存媒體，該儲存媒體具有被儲存於其上的指令以操作該控制單元，且其中該等指令對操作系統係隱匿的。
  15. 如申請專利範圍第1項之裝置，進一步包含：鎖相迴圈(PLL)，用以產生用於該處理器之該時脈信號。
  16. 如申請專利範圍第1項之裝置，進一步包含：電壓調整器(VR)，用以產生用於該處理器之該電源供應位準。
  17. 如申請專利範圍第15項之裝置，其中該控制單元調整該PLL之倍增器以調整該時脈信號的該頻率。
  18. 如申請專利範圍第17項之裝置，其中該PLL至少係以下的其中一者：自偏壓式PLL(SBPLL)；或全數位式PLL(ADPLL)。
  19. 如申請專利範圍第16項之裝置，其中該VR係定位在具有該處理器之晶粒中的晶粒上VR。
  20. 如申請專利範圍第1項之裝置，其中該控制單元係可操作以：監視該第一及第二處理器；依據所監視之該第一及第二感測器而獲知在各種電源供應位準處之該處理器的操作頻率限制，該監視係用以產生監視的資料，以及儲存該監視的資料於記憶體中。
  21. 一種方法，包含： 藉由第一感測器而決定處理器的操作溫度；藉由第二感測器而決定該處理器的行為；依據所決定之該處理器的操作溫度及行為而決定用於該處理器之時脈信號的頻率，及用於該處理器之電壓供應位準；以及當該操作溫度係在反向溫度相依性(RTD)的區域之中時，則自該時脈信號的現有頻率適應性地降低該時脈信號的該頻率。
  22. 如申請專利範圍第21項之方法，進一步包含：當該操作溫度係在反向溫度相依性(RTD)的區域之中，則自現有電源供應位準適應性地增加該電源供應位準。
  23. 如申請專利範圍第21項之方法，進一步包含：自現有電源供應位準增加該電源供應位準；以及當該操作溫度係在反向溫度相依性(RTD)的區域之中時，自現有電源供應位準降低該時脈信號的頻率。
  24. 如申請專利範圍第21項之方法，進一步包含：監視該第一及第二感測器；依據該第一及第二感測器之該監視而獲知在各種電源供應位準處之該處理器的操作頻率限制，該監視係用以產生監視的資料；以及儲存該監視的資料於記憶體中。
  25. 如申請專利範圍第21項之方法，其中該第一感測器係本地或遠端溫度感測器的其中一者。
  26. 如申請專利範圍第21項之方法，其中該第二感測器係以下的其中一者：複製核心行為感測器，或現場時序警告感測器。
  27. 如申請專利範圍第26項之方法，其中藉由該第二感測器而決定該處理器的該行為包含：產生具有第一頻率之第一信號，其模擬該處理器的實際溫度相依性；產生對應該第一頻率的第一計數；產生對應該處理器的該時脈信號之該頻率的第二計數；比較該第一及第二計數；以及產生指示該處理器之該行為的輸出信號。
  28. 如申請專利範圍第26項之方法，其中藉由該第二感測器而決定該處理器的該行為包含：由第一順序邏輯單元接收來自組合的邏輯單元之資料信號；藉由閂鎖該資料信號而產生第一輸出信號；以及由第二順序邏輯單元接收來自該組合的邏輯單元之延遲的資料信號。
  29. 如申請專利範圍第28項之方法，其中藉由該第二感測器而決定該處理器的該行為進一步包含：藉由閂鎖該延遲的資料信號而產生第二輸出信號；比較該第一及第二輸出信號；以及 依據該比較而產生第三輸出信號，其中該第三輸出信號指示處理器中之資料路徑的時序行為。
  30. 如申請專利範圍第29項之方法，其中該第三輸出信號係使用以依據該第三輸出信號而調整該處理器的該電源供應位準或該時脈信號頻率。
  31. 一種系統，包含：無線連通；以及處理器，具有裝置，該處理器係通訊地耦接至該無線連通，該裝置係如申請專利範圍第1至20項中任一項之裝置。
  32. 一種感測器，包含：環形振盪器，用以產生具有第一頻率之第一信號，該環形振盪器係可操作以模擬處理器的實際溫度相依性；第一計數器，用以產生對應該第一頻率的第一計數；第二計數器，用以產生對應該處理器的時脈信號之頻率的第二計數；以及比較器，係耦接至該第一及第二計數器，用以比較該第一及第二計數，且產生指示該處理器之行為的輸出信號，其中該輸出信號由電力控制單元所接收，該電力控制單元至少執行以下的其中一者：當該操作溫度係在反向溫度相依性(RTD)的區域之中時，則降低該時脈信號的該頻率；當該操作溫度係在RTD的區域之中時，則增加該電 源供應位準；或當該操作溫度係在RTD的區域之中時，則增加該電源供應位準且降低該時脈信號的頻率。
  33. 如申請專利範圍第32項之感測器，其中該環形振盪器具有延遲，其係可編程的延遲。
  34. 如申請專利範圍第32項之感測器，其中該環形振盪器係可操作以包括或排除延遲元件作為該環形振盪器的一部分，該等延遲元件具有不同電壓臨限值的電晶體。
  35. 如申請專利範圍第34項之感測器，其中該環形振盪器係可操作以包括或排除延遲元件，用以模擬該處理器之核心的該實際溫度相依性。
  36. 如申請專利範圍第32項之感測器，其中該環形振盪器操作於與該處理器之核心的電源供應器相同之該電源供應器上。
  37. 如申請專利範圍第32項之感測器，其中該電力控制單元依據該處理器的操作溫度及該輸出信號，而決定用於該處理器的該時脈信號之頻率及用於該處理器的電源供應位準。
  38. 如申請專利範圍第32項之感測器，其中該電力控制單元包含表，該表具有該第一及第二頻率之間的預定差異，且其中該電力控制單元係用以比較該等預定差異及該輸出信號。
  39. 如申請專利範圍第32項之感測器，其中該環形振盪器包含： 第一電壓臨限值之一或多個延遲元件；以及第二電壓臨限值之一或多個延遲元件，其中該第二電壓臨限值高於該第一電壓臨限值。
  40. 如申請專利範圍第39項之感測器，其中該環形振盪器包含：第三電壓臨限值之一或多個延遲元件，其中該第三電壓臨限值高於該第二電壓臨限值。
  41. 如申請專利範圍第40項之感測器，其中該第一、第二、及第三電壓臨限值之一或多個延遲元件包含反相器。
  42. 如申請專利範圍第32項之感測器，其中該處理器包含複數個硬體處理核心，且其中該環形振盪器係複數個環形振盪器，其各自對應來自該複數個硬體處理核心的一處理核心。
  43. 如申請專利範圍第42項之感測器，其中該複數個環形振盪器之各環形振盪器係可操作以具有藉由設定一或多個熔絲的延遲。
  44. 如申請專利範圍第42項之感測器，其中來自與該複數個環形振盪器相關聯之複數個比較器的各比較器之輸出信號係由電力控制單元所接收。
  45. 如申請專利範圍第44項之感測器，其中該電力控制單元依據來自該複數個比較器的各比較器之該輸出信號，且依據該複數個硬體處理核心之操作溫度，而決定該複數個硬體處理核心之各者時脈信號頻率或電源供應位 準。
  46. 如申請專利範圍第32項之感測器，其中該環形振盪器包含以下的其中一者或多者：反相器，具有不同臨限值之電壓的n型電晶體及不同臨限值之電壓的p型電晶體，兩個輸入NAND閘，三個輸入NAND閘，兩個輸入NOR閘，或三個輸入NOR閘。
  47. 一種方法，包含：產生具有第一頻率之第一信號，其模擬處理器的實際溫度相依性；產生對應該第一頻率的第一計數；產生對應該處理器的時脈信號之頻率的第二計數；比較該第一及第二計數；以及產生指示該處理器之行為的輸出信號，其中，當該操作溫度係在反向溫度相依性(RTD)的區域之中時，則依據該輸出信號而降低該時脈信號的該頻率。
  48. 如申請專利範圍第47項之方法，其中具有該第一頻率之該第一信號係由具有可編程之延遲的環形振盪器所產生。
  49. 如申請專利範圍第48項之方法，進一步包含包括或排除延遲元件作為該環形振盪器的一部分，該等延遲 元件具有不同電壓臨限值的電晶體。
  50. 如申請專利範圍第49項之方法，其中包括或排除延遲元件係執行以模擬該處理器之核心的該實際溫度相依性。
  51. 如申請專利範圍第48項之方法，進一步包含操作該環形振盪器於與該處理器之核心的電源供應器相同之該電源供應器上。
  52. 如申請專利範圍第47項之方法，進一步包含由電力控制單元接收該輸出信號。
  53. 如申請專利範圍第47項之方法，進一步包含依據該處理器的操作溫度及該輸出信號，而決定用於該處理器的該時脈信號之頻率及用於該處理器的電源供應位準。
  54. 如申請專利範圍第47項之方法，進一步包含比較該第一及第二頻率之間的預定差異及該輸出信號。
  55. 如申請專利範圍第47項之方法，進一步包含：當該操作溫度係在反向溫度相依性(RTD)的區域之中時，則依據該輸出信號而增加該電源供應位準。
  56. 如申請專利範圍第48項之方法，其中該環形振盪器包含：第一電壓臨限值之一或多個延遲元件；以及第二電壓臨限值之一或多個延遲元件，其中該第二電壓臨限值高於該第一電壓臨限值。
  57. 如申請專利範圍第56項之方法，其中該環形振盪器包含： 第三電壓臨限值之一或多個延遲元件，其中該第三電壓臨限值高於該第二電壓臨限值。
  58. 如申請專利範圍第57項之方法，其中該第一、第二、及第三電壓臨限值之一或多個延遲元件包含反相器。
  59. 如申請專利範圍第48項之方法，其中該處理器包含複數個硬體處理核心，且其中該環形振盪器係複數個環形振盪器，其各自對應來自該複數個硬體處理核心的一處理核心。
  60. 如申請專利範圍第59項之方法，進一步包含：設定一或多個熔絲以調整用於該複數個環形振盪器之各環形振盪器的延遲。
  61. 如申請專利範圍第48項之方法，其中該環形振盪器包含以下的其中一者或多者：反相器，具有不同臨限值之電壓的n型電晶體及不同臨限值之電壓的p型電晶體，兩個輸入NAND閘，三個輸入NAND閘，兩個輸入NOR閘，或三個輸入NOR閘。
  62. 一種系統，包含：無線連通；以及處理器，具有感測器，該處理器係通訊地耦接至該無線連通，該感測器係如申請專利範圍第1至16項中任一 項之感測器。
  63. 一種感測器，包含：第一順序邏輯單元，用以接收來自組合的邏輯單元之資料信號，該第一順序邏輯單元係用以產生第一輸出信號；第二順序邏輯單元，係可操作以接收來自該組合的邏輯單元之延遲的資料信號，該第二順序邏輯單元係用以產生第二輸出信號；以及比較器，用以比較該第一及第二輸出信號且產生第三輸出信號，其中該第三輸出信號指示處理器中之資料路徑的時序行為，用以調整該處理器的電源供應或時脈信號頻率，其中該第三輸出信號係由電力控制單元所接收，以回應於該第三輸出信號而調整該處理器之該電源供應或該時脈信號頻率，且其中該電力控制單元至少執行以下的其中一者：當該操作溫度係在反向溫度相依性(RTD)的區域之中時，則降低該時脈信號的該頻率；當該操作溫度係在RTD的區域之中時，則增加該電源供應位準；或當該操作溫度係在RTD的區域之中時，則增加該電源供應位準且降低該時脈信號的頻率。
  64. 如申請專利範圍第63項之感測器，其中該資料路徑係該處理器中之關鍵資料路徑。
  65. 如申請專利範圍第63項之感測器，其中該電力控制單元包含表，該表具有該第一及第二輸出信號之間的預定差異，且其中該電力控制單元係用以比較該等預定差異及該第三輸出信號。
  66. 如申請專利範圍第63項之感測器，其中該電力控制單元依據該處理器的操作溫度及該第三輸出信號，而決定用於該處理器的該時脈信號之頻率及用於該處理器的電壓供應位準。
  67. 如申請專利範圍第63項之感測器，其中該第一及第二順序邏輯單元接收相同的時脈信號。
  68. 如申請專利範圍第63項之感測器，其中該延遲的資料信號係由一或多個緩衝器所產生。
  69. 如申請專利範圍第63項之感測器，其中該延遲的資料信號具有可編程的延遲。
  70. 如申請專利範圍第63項之感測器，其中該第三輸出信號係與來自其他比較器之其他的輸出信號邏輯或(OR)，其中該等其他的輸出信號係來自該處理器中之其他的資料路徑。
  71. 如申請專利範圍第70項之感測器，其中該來自邏輯或(OR)之輸出係由該電力控制單元所接收。
  72. 如申請專利範圍第69項之感測器，其中該邏輯或(OR)係藉由NOR閘所執行。
  73. 如申請專利範圍第63項之感測器，其中該處理器具有複數個硬體處理核心，其中該第三輸出信號係與來 自其他比較器之其他的輸出信號邏輯或(OR)。
  74. 如申請專利範圍第73項之感測器，其中該等其他的輸出信號係來自該處理器的其他硬體處理核心中之其他資料路徑。
  75. 如申請專利範圍第73項之感測器，其中來自來邏輯或(OR)之輸出係由該電力控制單元所接收，其依據該輸出信號而決定用於該複數個硬體處理核心之各者的時脈頻率及電源供應位準。
  76. 如申請專利範圍第63項之感測器，其中該比較器係XOR邏輯閘。
  77. 一種方法，包含：由第一順序邏輯單元接收來自組合的邏輯單元之資料信號；藉由閂鎖該資料信號而產生第一輸出信號；由第二順序邏輯單元接收來自該組合的邏輯單元之延遲的資料信號；藉由閂鎖該延遲的資料信號而產生第二輸出信號；比較該第一及第二輸出信號；以及依據該比較而產生第三輸出信號，其中該第三輸出信號指示處理器中之資料路徑的時序行為，用以調整該處理器之電源供應或時脈信號頻率，其中，當該操作溫度係在反向溫度相依性(RTD)的區域之中時，則降低該時脈信號之該頻率。
  78. 如申請專利範圍第77項之方法，其中該第三輸 出信號係使用以依據該第三輸出信號而調整該處理器之該電源供應位準或該時脈信號頻率。
  79. 如申請專利範圍第77項之方法，其中該資料路徑係該處理器中之關鍵資料路徑。
  80. 如申請專利範圍第77項之方法，進一步包含：比較該第一及第二輸出信號之間的預定差異與該第三輸出信號。
  81. 如申請專利範圍第77項之方法，進一步包含：依據該處理器的操作溫度及該第三輸出信號而決定用於該處理器的該時脈信號之該頻率，及用於該處理器的該電源供應位準。
  82. 如申請專利範圍第77項之方法，進一步包含：當該操作溫度係在反向溫度相依性(RTD)的區域之中時，則增加該電源供應位準。
  83. 如申請專利範圍第77項之方法，進一步包含：當該操作溫度係在反向溫度相依性(RTD)的區域之中時，則增加該電源供應位準且降低該時脈信號之該頻率。
  84. 如申請專利範圍第77項之方法，進一步包含：由該第一及第二順序邏輯單元接收相同的時脈信號。
  85. 如申請專利範圍第77項之方法，進一步包含：藉由一或多個緩衝器而產生該延遲的資料信號，其中該延遲的資料信號具有可編程的延遲。
  86. 如申請專利範圍第77項之方法，進一步包含：邏輯或(OR)該第三輸出信號與來自該處理器中的其他 資料路徑之其他的輸出信號。
  87. 如申請專利範圍第86項之方法，進一步包含：由電力控制單元接收來自該邏輯或(OR)之運算的輸出。
  88. 如申請專利範圍第86項之方法，其中該邏輯或(OR)係藉由NOR閘所執行。
  89. 如申請專利範圍第77項之方法，其中該處理器具有複數個硬體處理核心，其中該第三輸出信號係與來自該處理器的其他硬體處理核心中之其他資料路徑的其他輸出信號邏輯或(OR)。
  90. 如申請專利範圍第86項之方法，其中來自邏輯或(OR)之輸出係由電力控制單元所接收，其依據該輸出信號而決定用於該複數個硬體處理核心之各者時脈頻率及電源供應位準。
  91. 一種系統，包含：無線連通；以及處理器，具有感測器，該處理器係通訊地耦接至該無線連通，該感測器係如申請專利範圍第63至76項中任一項之感測器。
  92. 一種裝置，包含：複數個第一感測器，用以決定處理器之複數個硬體處理器核心的對應操作溫度；複數個第二感測器，用以決定該複數個硬體處理器核心的對應行為；以及 控制單元，用以決定：藉由該複數個硬體處理器核心所使用之複數個時脈信號的各頻率，及用於該複數個硬體處理器核心的各電源供應位準，其中該控制單元依據所決定之該複數個硬體處理器核心的對應溫度及行為而決定各頻率及電源供應位準，其中當用於對應的硬體處理核心的該操作溫度係在反向溫度相依性(RTD)的區域之中時，則該控制單元降低用於各硬體處理核心之該時脈信號的該頻率。
  93. 如申請專利範圍第92項之裝置，其中當用於對應的硬體處理核心的該操作溫度係在反向溫度相依性(RTD)的區域之中時，則該控制單元增加用於各硬體處理核心的該電源供應位準。
  94. 如申請專利範圍第92項之裝置，其中該控制單元自：當用於對應的硬體處理核心的該操作溫度在反向溫度相依性(RTD)的區域之中時，該控制單元自用於各硬體處理核心的現有電源供應位準增加該電源供應位準；且當用於對應的硬體處理核心的該操作溫度係在反向溫度相依性(RTD)的區域之中時，該控制單元自用於各硬體處理核心之該時脈信號的現有頻率降低該時脈信號的該頻率。
  95. 如申請專利範圍第92項之裝置，其中該複數個第一感測器係複數個本地或遠端溫度感測器的其中一者。
  96. 如申請專利範圍第92項之裝置，其中該複數個第二感測器係以下的其中一者：複數個複製核心行為感測器，或複數個現場時序警告感測器。
  97. 如申請專利範圍第96項之裝置，其中來自該複數個第二感測器之該等複製核心行為感測器的各者包含：環形振盪器，用以產生具有第一頻率之第一信號，該環形振盪器係可操作以模擬該處理器之該等硬體處理器核心的其中一者之實際溫度相依性。
  98. 如申請專利範圍第97項之裝置，其中來自該複數個第二感測器之該等複製核心行為感測器的各者進一步包含：第一計數器，用以產生對應該第一頻率的第一計數；第二計數器，用以產生對應該處理器之該等硬體處理器核心的其中一者之該時脈信號的該頻率；以及比較器，係耦接至該第一及第二計數器，用以比較該第一及第二計數，且產生指示該處理器之該等硬體處理器核心的其中一者之該行為的輸出信號。
  99. 如申請專利範圍第97項之裝置，其中該環形振盪器包含以下的其中一者或多者：反相器，具有不同臨限值之電壓的n型電晶體及不同臨限值之電壓的p型電晶體，兩個輸入NAND閘，三個輸入NAND閘， 兩個輸入NOR閘，或三個輸入NOR閘。
  100. 如申請專利範圍第96項之裝置，其中該複數個第二感測器之該等現場時序警告感測器的各者包含：第一順序邏輯單元，用以接收來自組合的邏輯單元之資料信號，該第一順序邏輯單元係用以產生第一輸出信號；第二順序邏輯單元，係可操作以接收來自該組合的邏輯單元之延遲的資料信號，該第二順序邏輯單元係用以產生第二輸出信號；以及比較器，用以比較該第一及第二輸出信號且產生第三輸出信號。
  101. 如申請專利範圍第100項之裝置，其中該第三輸出信號指示該處理器之該等硬體處理器核心的其中一者中之資料路徑的時序行為。
  102. 如申請專利範圍第100項之裝置，其中該第三輸出信號係由該控制單元所接收，以依據該第三輸出信號而調整該處理器之該等硬體處理器核心的其中一者之該電源供應位準或該時脈信號頻率。
  103. 如申請專利範圍第102項之裝置，其中該控制單元包含表，該表具有該第一及第二輸出信號之間的預定差異。
  104. 如申請專利範圍第103項之裝置，其中該控制單元係用以比較該等預定差異及該第三輸出信號。
  105. 如申請專利範圍第92項之裝置，其中該處理器之該等硬體處理器核心的其中一者之該行為至少包含以下的其中一者：該等硬體處理器核心的其中一者之工作負載；以及用於該等硬體處理器核心的其中一者中之關鍵資料路徑的時序邊限。
  106. 如申請專利範圍第92項之裝置，其中該控制單元包含儲存媒體，該儲存媒體具有被儲存於其上的指令以操作該控制單元，且其中該等指令對操作系統係隱匿的。
  107. 如申請專利範圍第92項之裝置，進一步包含：鎖相廻圈(PLL)，用以產生用於該處理器之該等硬體處理器核心的各者之該時脈信號。
  108. 如申請專利範圍第92項之裝置，進一步包含：電壓調整器(VR)，用以產生用於該處理器之該等硬體處理器核心的各者之該電源供應位準。
  109. 如申請專利範圍第107項之裝置，其中該控制單元調整該PLL之倍增器以調整該時脈信號的該頻率。
  110. 如申請專利範圍第107項之裝置，其中該PLL至少係以下的其中一者：自偏壓式PLL(SBPLL)；或全數式PLL(ADPLL)。
  111. 如申請專利範圍第108項之裝置，其中該VR係晶粒上VR。
  112. 如申請專利範圍第92項之裝置，其中該控制單 元係可操作以：監視該複數個第一及第二感測器；依據所監視之該複數個第一及第二感測器而獲知在各種電源供應位準處之該處理器的該等硬體處理器核心之各者的操作頻率限制，該監視係用以產生監視的資料；以及儲存該監視的資料於記憶體中。
  113. 一種系統，包含：無線連通；以及處理器，該處理器係通訊地耦接至該無線連通，該處理器係如申請專利範圍第92至112項中任一項之裝置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11550376B2 (en) 2017-07-27 2023-01-10 Oracle International Corporation Temperature based frequency throttling

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10013045B2 (en) * 2011-12-21 2018-07-03 Intel Corporation Apparatus, method, and system for adaptive compensation of reverse temperature dependence
US9766678B2 (en) * 2013-02-04 2017-09-19 Intel Corporation Multiple voltage identification (VID) power architecture, a digital synthesizable low dropout regulator, and apparatus for improving reliability of power gates
US9485168B2 (en) 2013-10-03 2016-11-01 International Business Machines Corporation Temperature sensitive routing of data in a computer system
TWI567523B (zh) * 2014-10-23 2017-01-21 臺灣塑膠工業股份有限公司 電源供應器
US9891700B2 (en) * 2015-10-02 2018-02-13 Infineon Technologies Austria Ag Power management for datacenter power architectures
US10659063B2 (en) * 2016-11-01 2020-05-19 Nvidia Corporation Adaptive voltage frequency scaling for optimal power efficiency
CN109240479A (zh) * 2018-09-20 2019-01-18 Oppo广东移动通信有限公司 导航方法、装置、存储介质及电子设备
US10754410B2 (en) * 2018-11-09 2020-08-25 Monolithic Power Systems, Inc. System and method for standby mode operation of power management system
JP7111970B2 (ja) * 2018-12-20 2022-08-03 富士通株式会社 制御回路、制御方法及び制御プログラム
US11429173B2 (en) * 2018-12-21 2022-08-30 Intel Corporation Apparatus and method for proactive power management to avoid unintentional processor shutdown
TWI684773B (zh) * 2018-12-28 2020-02-11 瑞昱半導體股份有限公司 電路運作速度偵測電路
CN109873636B (zh) * 2019-03-27 2023-05-05 维沃移动通信有限公司 频率调整方法和移动终端
TWI700591B (zh) * 2019-05-24 2020-08-01 技嘉科技股份有限公司 多重信號同步傳輸系統及多重信號同步傳輸方法
CN111984565B (zh) * 2019-05-24 2022-03-01 技嘉科技股份有限公司 多重信号同步传输系统及多重信号同步传输方法
US10984876B2 (en) * 2019-06-19 2021-04-20 SanDiskTechnologies LLC Temperature based programming in memory
TWI804338B (zh) * 2022-06-02 2023-06-01 國立中山大學 電壓及溫度變異偵測器
US12147326B2 (en) 2022-08-15 2024-11-19 Arm Limited Behavioral sensor for creating consumable events
US12430433B2 (en) 2022-10-25 2025-09-30 Arm Limited Dynamic windowing for processing event streams
DE102024108214B4 (de) * 2024-03-22 2025-10-09 Infineon Technologies Ag Systeme, Vorrichtungen und Verfahren für Fehlererkennung

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798667A (en) * 1994-05-16 1998-08-25 At&T Global Information Solutions Company Method and apparatus for regulation of power dissipation
US20020194402A1 (en) * 2001-06-15 2002-12-19 Shao-Tsu Kung Peripheral device of a portable computer with thermal control circuitry
US20040037346A1 (en) * 2002-08-23 2004-02-26 Stefan Rusu Apparatus for thermal management of multiple core microprocessors
US20060139099A1 (en) * 2004-12-28 2006-06-29 Sony Ericsson Mobile Communications Ab Intelligent rf power control for wireless modem devices
TW201013388A (en) * 2008-07-11 2010-04-01 Em Microelectronic Marin Sa Power supply unit having a voltage converter
US20100095260A1 (en) * 2008-10-14 2010-04-15 Alexander Tetelbaum Reducing Path Delay Sensitivity to Temperature Variation in Timing-Critical Paths

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5752011A (en) * 1994-06-20 1998-05-12 Thomas; C. Douglas Method and system for controlling a processor's clock frequency in accordance with the processor's temperature
US6928559B1 (en) * 1997-06-27 2005-08-09 Broadcom Corporation Battery powered device with dynamic power and performance management
US7091874B2 (en) * 2003-04-18 2006-08-15 Smithson Bradley D Temperature compensated warning light
US7369816B2 (en) * 2004-08-06 2008-05-06 Broadcom Corporation Highly accurate temperature sensor employing mixed-signal components
US8117478B2 (en) * 2006-12-29 2012-02-14 Intel Corporation Optimizing power usage by processor cores based on architectural events
US8051312B2 (en) * 2008-05-20 2011-11-01 Advanced Micro Devices, Inc. Apparatus and method for reducing power consumption by an integrated circuit
US7508250B1 (en) * 2008-07-28 2009-03-24 International Business Machines Corporation Testing for normal or reverse temperature related delay variations in integrated circuits

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798667A (en) * 1994-05-16 1998-08-25 At&T Global Information Solutions Company Method and apparatus for regulation of power dissipation
US20020194402A1 (en) * 2001-06-15 2002-12-19 Shao-Tsu Kung Peripheral device of a portable computer with thermal control circuitry
US20040037346A1 (en) * 2002-08-23 2004-02-26 Stefan Rusu Apparatus for thermal management of multiple core microprocessors
US20060139099A1 (en) * 2004-12-28 2006-06-29 Sony Ericsson Mobile Communications Ab Intelligent rf power control for wireless modem devices
TW201013388A (en) * 2008-07-11 2010-04-01 Em Microelectronic Marin Sa Power supply unit having a voltage converter
US20100095260A1 (en) * 2008-10-14 2010-04-15 Alexander Tetelbaum Reducing Path Delay Sensitivity to Temperature Variation in Timing-Critical Paths

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11550376B2 (en) 2017-07-27 2023-01-10 Oracle International Corporation Temperature based frequency throttling
TWI821190B (zh) * 2017-07-27 2023-11-11 美商甲骨文國際公司 基於溫度之頻率節流
TWI900913B (zh) * 2017-07-27 2025-10-11 美商甲骨文國際公司 用於管理一運算系統之溫度之裝置及方法，以及非暫時性電腦可存取儲存媒體

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Publication number Publication date
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US9342132B2 (en) 2016-05-17
EP2795889A1 (en) 2014-10-29
CN203759687U (zh) 2014-08-06

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