TWI482172B - 用以產生多相位時脈信號和對應的指示信號之電路及方法 - Google Patents

Description

用以產生多相位時脈信號和對應的指示信號之電路及方法

本發明係關於一種用以產生多相位時脈信號和對應的指示信號之電路及方法。

半導體記憶體元件廣泛使用於電子產品和電腦系統中以儲存和讀取資料。近年來，半導體記憶體元件已高度集成化，且為了改善系統效能而運作地越來越快速。為了加強記憶體元件的運作速度，雙倍資料速率同步動態隨機存取記憶體(Double Data Rate Synchronous Dynamic Random Access Memory：下文中直接稱為「DDR SDRAM」)已經發展以提供兩倍於傳統同步記憶體元件的運作速度。DDR SDRAM允許資料在系統時脈信號的昇緣和降緣處傳送，因此可提供兩倍於傳統同步記憶體元件的資料。

如同熟悉本項技藝之人士所了解，DDR SDRAM使用2位元預先擷取(2-bit prefetch)方式以在1個時脈週期中輸出2位元資料至一資料墊(pad)。為了預先擷取更多位元資料，DDR2 SDRAM和DDR3 SDRAM已陸續發展中。DDR2 SDRAM使用4位元預先擷取方式以在2個時脈週期中輸出4位元資料至一資料墊。DDR3 SDRAM使用8位元預先擷取方式以在4個時脈週期中輸出8位元資料至一資料墊。因此，藉由增加預先擷取的位元數，DDR2 SDRAM和DDR3 SDRAM可改善資料傳輸率。

在n位元預先擷取運作中，為了串列地傳送並行的資料至記憶體元件之輸出端，需要一多工器以執行運作。圖1顯示一用於4位元預先擷取運作的習知多工器10之方塊示意圖。參照圖1，該多工器10包含複數個鎖存器102、104、106及108和複數個開關112、114、116及118。

該些鎖存器102、104、106及108會響應於一控制信號CTL以同步地預先擷取4位元資料D0、D1、D2和D3至該些開關112、114、116及118，其中資料D0、D1、D2和D3係來自一記憶體晶胞陣列(未繪出)以經由一資料路徑傳送。其後，該些開關112、114、116及118個別響應於信號P1、P2、P3和P4以依序傳送儲存於該些鎖存器102、104、106及108的資料至節點N1，其中該些信號P1、P2、P3和P4係以一固定的時間間隔而依序產生。

圖2顯示圖1所示之習知電路運作時的時序圖。圖2所示的7個信號由上而下分別為XCLK(一外部系統時脈信號)、CTL、P1、P2、P3、P4和DOUT(在一輸出端DQ的輸出信號)。

該些信號P1、P2、P3和P4一般係由一內部的多相位時脈產生電路(未繪出)所產生。由於內部電路的寄生電容和電阻，該些信號P1、P2、P3和P4中的每一者之升緣和其對應的外部時脈信號XCLK之升緣會存在一延遲時間Td。Td在圖2中設定為0。為了能在該外部時脈信號XCLK的升緣和降緣同步讀取資料，需要時序提前於該外部時脈信號XCLK的對應之指示信號。因此，有必要提供一種方法及裝置以產生用於DDR SDRAM的多相位時脈信號和對應的指示信號。

本發明之目的係提供一種用以產生多相位時脈信號和對應的指示信號之電路。本發明所揭示的該電路之一實施例包含一多相位時脈產生電路、一延遲鎖相迴路、一時脈電路和一相位比較電路。該多相位時脈產生電路用以接收一外部時脈信號以產生複數個第一時脈信號，該些第一時脈信號的相位彼此不同。該延遲鎖相迴路用以接收該外部時脈信號以產生一第二時脈信號，該第二時脈信號的升緣領先該外部時脈信號的升緣。該時脈電路用以接收該第二時脈信號和一比較信號以產生複數個指示信號，該些指示信號中的每一者之升緣領先於該些第一時脈信號中所對應的一第一時脈信號之升緣。該相位比較電路用以接收該些第一時脈信號中的其中一者和該些指示信號中所對應的一指示信號，當所對應的該指示信號的一延遲相位落於該些第一時脈信號中的該其中一者之一相位內產生該比較信號。該外部時脈信號具有一第一頻率，該第二時脈信號同樣具有該第一頻率，而該些第一時脈信號中的每一者具有低於該第一頻率的一第二頻率。

本發明之另一目的係提供一種用以產生多相位時脈信號和對應的指示信號之方法。本發明所揭示的該方法之一實施例包含以下步驟：接收具有一第一頻率的一外部時脈信號；響應於該外部時脈信號以產生複數個第一時脈信號，該些第一時脈信號的相位彼此不同；響應於該外部時脈信號以產生一第二時脈信號，該第二時脈信號的升緣領先該外部時脈信號的升緣；響應於該第二時脈信號和一比 較信號以產生複數個指示信號，該些指示信號中的每一者之升緣領先於該些第一時脈信號中所對應的一第一時脈信號之升緣；選擇該些第一時脈信號中的一第一時脈信號和該第一時脈信號所對應的一指示信號；以及當該選擇到的該指示信號之一延遲相位落於該選擇到的該第一時脈信號之一相位內產生該比較信號。該第二時脈信號具有該第一頻率，而該些第一時脈信號中的每一者具有低於該第一頻率的一第二頻率。

圖3顯示結合本發明一實施例之可產生多相位時脈信號和對應的指示信號的一電路30之方塊示意圖。參照圖3，該電路30包含一多相位時脈產生電路32、一延遲鎖相迴路(Delay Locked Loop,DLL)34、一時脈電路36和一相位比較電路38。該多相位時脈產生電路32用以接收一外部時脈信號XCLK以產生複數個內部時脈信號CK0-CKN，每一內部時脈信號CK0-CKN的相位彼此不同。該延遲鎖相迴路34用以接收該外部時脈信號XCLK以產生一時脈信號ZK。該時脈信號ZK具有與該外部時脈信號XCLK相同的頻率。然而，該時脈信號ZK的升緣會設計為領先該外部時脈信號XCLK的升緣。

該時脈電路36用以接收該時脈信號ZK和一比較信號CP以產生複數個指示信號ZK0-ZKN。該些指示信號ZK0-ZKN中的每一者之升緣領先於該些內部時脈信號CK0-CKN中的所對應的一內部時脈信號之升緣。舉例而言，該時脈電路36所產生的指示信號ZK0係對應於該多相位時脈產生電路32所產生的時脈信號CK0，且該時脈電路36所產生的指示信號ZK1係對應於該多相位時脈產生電路32所產生的時脈信號CK1。因此，該指示信號ZK0的升緣會領先於該時脈信號CK0的升緣，且該指示信號ZK1的升緣會領先於該時脈信號CK1的升緣。

該相位比較電路38接收該些內部時脈信號CK0-CKN中的其中一者和該些指示信號ZK0-ZKN中所對應的一指示信號以根據比較結果產生該比較信號CP。在本實施例中，該相位比較電路38比較該時脈信號CK0和所對應的指示信號ZK0。如果該指示信號ZK0的一延遲相位落在該時脈信號CK0的一相位內，該比較信號CP會轉態為邏輯0信號，且該時脈電路36會據此產生其他的指示信號ZK1-ZKN。

圖4顯示結合本發明一實施例之該相位比較電路38的方塊示意圖。參照圖4，該相位比較電路38包含一延遲電路382和一相位偵測電路384。該延遲電路382用以延遲選擇到的指示信號一預定時間T1以產生一延遲指示信號ZKD。該相位偵測電路384偵測該延遲電路382所產生的該延遲指示信號ZKD之相位和對應於該選擇到的指示信號之時脈信號之相位以藉此控制該時脈電路36之運作。

圖5顯示結合本發明一實施例之該時脈電路36的方塊示意圖。為了簡潔起見，圖5以四級串列方式連接的計數電路為例說明。然而，本發明不應以此為限。參照圖5，該時脈電路36包含複數個開關362a、362b、362c及362d和一計數電路364。該些開關362a、362b、362c及362d中的每一者響應於該比較信號CP和該時脈信號ZK以傳送該時脈信號ZK的一部分。該計數電路364用以接收該時脈信號ZK和該比較信號CP以產生複數個切換信號M0-MN，該些切換信號M0-MN中的每一者在該比較信號CP轉態為邏輯0信號後會相對於該時脈信號ZK以在耦接的該些開關362a、362b、362c及362d中依序地每次導通其中一開關。

圖6顯示圖3所示之電路30運作時的時序圖。在圖6所示的實施例中，該多相位時脈產生電路32接收該外部時脈信號XCLK以產生4個內部時脈信號CK0、CK1、CK2和CK3。以下說明請參照圖3至圖6。

該多相位時脈產生電路32對該外部時脈信號XCLK的頻率進行除頻以產生該些內部時脈信號CK0、CK1、CK2和CK3。該些時脈信號CK0、CK1、CK2和CK3中的每一者具有1/4倍於外部時脈信號XCLK的頻率之頻率。參照圖6，該些時脈信號CK0、CK1、CK2和CK3的相位彼此不同。此外，由於內部電路的寄生電容和電阻，該些時脈信號CK0、CK1、CK2和CK3中的每一者之升緣和其對應的外部時脈信號XCLK之升緣會存在一延遲時間Ta。

該延遲鎖相迴路34接收該外部時脈信號XCLK以產生該時脈信號ZK。該時脈信號ZK具有與該外部時脈信號XCLK相同的頻率之頻率。然而，該時脈信號ZK的升緣會領先該外部時脈信號XCLK的升緣，如圖6所示。

在本實施例中，該相位比較電路38比較該時脈信號CK0的相位和其所對應的指示信號ZK0之相位。因為該指示信號ZK0的升緣會領先該時脈信號CK0的升緣，該延遲電路382會設計以延遲該指示信號ZK0一預定時間以產生該延遲指示信號ZKD。其後，該相位偵測電路384偵測該延遲指示信號ZKD的相位Tb是否落於該時脈信號CK0的相位Tc內，並根據偵測結果產生該比較信號CP。

參照圖6，在時間T1之前，由於該延遲指示信號ZKD的相位Tb未落於該時脈信號CK0的相位Tc內，該比較信號CP會是邏輯1信號。在時間T1之後，由於該延遲指示信號ZKD的相位Tb落於該時脈信號CK0的相位Tc內，該比較信號CP轉態為邏輯0信號。該相位偵測電路384會繼續偵測該延遲指示信號ZKD的相位Tb是否落於該時脈信號CK0的相位Tc內，並根據偵測結果更新該比較信號CP。

該時脈電路36接收該時脈信號ZK和該比較信號CP以產生多個指示信號ZK0、ZK1、ZK2和ZK3。該時脈電路36中的該些開關362a、362b、362c及362d和該計數電路364之詳細運作說明如下。同時參照圖5和圖6，該些開關362a、362b、362c及362d中的每一者會對應地耦接至該計數電路364中的一組正反器366a、366b、366c和366d中的其中一者。該些正反器366a、366b、366c和366d的輸出端和輸入端會以串列方式連接，且最後的正反器366d之輸出端會連接至最先的正反器366a的輸入端。此外，該些正反器366a、366b、366c和366d的輸出端之每一者會耦接至一對應的開關。舉例而言，該正反器366a的輸出端耦接至該開關362a，而該正反器366b的輸出端耦接至該開關362b，以此類推。

在本實施例中，該相位比較電路38比較該時脈信號CK0的相位Tc和其對應的指示信號ZK0的相位Tb。因此，該些正反器366b、366c和366d中的每一者之輸出端會在運作前先初始設定為邏輯0位準，而該正反器366a之輸出端會在運作前先初始設定為邏輯1位準。據此，在該電路30開始運作時該開關362a會導通，而該些開關362b、362c及362d會截止，所以該開關362a會傳送該時脈信號ZK至其輸出端。當該比較信號CP轉態為邏輯0信號時，從一或閘368的時脈信號ZKS會轉態為邏輯0信號。由於該些正反器366a、366b、366c和366d是由該時脈信號ZKS所時控，該正反器366a會在該時脈信號ZKS的升緣62提供邏輯1的輸出信號至該正反器366b。同時，該開關362b會導通，而該些開關362a、362c及362d會截止，所以該開關362b會傳送該時脈信號ZK至其輸出端以形成該指示信號ZK1。

其後，該正反器366b會在該時脈信號ZKS的升緣64提供邏輯1的輸出信號至該正反器366c，使得該開關362c導通而傳送該時脈信號ZK至其輸出端以形成該指示信號ZK2。依此運作方式，該些開關362a、362b、362c及362d中每次只有一者會導通以傳送該時脈信號ZK至其輸出端。因此，該些開關362a、362b、362c及362d會依序地導通以傳送該時脈信號ZK的一部分至其輸出端，藉以形成該些指示信號ZK0、ZK1、ZK2和ZK3。

在本發明的其他實施例中，該相位比較電路38比較該時脈信號CK1的相位Td和其所對應的指示信號ZK1之相位Te。因此，該些正反器366a、366b和366d中的每一者之輸出端會在運作前先初始設定為邏輯0位準，而該正反器366b之輸出端會在運作前先初始設定為邏輯1位準。據此，在該電路30開始運作時該開關362b會導通，而該些開關362a、362c及362d會截止，所以該開關362b會傳送該時脈信號ZK至其輸出端以形成該指示信號ZK1。

參照圖7，在時間T2之前，由於該延遲指示信號ZKD的相位Te未落於該時脈信號CK1的相位Td內，該比較信號CP會是邏輯1信號。在時間T2之後，由於該延遲指示信號ZKD的相位Te落於該時脈信號CK1的相位Td內，該比較信號CP會轉態為邏輯0信號。當該比較信號CP轉態為邏輯0信號後，該些切換信號M0-M3中的每一者會相對於該時脈信號ZK以在耦接的該些開關362a、362b、362c及362d中依序地每次導通一開關。依此運作方式，該些開關362a、362b、362c及362d中每次只有一者會導通以傳送該時脈信號ZK至其輸出端。因此，該些開關362b、362c、362d及362a會依序地導通以傳送該時脈信號ZK的一部分至其輸出端，藉以形成對應的指示信號ZK1、ZK2、ZK3和ZK0。

因此，根據本發明所揭示之實施例，該電路30可產生多相位時脈信號和對應的指示信號，其中對應的指示信號之升緣會領先於相應的時脈信號之升緣。

本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為隨後之申請專利範圍所涵蓋。

10．．．多工器

102,104,106,108．．．鎖存器

112,114,116,118．．．開關

30．．．電路

32．．．多相位時脈產生電路

34．．．延遲鎖相迴路

36．．．時脈電路

362a,362b,362c,362d．．．開關

364．．．計數電路

366a,366b,366c,366d．．．正反器

38．．．相位比較電路

382．．．延遲電路

384．．．相位偵測電路

圖1顯示一用於4位元預先擷取運作的習知多工器之方塊示意圖；

圖2顯示圖1所示之習知電路運作時的時序圖；

圖3顯示結合本發明一實施例之可產生多相位時脈信號和對應的指示信號的一電路之方塊示意圖；

圖4顯示結合本發明一實施例之該相位比較電路的方塊示意圖；

圖5顯示結合本發明一實施例之該時脈電路的方塊示意圖；

圖6顯示圖3所示之電路運作時的時序圖；及

圖7顯示圖3所示之電路另一運作時的時序圖。

30．．．電路

32．．．多相位時脈產生電路

34．．．延遲鎖相迴路

36．．．時脈電路

38．．．相位比較電路

Claims (7)

1. 一種用以產生多相位時脈信號和對應的指示信號之電路，其包含：一多相位時脈產生電路，用以接收一外部時脈信號以產生複數個第一時脈信號，該些第一時脈信號的相位彼此不同；一延遲鎖相迴路，用以接收該外部時脈信號以產生一第二時脈信號，該第二時脈信號的升緣領先該外部時脈信號的升緣；一時脈電路，用以接收該第二時脈信號和一比較信號以產生複數個指示信號，該些指示信號中的每一者之升緣領先於該些第一時脈信號中所對應的一第一時脈信號之升緣；以及一相位比較電路，用以接收該些第一時脈信號中的其中一者和該些指示信號中所對應的一指示信號，當所對應的該指示信號的一延遲相位落於該些第一時脈信號中的該其中一者之一相位內產生該比較信號；其中，該外部時脈信號具有一第一頻率，該第二時脈信號同樣具有該第一頻率，而該些第一時脈信號中的每一者具有低於該第一頻率的一第二頻率。
2. 根據請求項1之電路，其中該相位比較電路包含：一延遲電路，用以延遲該些指示信號中所對應的該指示信號一預定時間以產生所對應的該指示信號的該延遲相位；以及一相位偵測電路，用以偵測所對應的該指示信號的該延遲相位和該些第一時脈信號中的該其中一者之該相位以產生該比較信號。
3. 根據請求項1之電路，其中該時脈電路包含複數個開關，該些開關中的每一者響應於該比較信號和該第二時脈信號以傳送該第二時脈信號的一部分而形成該些指示信號中的其中一指示信號。
4. 根據請求項3之電路，其中該時脈電路包含一計數電路，該計數電路用以接收該第二時脈信號和該比較信號以產生複數個切換信號，該些切換信號中的每一者在該比較信號產生後會相對於該第二時脈信號以在該些開關中依序地每次導通其中一開關。
5. 一種用以產生多相位時脈信號和對應的指示信號之方法，其包含以下步驟：接收具有一第一頻率的一外部時脈信號；響應於該外部時脈信號以產生複數個第一時脈信號，該些第一時脈信號的相位彼此不同；響應於該外部時脈信號以產生一第二時脈信號，該第二時脈信號的升緣領先該外部時脈信號的升緣；響應於該第二時脈信號和一比較信號以產生複數個指示信號，該些指示信號中的每一者之升緣領先於該些第一時脈信號中所對應的一第一時脈信號之升緣；選擇該些第一時脈信號中的一第一時脈信號和該第一時脈信號所對應的一指示信號；以及當該選擇到的該指示信號之一延遲相位落於該選擇到的該第一時脈信號之一相位內產生該比較信號；其中，該第二時脈信號具有該第一頻率，而該些第一時脈信號中的每一者具有低於該第一頻率的一第二頻率。
6. 根據請求項5之方法，其中該當該選擇到的該指示信號之該延遲相位落於該選擇到的該第一時脈信號之該相位內產生該比較信號之步驟包含：延遲該選擇到的該指示信號一預定時間以產生該選擇到的該指示信號的該延遲相位；以及偵測該選擇到的該指示信號之該延遲相位和該選擇到的該第一時脈信號之該相位以產生該比較信號。
7. 根據請求項5之方法，其中該響應於該第二時脈信號和一比較信號以產生複數個指示信號之步驟包含響應於該比較信號和該第二時脈信號以依序地傳送該第二時脈信號的一部分而形成該些指示信號中的其中一指示信號。