TWI482168B - 具有備援行之記憶體修復的方法及裝置 - Google Patents

Description

具有備援行之記憶體修復的方法及裝置

本發明係關於一種記憶裝置，特別是關於一種具有備援行來取代記憶裝置中瑕疵的記憶胞陣列及其控制電路。

在記憶陣列中的備援行可以用來改善一記憶積體電路的製造良率。此記憶陣列中的瑕疵，可以藉由，例如，利用合適的行位址程序，將此記憶陣列中具有瑕疵的典型行挑出，而利用一備援行來取代此具有瑕疵的行。

不幸的是，記憶陣列中的瑕疵並無法隔離在記憶陣列中的一相同行之內。此利用一備援行來取代此具有瑕疵的行之技術，無法使用在記憶陣列中的瑕疵是發生在不同行的情況下。

記憶陣列中的瑕疵發生在不同行的問題之一個解決方式為，包括更多的備援行。在如此的情況下，每一個發生在記憶陣列中不同行的瑕疵可以藉由利用一備援行來取代每一個具有瑕疵的行而被定址。但是，如此解決方案會因為需要增加許多備援行而耗費甚多。此外，在記憶陣列中的瑕疵行的數目超過備援行數目的情況下，此技術也無法使用。

製程瑕疵會造成記憶體的良率損失。雖然製造良率可以藉由備援行來取代損壞的行來改善，整體位元線、區域位元線及接觸窗的瑕疵，皆可以使用備援行來修復。因此，若是不使用整條備援行來修復的話可以提升修復效率。

本發明之一目的為提供一種記憶裝置，包含一記憶胞陣列及控制電路。

此記憶胞陣列安排成複數列、複數個主要行及第一備援行。該複數列中的特定列是由列位址辨別。該複數個主要行中的特定主要行是由行位址辨別。該第一備援行修復該陣列中的第一複數個瑕疵，該第一複數個瑕疵包括一第一瑕疵及一第二瑕疵於該複數個主要行中的不同主要行。

該控制電路利用該第一備援行修復該陣列中的該第一複數個瑕疵。

在一實施例中，該複數列分割成複數個列區塊，且該第一瑕疵及一第二瑕疵於該複數個列區塊中的不同列區塊。

在一實施例中，該複數列分割成複數個列區塊，且該第一瑕疵及該第二瑕疵於該複數個列區塊中的不同列區塊，且該複數個列區塊的一數目與分割該複數列的抹除區段的一數目對應。

在一實施例中，該複數列分割成複數個列區塊，且該第一瑕疵及該第二瑕疵於該複數個列區塊中的不同列區塊，且該複數個列區塊中的特定列區塊由列區塊位址辨別。在一實施例中，該記憶裝置更包含一記憶體儲存關於該陣列中的該第一複數個瑕疵之資訊，該記憶體由該第一複數個瑕疵之該行位址及該列區塊位址進行存取。一實施例更包含此記憶體、複數個主要感測放大器及第一備援感測放大器。該複數個主要感測放大器與該複數個主要行耦接，而該第一備援感測放大器與該第一備援行耦接。該記憶體指示是否選擇該複數個主要感測放大器或是該第一備援感測放大器做為該陣列的輸出。

在一實施例中，該第一複數個瑕疵包括一第三瑕疵於與至少該第一瑕疵及該第二瑕疵之一相同的主要行中。因此，雖然此技術使用陣列中的一備援行來修復該記憶胞陣列中不同主要行的複數個瑕疵，這些所有的複數個瑕疵並不需要是位於不同的主要行中。

在一實施例中，該第一複數個瑕疵包括一第三瑕疵於與該第一瑕疵及該第二瑕疵不同的主要行中。

在一實施例中，該複數行分割成複數個行區塊，其由行區塊位址辨別。該記憶裝置更包含一記憶體儲存關於該陣列中的該第一複數個瑕疵之資訊，該記憶體由該第一複數個瑕疵之該行區塊位址及該列區塊位址進行存取。

在一實施例中更包含一第二備援行修復該陣列中的第二複數個瑕疵，該第二複數個瑕疵包括一第三瑕疵及一第四瑕疵於該複數個主要行的不同主要行中。

本發明之再一目的為提供一種修復記憶裝置的方法。

此方法利用一第一備援行修復一陣列記憶胞中的第一複數個瑕疵，該第一複數個瑕疵包括一第一瑕疵及一第二瑕疵於該陣列中複數個主要行的不同主要行，其中該陣列安排成複數列由列進行存取及該複數個主要行由行位址進行存取。

在一實施例中，該第一瑕疵及該第二瑕疵於分割該複數列為複數個列區塊之不同的列區塊中。在一實施例中，該複數個列區塊的一數目與分割該複數列的抹除區段的一數目對應。在一實施例中，該複數個列區塊中的特定列區塊由列區塊位址辨別。一實施例更包含藉由該第一複數個瑕疵之該行位址及該列區塊位址存取一記憶體，該記憶體儲存關於該陣列中的該第一複數個瑕疵之資訊。在一實施例中，該記憶體指示是否選擇與該複數個主要行耦接的複數個主要感測放大器或是與該第一備援行耦接的第一備援感測放大器做為該陣列的輸出。

在一實施例中，該第一複數個瑕疵包括一第三瑕疵於與至少該第一瑕疵及該第二瑕疵之一相同的主要行中。因此，雖然此技術使用陣列中的一備援行來修復該記憶胞陣列中不同主要行的複數個瑕疵，這些所有的複數個瑕疵並不需要是位於不同的主要行中。

在一實施例中，該第一複數個瑕疵包括一第三瑕疵於與該第一瑕疵及該第二瑕疵不同的主要行中。

一實施例更包含藉由該第一複數個瑕疵之行區塊位址及該列區塊位址存取一記憶體，該記憶體儲存關於該陣列中的該第一複數個瑕疵之資訊。該複數個主要行分割成複數個具有行區塊位址的行區塊。

一實施例更包含利用一第二備援行修復一陣列記憶胞中的第二複數個瑕疵，該第二複數個瑕疵包括一第三瑕疵及一第四瑕疵於該陣列中複數個主要行的不同主要行。

第1圖顯示一具有一個或多個備援行之記憶體陣列之簡要示意圖，其可以修復記憶體陣列中不同列區塊之記憶體瑕疵。

此憶體陣列包括主要行211、212、213、214、215、216、217和218，其每一個延伸通過所有的行區塊。圖中顯示每一半行區塊兩側的這些主要行，其省略填充每一半行區塊中間區域的主要行。此憶體陣列也包括備援行111、112、113和114，其每一個延伸通過所有的行區塊。這些備援行用來修復主要行中的錯誤。

此技術之實施例中提供一個行修復方法及具有高度修復率之演算法。每一個備援行被分割為N區(N=2，3...至Y方向上最大的區段數目)。修復資訊儲存於一非揮發記憶體中，且於開啟電源後會提取至例如是暫存器(或熔絲)的一記憶體中。假設，此修復率與相對於取代整個整體位元線GBL的較無效率修復率比較，可以增加最高達N倍的參數。

在第1圖中，每一個行區塊具有其各自的備援行111/112/113/114。每一個備援行在Y方向上被分割為N區。如圖所示，N=4，但是N現實上是由Y方向上最大的區段數目所限制。相同的備援行可以修復最高達N個主要行的瑕疵，只要這些瑕疵是在記憶陣列中不同的列區塊。

第1圖顯示主要行的一部份列區塊具有瑕疵311、312、313、314、315、316、317和318，顯示可取代的單元是由一部份列區塊為之。

在不同主要行及不同列區塊中的瑕疵可以由相同備援行或是不同備援行來修復。在不同主要行及相同列區塊中的瑕疵可以由不同備援行來修復。

第2圖顯示一具有如第1圖所示之記憶陣列的記憶電路100的一簡化整體架構示意圖，此記憶陣列具有可以修復記憶體陣列中不同列區塊之記憶體瑕疵的備援行。

每一個行區塊-BLK0、BLK1、BLK2、BLK3-具有兩個或以上的備援行。其他的實施例中具有不同數目的行區塊。不同的實施例中在每一區塊具有不同數目的行。其他的實施例中在每一行區塊具有不同數目的備援行。每一個備援行被分割為N區(例如如圖中所示，N=4)，但是N現實上是由Y方向上最大的區段數目所限制。一備援行中的每一個部分-其中一備援行中藉由列區塊分割成許多部分-可以在各自對應的列區塊中修復其瑕疵。

SASYS 140是一感測放大器系統其具有128個感測放大器，在此實施例中具有合適數目的記憶陣列行。可以理解的是對一不同大小的記憶陣列可以具有不同數目的感測放大器。

RSA 190是一備援感測放大器系統，包括於此感測放大器系統SASYS 140中，其具有2個感測放大器，以供每一行區塊中提供兩個備援行之用。可以理解的是對一具有不同數目之備援感測放大器可以具有不同數目的備援行。

IOSYS 150是具有一根據自YREDFUSESYS 180所得到的修復資訊以選取將SASYS 140中的正常感測放大器與此主要記憶體行耦接或是將RSA 190中的備援感測放大器與備援記憶體行耦接的多工器。此修復資訊包括此記憶陣列110中損壞記憶胞的位置及一致能位元。

在一實施例中，修復資訊包括9個位元，如ENABLE、A3、A2、A2、A1、IOBIT[3:0]。

於修復分析時，x預解碼器XPRED 120產生ROWXS[1:0]以選取陣列110中對應的列區塊。此外，信號ROWXS[1:0]自XPRED 120送至YREDFUSESYS 180以執行備援資料分析。備援資料儲存於備援行中，作為記憶陣列中損壞記憶胞的備援記憶胞。當一失效情況發生時，此對應位址被栓鎖或是儲存於YREDFUSESYS 180中。

於一讀取操作時，此損壞行及備援行被平行感測。損壞行的感測結果被栓鎖於對應的感測放大器中，且備援行的感測結果被栓鎖於一備援感測放大器中。當此位址與具有修復資訊之YREDFUSESYS匹配時，此YREDFUSESYS產生即將被傳送至IOSYS 150的YREDEN[1:0]、IOD1ST[6:0]及IOD2ND[6:0]。之後此感測資料自此感測放大器中送出且此主要感測放大器被抑制使用。

每一個區塊具有自己的備援行，有著在快閃記憶體抹除操作時可以同時對正常區段和備援行執行之優點。

主要感測放大器以外的備援感測放大器之優點為更快速的讀取，因為主要陣列與備援行是平行地感測。舉例而言，當使用一具有頁面讀取之範例平行反或閘快閃時，其頁面存取時間大約為25奈秒。如此，其優點是提供對備援行的預感測。

DOBUFSYS 160是介於IOSYS 150與OOUTPAD 170之間的資料輸出緩衝器。

第3圖顯示一具有如第2圖所示之儲存記憶陣列中瑕疵資料的記憶體的一方塊示意圖，此記憶陣列分割成與此記憶體陣列之列區塊對應的許多列區塊。

記憶體YREDFUSEROW 181中的陣列記憶胞具有四個區塊，且每一區塊具有兩組行備援。在其他的實施例中區塊的數目及備援行的數目也可以是其他大小。

此記憶體YREDFUSEROW被分割成四列-181a、181b、181c和181d-由ROWXS[1:0]解碼。在具有其他大小的其他實施例中，則由合適數目的信號解碼。

由BKX[1:0]、IOBIT0[5:0]、IOBIT1[5:0]、A0及A3解碼的區塊是備援行的資訊。(A0，A3)是輸入位址。A0、A1、A2、A3決定備援行的單元中哪一條GBL是整體位元線。於修復分析時，指示一失效位置(失效GBL)的A0、A1、A2、A3的資訊儲存於YREDFUSESYS中。

A1與IOBIT#[4]連接而A2與IOBIT#[5]連接，其中#可為1或2。

IOBIT#[5]是為修復分析決定記憶體(例如暫存器或熔絲)指示失效位置的栓鎖資料。

此範例中具有16個輸出，使用IOBIT[3:0]以解碼輸出。於修復分析當一失效被指示時，A0、A3、IOBIT[5:0]的資訊儲存於YREDFUSESYS中。

第4圖顯示一記憶體的一部分方塊示意圖，其儲存記憶陣列中對應一列區塊之瑕疵資料，例如第3圖所示的記憶體的許多部份中。

當此位址及輸入輸出IO與此修復資料匹配時，YREDFUSEBLK 182產生YREDEN[1:0]、IOD1ST[6:0]及IOD2ND[6:0]而送至IOSYS以利用自一備援行的感測資料取代一主要行的瑕疵部分。IOD1ST[6:0]是記憶體中的栓鎖資料，A0、A2、A1、IOBIT[3:0]儲存第一備援行的資料。而IOD2ND[6:0]是第二備援行的對應資料。IOD1ST[6:0]及IOD2ND[6:0]是當一使用者讀取到一失效位置時的匹配結果，且用來指示於IOSYS中使用一特定RSA來取代一特定的感測放大器SA。

IOBIT0[5:0]包括第一修復行的失效位置。IOBIT0[3:0]指示16個I/O範例中的失效I/O。IOBIT0[5:4]指示A2及A1的失效位址。IOBIT1[5:0]包括第二修復行對應的失效位置。位址A[3:0]解碼出備援行單元的整體位元線GBL。

每一個區塊中有著兩個備援行。這些備援行具有兩個感測放大器。當輸入位址A3與儲存於YREDFUSESYS中的失效位置匹配時，YREDEN[1:0]會變成高準位。YREDEN[1:0]及IOD1ST[6:0]/IOD2ND[6:0]決定於IOSYS中使用一RSA的感測資料來取代感測放大器SA的損壞感測資料。

在不同的實施例中，此陣列的列區塊具有其他數目。其最大值可以是Y方向上的區段數目。在不同的實施例中，每一個區塊中的備援行可以為其他數目。

在不同的實施例中，FUSESYS可以是藉由但不侷限於使用e熔絲或是暫存器或是其他非揮發記憶體來實施。

第5圖顯示一記憶電路的另一簡化整體架構方塊示意圖。

第5圖顯示一積體電路積體電路550包括記憶陣列500。一字元線及區塊選擇解碼器501與沿著記憶陣列500列方向安排之複數條字元線502耦接且電性溝通。位元線解碼器及驅動器503與沿著記憶陣列500行方向安排之複數條位元線504電性溝通以對自記憶陣列500的記憶胞讀取資料，或寫入資料於其中。位址係由匯流排505提供給字元線解碼及驅動器501與位元線解碼器503。方塊506中的感測放大器與資料輸入結構，包括讀取、程式化及抹除模式之電流源經由匯流排507與位元線解碼器503耦接。資料由積體電路550上的輸入/輸出埠提供給資料輸入線511，或者由積體電路550其他內部/外部的資料源，輸入至方塊506中的資料輸入結構。資料由方塊506中的感測放大器，經由資料輸出線515，提供至積體電路550，或提供至積體電路550內部/外部的其他資料終端。電路509中的一偏壓調整狀態機構用來控制偏壓調整供應電壓508。此狀態機構修復具有備援行的陣列中之多重瑕疵，其中瑕疵包括至少一第一瑕疵及一第二瑕疵於此陣列中的不同主要行。然而，所有由相同備援行修復的多重瑕疵並不需要在不同的主要行。備援行邏輯和記憶體540儲存此陣列502中瑕疵的修復資料，且包括選取方塊506中的一主要感測放大器或是備援感測放大器之控制邏輯。

本發明之較佳實施例與範例詳細揭露如上，惟應瞭解為上述範例僅作為範例，非用以限制專利之範圍。就熟知技藝之人而言，自可輕易依據下列申請專利範圍對相關技術進行修改與組合。

100．．．記憶電路

110．．．記憶陣列

120．．．X預解碼器

111~114．．．備援行

130．．．Y方向解碼器

140．．．系統感測放大器

150．．．系統輸入輸出埠

160．．．資料輸出緩衝器

170．．．輸出墊

180．．．Y備援系統熔絲

550．．．積體電路

510．．．具有備援行之記憶陣列

501．．．列解碼器

502．．．字元線

503．．．行解碼器

504．．．位元線

505、507．．．匯流排

506．．．感測放大器/資料輸入結構

540．．．備援行邏輯和記憶體

508．．．具有讀取、程式化及抹除模式之偏壓調整狀態機構

509．．．偏壓調整供應電壓

511．．．資料輸入線

515．．．資料輸出線

第1圖顯示一具有一個或多個備援行之記憶體陣列之簡要示意圖，其可以修復記憶體陣列中不同列區塊之記憶體瑕疵。

第2圖顯示一具有如第1圖所示之記憶陣列的記憶電路的一簡化整體架構示意圖，此記憶陣列具有可以修復記憶體陣列中不同列區塊之記憶體瑕疵的備援行。

第3圖顯示一具有如第2圖所示之儲存記憶陣列中瑕疵資料的記憶體的一方塊示意圖，此記憶陣列分割成與此記憶體陣列之列區塊對應的許多列區塊。

第4圖顯示一記憶體的一部分方塊示意圖，其儲存記憶陣列中對應一列區塊之瑕疵資料，例如第3圖所示的記憶體的許多部份中。

第5圖顯示一記憶電路的另一簡化整體架構方塊示意圖。

100．．．記憶電路

110．．．記憶陣列

120．．．X預解碼器

130．．．Y方向解碼器

140．．．系統感測放大器

150．．．系統輸入輸出埠

160．．．資料輸出緩衝器

170．．．輸出墊

180．．．Y備援系統熔絲

Claims (20)

1. 一種記憶裝置，包含：一記憶胞陣列安排成：複數列，其中該複數列中的特定列是由列位址辨別；以及複數個主要行，其中該複數個主要行中的特定主要行是由行位址辨別；一第一備援行，其修復該陣列中的第一複數個瑕疵，該第一複數個瑕疵包括一第一瑕疵及一第二瑕疵於該複數個主要行中的不同主要行；以及控制電路，其利用該第一備援行修復該陣列中的該第一複數個瑕疵；其中，該複數列係分為複數個列區塊，該複數個列區塊的一數目與分割該複數列的抹除區段的一數目對應，如果(i)在複數個瑕疵中的瑕疵係位於超過該複數個主要行中的一個主要行；及(ii)在複數個瑕疵中的瑕疵係位於該複數個列區塊中的同一個列區塊時，在複數個瑕疵中的至少一個瑕疵係無法被該控制電路及僅僅該第一備援行所修復。
2. 如申請專利範圍第1項之記憶裝置，其中該第一瑕疵及該第二瑕疵於該複數個列區塊中的不同列區塊。
3. 如申請專利範圍第1項之記憶裝置，其中該第一瑕疵及該第二瑕疵於該複數個列區塊中的不同列區塊。
4. 如申請專利範圍第1項之記憶裝置，其中該第一瑕疵及該第二瑕疵於該複數個列區塊中的不同列區塊，且該複數個列區塊中的特定列區塊由列區塊位址辨別。
5. 如申請專利範圍第1項之記憶裝置，其中該第一複數個瑕疵包括一第三瑕疵於與至少該第一瑕疵及該第二瑕疵之一相同的主要行中。
6. 如申請專利範圍第1項之記憶裝置，其中該第一複數個瑕疵包括一第三瑕疵於與該第一瑕疵及該第二瑕疵不同的主要行中。
7. 如申請專利範圍第4項之記憶裝置，其中該第一瑕疵及該第二瑕疵於該複數個列區塊中的不同列區塊，且該複數個列區塊中的特定列區塊由列區塊位址辨別，以及該記憶裝置更包含：一記憶體儲存關於該陣列中的該第一複數個瑕疵之資訊，該記憶體由該第一複數個瑕疵之該行位址及該列區塊位址進行存取。
8. 如申請專利範圍第4項之記憶裝置，其中該複數個列區塊中的特定列區塊由列區塊位址辨別，該複數行分割成複數個行區塊具有行區塊位址，且該記憶裝置更包含：一記憶體儲存關於該陣列中的該第一複數個瑕疵之資訊，該記憶體由該第一複數個瑕疵之該行位址及該列區塊位址進行存取。
9. 如申請專利範圍第1項之記憶裝置，其中該第一瑕疵及該第二瑕疵於該複數個列區塊中的不同列區塊，且該複數個列區塊中的特定列區塊由列區塊位址辨別，以及該記憶裝置更包含：複數個主要感測放大器與該複數個主要行耦接；一第一備援感測放大器與該第一備援行耦接；以及 一記憶體儲存關於該陣列中的該第一複數個瑕疵之資訊，該記憶體由該第一複數個瑕疵之該行位址及該列區塊位址進行存取，且該記憶體指示是否選擇該複數個主要感測放大器或是該第一備援感測放大器做為該陣列的輸出。
10. 如申請專利範圍第1項之記憶裝置，更包含：一第二備援行修復該陣列中的第二複數個瑕疵，該第二複數個瑕疵包括一第三瑕疵及一第四瑕疵彼此於該複數個主要行的不同主要行中。
11. 一種修復記憶裝置的方法，包含：利用一第一備援行修復一陣列記憶胞中的第一複數個瑕疵，該第一複數個瑕疵包括一第一瑕疵及一第二瑕疵於該陣列中複數個主要行的不同主要行，其中該陣列安排成複數列由列進行存取及該複數個主要行由行位址進行存取，其中，該複數列係分為複數個列區塊，該複數個列區塊的一數目與分割該複數列的抹除區段的一數目對應，如果(i)在複數個瑕疵中的瑕疵係位於超過該複數個主要行中的一個主要行；及(ii)在複數個瑕疵中的瑕疵係位於該複數個列區塊中的同一個列區塊時，在複數個瑕疵中的至少一個瑕疵係無法被該控制電路及僅僅該第一備援行所修復。
12. 如申請專利範圍第11項之方法，其中該第一瑕疵及該第二瑕疵於分割該複數列為複數個列區塊之不同的列區塊中。
13. 如申請專利範圍第11項之方法，其中該第一瑕疵及該第二瑕疵於分割該複數列為複數個列區塊之不同的列區塊中。
14. 如申請專利範圍第11項之方法，其中該第一瑕疵及該第二瑕疵於分割該複數列為複數個列區塊之不同的列區塊中，且該複數個列區塊中的特定列區塊由列區塊位址辨別。
15. 如申請專利範圍第11項之方法，其中該第一複數個瑕疵包括一第三瑕疵於與至少該第一瑕疵及該第二瑕疵之一相同的主要行中。
16. 如申請專利範圍第11項之方法，其中該第一複數個瑕疵包括一第三瑕疵於與該第一瑕疵及該第二瑕疵不同的主要行中。
17. 如申請專利範圍第11項之方法，其中該第一瑕疵及該第二瑕疵於該複數個列區塊中的不同列區塊，且該複數個列區塊中的特定列區塊由列區塊位址辨別，且更包含：藉由該第一複數個瑕疵之該行位址及該列區塊位址存取一記憶體，該記憶體儲存關於該陣列中的該第一複數個瑕疵之資訊。
18. 如申請專利範圍第11項之方法，其中，在該複數個列區塊中的特定列區塊由列區塊位址辨別，且更包含：藉由該第一複數個瑕疵之該行位址及列區塊位址存取一記憶體，該記憶體儲存關於該陣列中的該第一複數個瑕疵之資訊；其中該複數個主要行分割成複數個具有行區塊位址的行區塊。
19. 如申請專利範圍第11項之方法，其中該第一瑕疵及該第二瑕疵於分割該複數列為複數個列區塊之不同的列區塊中，且該 複數個列區塊中的特定列區塊由列區塊位址辨別，以及該方法更包含：藉由該第一複數個瑕疵之該行位址及該列區塊位址存取一記憶體，該記憶體儲存關於該陣列中的該第一複數個瑕疵之資訊，且該記憶體指示是否選擇與該複數個主要行耦接的複數個主要感測放大器或是與該第一備援行耦接的第一備援感測放大器做為該陣列的輸出。
20. 如申請專利範圍第11項之方法，更包含：利用一第二備援行修復一陣列記憶胞中的第二複數個瑕疵，該第二複數個瑕疵包括一第三瑕疵及一第四瑕疵彼此於該陣列中複數個主要行的不同主要行。