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TWI478488B - 寬頻帶主動式延遲線電路及其相關方法 - Google Patents

寬頻帶主動式延遲線電路及其相關方法 Download PDF

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TWI478488B
TWI478488B TW098144680A TW98144680A TWI478488B TW I478488 B TWI478488 B TW I478488B TW 098144680 A TW098144680 A TW 098144680A TW 98144680 A TW98144680 A TW 98144680A TW I478488 B TWI478488 B TW I478488B
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circuit
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differential pair
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summing
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Chia-Liang Lin
Hsin Che Chiang
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Realtek Semiconductor Corp
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Description

寬頻帶主動式延遲線電路及其相關方法
本發明係關於一種延遲線電路(delay line)，特別是一種具有主動式延遲線之方法與裝置。
延遲線電路(DELAY LINE)是一種用以接收一類比信號並據以產生複數個輸出信號，其中該複數個輸出信號本質上相似於或相同於該輸入信號，僅是在時間軸上被一致性的移動(uniformly displaced in time)，換言之，該複數個輸出信號分別被延遲了不同數量的單位時間間隔(time spacing)。例加：一個延遲線電路接收一個頻率1GHz的類比輸入信號，並被延遲不同數量的100ps時間間隔。該延遲線電路包括有被序列串接的複數個遲單元(delay cell)以分別產生該複數個輸出信號。只要該複數個遲單元(delay cell)在本質上(substantially)是相同(例如：電路架構、電路元件的特性、尺寸相同)時，該複數個輸出信號在本質上是相似的，僅是在時間軸上被一致性的移動(uniformly displaced in time)。然而，在實際情形下，該延遲單元皆有其頻限制(例如：具有最小的延遲時間)，因此，在輸出類比信號的時間間隔是與頻率有關(frequency dependent)的。在從直流(DC)到高頻範圍內，一個理想的寬頻帶延遲單元的單位時間間隔應該是維持實質上相同的(substantially the same)。傳統的寬頻帶延遲單元係使用複數個傳導線(transmission lines)或是電感-電容(L-C)網路。然而，從積體電路實施面來看，傳導線或是電感-電容(L-C)網路皆是會造成大的電路備局面積。另一傳統的主動式延 遲線係使用了複數個電晶體以完成延遲的功能。然，從積體電路實施面來看，該主動式延遲線雖有效地達到減少電路面積的目的，卻在不消耗過高功率去加快電路速度的情形下，其頻寬上有極大的限制。換言之，一個功率效率較高的寬頻帶主動式延遲線是迫切需要的。
因此，本發明目的之一在於提出一種延遲線電路以及相關方法，以解決上述先前技術之問題。
因此，本發明目的之一在於提出一種延遲線電路以及相關方法。
依據本發明之一實施例，一延遲電路用以延遲輸入信號來產生一輸出信號，該延遲電路包括有：一第一加總電路，係接收一輸入信號以及一輸出信號，並輸出一中間信號；以及一第二加總電路，係接收該輸入信號以及該中間信號，並輸出該輸出信號。
依據本發明之一實施例，一種延遲電路包括有：複數個延遲單元以串聯方式相耦接，其中，每一延遲單元包括有一回授迴路以及一前饋路徑來擴大該延遲電路的操作頻率範圍。
依據本發明之一實施例，一種用來延遲一輸入信號的方法，該方法係應用於一電路中，該方法包括有：接收該輸入信號以及一輸出信號；對該輸入信 號以及該輸出信號進行一第一權重加法(weighted sum)來產生一中間信號；接收該輸入信號以及該中間信號；以及對該輸入信號以及該中間信號進行一第二權重加法(weighted sum)來產生該輸出信號。
藉由閱讀以下本發明之實施例說明以及參照各圖式，本技術領域具有通常知識者可更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
本發明主張美國申請案(申請案號：12/421,647，申請日為2009年04月10日)以及美國申請案(申請案號：12/434,690，申請日為2009年05月04日)之國際優先權。且該二件申請案之內容為本案所引用參考。
請參酌本案圖式以閱讀底下的詳細說明，其中本案圖式係以舉例說明的方式，來介紹本發明各種不同的實施例，並供瞭解如何實現本發明。本發明實施例提供了充足的內容，以供本技術領域且有通常知識者來實施本案所揭露之實施例，或實施依本案所揭露之內容所衍生之實施例。須注意的是，該些實施例彼此間並不互斥，且部分實施例可與其它一或多個實施例作適當結合，以形成新的實施例，亦即本發明之實施並不侷限於以下所揭露之實施例。
請參照圖1，其係本發明之一延遲單元100之一實施例之功能方塊圖。該延遲單元100包括有：一第一加總放大器121以及一第二加總放大器(或稱加總電路、放大器)122。該第一加總放大器121接收一輸入信號x以及一輸出信號y，並產生一中間信號z；該第二加總放大器122接收該輸入信號x以及該中間信號z來產生該輸出信號y。
前述第一加總放大器121所執行之權重加總函數(weighted-sum function)可以下列數學式(1)表示之：Z (s )=(a 1 ．X (s )+a 2 ．Y (s ))．G 1 (s ) (1)
其中X (s )、Y (s )以及Z(s )分別代表x 、y 與z 之拉普拉斯轉換(Laplace transform)，a 1 與a 2 則分別代表該二加總輸入值x 、y之權重，至於G 1 (s )則係第一加總放大器121之頻率響應。另外，第二加總放大器212所執行之權重加總函數則可以下列數學式(2)來表示之：Y (s )=(a 3 ．X (s )+a 4 ．Z (s ))．G 2 (s ) (2)
其中a 3 與a 4 分別代表該二加總輸入值x 與z 之權重，G 2 (s )則係第二加總放大器122之頻率響應。將前述數學式(1)、數學式(2)結合，可得如下所示之數學式(3)：Y (s )=X (s )．[a 3 ．G 2 (s )+a 1 ．a 4 ．G 1 (s )．G 2 (s )]/[1-a 2 ．a 4 ．G 1 (s )．G 2 (s )] (3))
該延遲單元100的轉換函數H (s )=Y (s )/X (s )，如數學式(4)所示：H (s )=[a 3 ．G 2 (s )+a 1 ．a 4 ．G 1 (s )．G 2 (s )]/[1-a 2 ．a 4 ．G 1 (s )．G 2 (s )] (4)在一實施例中，a 1 ,a 3 ，與a 4 是正值，a 2 是負值。在此實施例中，該延遲單元100包括有一負迴授迴路，該負迴授迴路之作用表現在轉換函式的分母項(即數學式(4)之[1-a 2 ．a 4 ．G 1 (s )．G 2 (s )])。如一般控制理論所認知，負回授係一種擴展(extending)系統可操作頻寬(operational bandwidth)的有效方法。另外，該延遲單元100包括有一前饋路徑，該前饋路徑之作用則表現在轉換函式(即數學式(4))的分子項。前饋路徑是一種快速路徑，因為它有效地繞 效地繞過第一加總放大器121。由於本發明之延遲單元100使用了負迴授迴路以及前饋路徑，所以，該延遲單元100具有很高的頻寬。
如一般所認知的，加總放大器有各種不同的實施範例。故，於此本說明書僅各以至少一個實施範例進行說明。
圖2顯示了圖1中前述延遲單元100中的第一加總放大器211之範例電路200。於本實施例中，使用了一差動電路之佈局，其中信號係以一正端信號(以下標「+」來表示)以及一負端信號(以下標「-」來表示)來實現。舉例來說，前述信號x 係以正端信號x + 與負端信號x - 來表示，且信號x 則係等於該正端信號x + 與該負端信號x - 間之差異。該電路200包含：一第一差動對，其包含二個MOS(例如是：NMOS(n通道金氧半導體))電晶體M1+ 與M1- ；一第二差動對，其包含二個MOS(例如是：NMOS)電晶體M2+ 與M2- ；一第一電流源I1 ；一第二電流源I2 ；以及一電阻對R1+ 及R1- 。透過本案揭露可知，VSS 係指一第一虛擬定電位電路(fixed-potential circuit)節點，通常係指接地點；VDD 係指一第二虛擬定電位電路節點，通常係指電源供應點。另外，前述第一差動對M1+ 、M1- 係由第一電流源I1 所偏壓，並用來接收以及放大前述輸入信號x ，進而提供一放大輸出至前述電阻對R1+ 、R1- ，其中該電阻對R1+ 、R1- 係作為負載之用。又，前述第二差動對M2+ 、M2- 係由第二電流源I2 所偏壓，並用來接收以及放大前述輸出信號y ，進而提供一放大輸出至電阻對R1+ 、R1- 。再者，既然該電阻對R1+ 、R1- 係第一差動對M1+ 、M1- 與第二差動對M2+ 、M2- 之共同負載，此二差動對之放大輸出會被加總起來，再產生前述中間信號z 。於本例中，參照前述數學式(1)，係數a 1 為一正值，該正值係由該第一差動對M1+ 、M1- 的尺寸(size)以及第一電流源I1 的強度 (magnitude)所決定；係數a 2 則為一負值，該負值由該第二差動對M2+ 、M2- 的尺寸以及第二電流源I2 的強度(或稱為〝大小〞)來決定。
圖3A顯示了圖1之前述延遲單元100中的第二加總放大器122之範例電路300。本實施例亦使用一差動電路之佈局。該電路300包含：一第一差動對，其包含二個MOS(例如是：NMOS)電晶體M3+ 與M3- ；一第二差動對，其包含二個MOS(例如是：NMOS)電晶體M4+ 與M4- ；一第一電流源I3 ；一第二電流源I4 ；以及一電阻對R2+ 及R2- 。上述第一差動對M3+ 、M3- 係由第一電流源I3 所偏壓，並用來接收以及放大前述輸入信號x ，進而提供一放大輸出至前述電阻對R2+ 、R2- ，其中該電阻對R2+ 、R2- 係作為負載之用。又，前述第二差動對M4+ 、M4- 係由第二電流源I4 所偏壓，並用來接收以及放大前述中間信號z ，進而提供一放大輸出至電阻對R2+ 、R2- 。再者，既然該電阻對R2+ 、R2- 係第一差動對M3+ 、M3- 與第二差動對M4+ 、M4- 的共同負載，此二差動對之放大輸出也會被加總起來，再產生該輸出信號y 。於本例中，參照前述數學式(2)，係數a 3 為一正值，該正值係由該第一差動對M3+ 、M3- 的尺寸以及第一電流源I3 的強度來決定；至於係數a 4 則為一負值，該負值由該第二差動對M4+ 、M4- 的尺寸以及第二電流源I4 的強度來決定。另一實施例(未顯示於圖式)，該中間信號z沒有直接提供作為該第二差動對M4+ -M4- 的輸入。一緩衝電路310被使用且被置於該第一加總放大器121之中間信號z與該第二加總放大器122之該第二差動對M4+ -M4- 之間。如圖3B所示，該緩衝電路310包括有一第三差動對M5+ -M5- 用來接收前述中間信號z ，進而產生一已緩衝信號z' ，該已緩衝信號z' 被作為該第二差動對之輸入。該緩衝電路310還包括有一第三電流源I5用以偏壓該第三差動對M5+ -M5- 。該緩衝電路310還包括有另一電阻對R3+ 、RR3- 係作為該第三差動對M5+ -M5- 。的負載以輸出該已緩衝信號z' 。
請注意：圖2之電路200以及圖3之電路300係僅是舉例說明用，並非是本發明之限制。本技術領域的人員可依據數學式(1)及(2)的特性，利用電腦輔助設計、硬體描述語言(例如：VHDL、VERLOG)或是其他工具，即可設計出的各種變化、實施方式或電路來。因此，能滿足數學式(1)及(2)的各種變化、實施方式或電路，皆是屬於本發明欲保護的標的。
此外，圖4所顯示之5階延遲線400僅是一個範例非是其限制(例如是其他階的延遲線)。該5階延遲線400包括有5個電路特性相同或相似的延遲單元401~405(以串聯方式相耦接)，用以接收輸入信號x以及產生5個輸出信號y1 、y2 、…、y5 。該5階延遲線400還包括有一虛擬負載(dummy load)405，作為該最後延遲單元405的終止(termination)，以使得此5個延遲單元具有相同或相似的負載阻抗。一實施例，該延遲單元401~405的每一個皆包括有一負回授迴路以及一前饋路徑。例如是圖1中的延遲單元100的實施方式。
以上所述者，僅係本發明之較佳實施例而已，當不能以上述內容限定本發明實施之範圍，例如：可以PMOS電晶體或是其他種類電晶體取代NMOS電晶體。即大凡依本發明申請專利範圍及發明說明內容所作之等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。
100‧‧‧延遲單元
121、200‧‧‧第一加總電路
122、300‧‧‧第二加總電路
400‧‧‧5階延遲線電路
401~405‧‧‧延遲單元
410‧‧‧虛擬負載(dummy load)
圖1係依據本發明所繪製之寬頻帶主動式延遲單元的功能方塊圖之圖式。
圖2係顯示圖1之第一加總放大器的一實施例的電路圖之圖式。
圖3A係顯示圖1之第二加總放大器的一實施例的電路圖之圖式。
圖3B係顯示可與圖3A之第二加總放大器相結合的一緩衝電路的電路圖之圖式。
圖4係依據本發明之包含複數個寬頻帶主動式延遲單元之延遲線電路的功能方塊圖。
100．．．延遲單元
121．．．第一加總電路
122．．．第二加總電路

Claims (20)

  1. 一種延遲電路，用以延遲輸入信號來產生一輸出信號，該延遲電路包含：一第一加總電路，係接收該輸入信號以及該輸出信號，並輸出一中間信號；以及一第二加總電路，係接收該輸入信號以及該中間信號，並輸出該輸出信號。
  2. 如申請專利範圍第1項所述之電路，其中該第一加總電路還包含：一第一差動對及一第二差動對，用以分別接收該輸入信號以及該輸出信號。
  3. 如申請專利範圍第2項所述之電路，其中該第一差動對及該第二差動對係耦接一負載，用以產生該中間信號。
  4. 如申請專利範圍第3項所述之電路，還包括有：二電流源，係分別提供電流至該第一差動對及該第二差動對，以偏壓該第一差動對及該第二差動對。
  5. 如申請專利範圍第1或2項所述之電路，其中該第二加總電路還包含：一第三差動對及一第四差動對，用以分別接收該輸入信號以及該中間信號。
  6. 如申請專利範圍第5項所述之電路，還包括有：一共有負載，係產生該輸出信號。
  7. 如申請專利範圍第5項所述之電路，還包括有：一共有負載，係產生該輸出信號。
  8. 如申請專利範圍第1項所述之電路，其中該該的轉移函數為H (s )=[a 3 ．G 2 (s )+a 1 ．a 4 ．G 1 (s )．G 2 (s )]/[1-a 2 ．a 4 ．G 1 (s )．G 2 (s )]，其中，a 1 與a 2 係分別為該第一加總電路的二個輸入的權重(weight)，a 3 與a 4 係分別為該第二加總電路的二個輸入的權重，G 1 (s )與G 2 (s )係分別為該第一加總電路與該第二加總電路的頻率響應。
  9. 如申請專利範圍第8項所述之電路，其中a 1 ,a 3 ，與a 4 ar是正值，以及a 2 是負值。
  10. 如申請專利範圍第1項所述之電路，其中該電路包括有一前饋路徑。
  11. 如申請專利範圍第1或10項所述之電路，其中該電路包括有一回授路徑。
  12. 一種延遲電路，包括有：複數個延遲單元以串聯方式相耦接，其中，每一延遲單元包括有一回授迴路以及一前饋路徑來擴大該延遲電路的操作頻率範圍。
  13. 如申請專利範圍第12項所述之電路，其中該負回授迴路包括有：一第一加總電路、一第二加總電路，該第二加總電路的輸出端係與該第一加總電路的輸入端相耦接。
  14. 如申請專利範圍第13項所述之電路，其中該前饋路徑包括有：該第二加總電路。
  15. 一種用來延遲一輸入信號的方法，該方法係應用於一電路中，該方法包括有；接收該輸入信號以及一輸出信號；對該輸入信號以及該輸出信號進行一第一權重加法(weighted sum)來產生一中間信號；接收該輸入信號以及該中間信號；以及對該輸入信號以及該中間信號進行一第二權重加法(weighted sum)來產生該輸出信號。
  16. 如申請專利範圍第15項所述之方法，其中在接收該輸入信號以及該輸出信號之步驟中還包括： 利用該電路的一第一差動對與一第二差動對來分別接收該輸入信號以及該輸出信號。
  17. 如申請專利範圍第16項所述之方法，其中在對該輸入信號以及該輸出信號進行該第一權重加法之步驟中還包括：利用該電路的一第一負載來執行該第一權重加法。
  18. 如申請專利範圍第15項所述之方法，其中在接收該輸入信號以及該中間信號之步驟中還包括：利用該電路的一第三差動對與一第四差動對來分別接收該輸入信號與該中間信號。
  19. 如申請專利範圍第18項所述之方法，其中在對該輸入信號以及該中間信號進行該第二權重加法之步驟中還包括：利用該電路的一第二負載來執行該第二權重加法。
  20. 如申請專利範圍第15項所述之方法，該電路包括有有一回授迴路以及一前饋路徑。
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