TWI478172B - 在區域控制電路上使用位準偏移器之字線驅動器 - Google Patents

Description

在區域控制電路上使用位準偏移器之字線驅動器

本發明大體係關於電子電路，更具關於具有字線驅動器與位準偏移器之記憶體電路。

一般來說，記憶體的字線驅動器具有多重電壓位準，可與位準偏移器配合以對記憶體中之記憶體單元進行讀取或寫入。記憶體單元與字線驅動器會採用較記憶體中其他電子元件高的電壓，目的在達成高速性能及資料可靠度。記憶體的其他電子元件會採用較記憶體單元與字線驅動器低的電壓，目的在減少漏電流造成的損耗。

傳統上，位準偏移器與字線驅動器存在兩種實施方式。第一種方式，係在各個字線驅動器上使用一位準偏移器，而第二種方式，係在記憶體進行主要控制時採用位準偏移器。兩種方式皆需在記憶體中採用大量的位準偏移器，因而佔用較大的面積。此外，這些方法仍會因為位準偏移器的閘延遲以及漏電流損耗的關係而遭遇速度效能不佳的問題。

因此，業界需要一種改良的字線驅動器架構。

本發明提供一種電路裝置，包括：一區域控制電路，具有一位準偏移器，其中該位準偏移器將該第一位址訊號由一第一電壓位準偏移至一第二電壓位準，以回應所接受的一第一位址訊號，該區域控制電路可提供一準偏移過的第一位址訊號；以及一字線驅動器，具有至少一輸入以及一輸出，該至少一輸入用以接收複數個位址訊號，其中該至少一輸入包括一第一輸入，用以耦接至該區域控制電路以接收該準偏移過的第一位址訊號，而該輸出係電性耦接至一記憶體單元陣列之一字線。

本發明另提供一種記憶體電路包括：一區域控制電路，具有一位準偏移器，其中該位準偏移器將該第一位址訊號由一第一電壓位準偏移至一第二電壓位準，以回應所接受的一第一位址訊號，該區域控制電路可提供一準偏移過的第一位址訊號；一字線驅動器，具有至少一輸入，用以接收複數個位址訊號，其中該至少一輸入包括一第一輸入，該第一輸入用以自該位準偏移器接收該準偏移過的位址訊號；以及一記憶體單元陣列，具有一字線，其耦接至該字線驅動器之一輸出。

本發明另提供一種字線驅動器包括：至少一輸入，用以接收複數個位址訊號，其中該至少一輸入以及一輸出，該至少一輸入包括一第一輸入，其耦接至一區域控制電路以接收一準偏移過的第一位址訊號，而該輸出電性耦接至一記憶體單元陣列之一字線，其中該區域控制電路包括一位準偏移器，其中該位準偏移器將該第一位址訊號由一第一電壓位準偏移至一第二電壓位準，以回應所接受的一第一位址訊號，進而提供一準偏移過的第一位址訊號。

下文為介紹本發明之最佳實施例。各實施例用以說明本發明之原理，但非用以限制本發明。本發明之範圍當以後附之權利要求項為準。

首先，本文將以附圖說明本發明之範例系統。雖然本文將詳細地介紹這些系統，但此舉僅為方便說明，系統仍可存在其他的變型。在介紹範例系統後，將繼續說明區域控制電路中具有位準偏移器之電路。

第1圖為依照本發明一實施例具有一字線驅動器125的系統100之方塊圖。系統100可為一般電腦上所使用之架構。該系統100包括一處理裝置110、記憶體115、以及一個至多個使用者介面裝置120，皆連接至一區域介面150(例如一匯流排)。處理裝置110包括各種客製或商用處理器、中央處理器(central processing unit，CPU)、一般電腦上各處理器間的輔助處理器、微處理器所構成之半導體(以微晶片的型式存在)、或巨處理器。記憶體115包括揮發性記憶體元件(例如隨機存取記憶體(RAM)：DRAM、SRAM等等))以及非揮發性記憶體元件(例如ROM、硬碟、磁帶、CDROM等等)或上述之組合。

使用者(例如管理者)可利用使用者介面裝置120與系統100互動。系統100可以是伺服器電腦或相似裝置，使用者介面裝置包括一般個人電腦所使用之鍵盤或滑鼠。

一般而言，記憶體115存有各種程式(軟體或韌體)，包括作業系統(O/S)。該O/S控制程式之執行，並提供排程、輸出入控制、檔案與資料管理、記憶體管理、通訊控制以及相關服務。記憶體115之架構包括字線驅動器125，本文將配合第2至5圖進一步說明之。

第2圖與第3圖為依照本發明一實施例，在區域控制電路220、225上具有位準偏移器210、215的記憶體115之方塊圖。在此例中，記憶體115可為一SRAM。記憶體115包括一主控制器205，其將訊號wda[N：0]、wdb[M：0]、與wdc[L：0]傳送至字線驅動器陣列230、235以及區域控制電路220、225。參照第3圖，wda[0]耦接至字線驅動器230A、230C、235A、235C之wda輸入；wda[1]耦接至字線驅動器230B、230D、235B，235D之wda輸入；wdb[0]耦接至字線驅動器230A、230B、235A、235B之wdb輸入；wdb[1]耦接至字線驅動器230C、230D、235C、235D之wdb輸入；wdC[0]耦接至字線驅動器230A、230B、230C、230D之wdb輸入；而wdC[1]耦接至字線驅動器235A、235B、235C、235D之wdb輸入。

一般來說，主控制器205之功能在於控制記憶體115之運作，例如，讀取/寫入功能、字線驅動器之位址預解碼、晶片致能/除能、自定時產訊號產生、以及主要輸入/輸出(I/O)陣列290、295與其他I/O陣列間之通訊。區域控制電路220、225之功能在於控制區域輸入/輸出(I/O)陣列280、285進行區域位元線預充電、寫入通道閘(write pass gate)，以及感測放大器之致能。

區域控制電路220、225具有位準偏移器210、215，用以將位址訊號wdc[L：0]提升至較高的操作電壓cvdd(第4圖)以回應所接收的高態訊號(例如“1”態)。位準偏移器210、215將位準偏移過的位址訊號wdclv提供至字線驅動器陣列230、235。字線驅動器陣列230、235對位址訊號wda[N：0]、wdb[M：0]、wdc[L：0]、wdclv進行處理以將記憶體單元陣列260、265、270、275之至少一字線予以解碼。解碼後的字線驅動器將字線開啟以供記憶體讀寫。字線驅動器陣列230、235更分別包括解碼級305(第5圖)。下文將配合第4、5圖進一步說明位準偏移器210、215與字線驅動器陣列230、235。

本文中，位址訊號wdc[L：0]命令區域控制電路220、225與字線驅動器陣列230、235開啟或關閉記憶體單元陣列260、265、270、275。位址訊號wda[N：0]、wdb[M：0]將使記憶體單元陣列260，265中的字線被選取。雖然第2至5圖僅以三個位址訊號wda[N：0]、wdb[M：0]、wdc[L：0]為例，但熟悉本技藝人士可了解到，本發明之電路及裝置可採用任何數目的位址訊號，例如使用8或16位址訊號。

區域控制電路220、225包括各個位準偏移器210、215。區域控制電路220、225採用區域輸入輸出陣列280、285以分別對記憶體單元陣列260、265、270、275進行通訊。輸入輸出陣列290、295用以接收儲存於記憶體單元陣列260、265、270、275之資訊或將其傳送至如處理裝置110或使用者介面裝置120(第1圖)等其他電子元件。此處僅簡述系統中的區域輸入輸出陣列280、285與輸入輸出陣列290、295。本文現將著重說明字線驅動器陣列230、235中字線驅動器之實施例，其中，該等字線驅動器係係電性耦接至區域控制電路220、225之位準偏移器210、215。

第4圖為依照本發明一實施例之一記憶體電路圖，該記憶體在區域控制電路225與雙閘延遲(two-gate delay)字線驅動器405、410、415上具有位準偏移器215。圖中，字線驅動器405為一雙閘延遲字線驅動器，其一般用於高性能記憶體，並且不會對雙軌應用造成時脈衝擊(time impact)。第一閘包括PMOS電晶體460、465與NMOS電晶體485、490、495。第二閘包括PMOS電晶體470、475與NMOS電晶體480。

PMOS電晶體460之源極電性耦接至一電壓源cvdd。PMOS電晶體460、465與NMOS電晶體485、490及495係彼此串聯。PMOS電晶體460、465與NMOS電晶體485、490及495之閘極係分別電性耦接至位準偏移器215之輸出、位址訊號wdc[L]、位址訊號wda[N]，、位址訊號wdb[M]，以及位址訊號wdc[L]。PMOS電晶體475與NMOS電晶體480係作為反相器之用，該反向器之輸入與輸出分別耦接至PMOS電晶體470之汲極與閘極。PMOS電晶體之源極470係電性耦接至電壓源cvdd。

當位址訊號wda[N]、wdb[M]以及wdc[L]為高態訊號(例如“1”態)時，PMOS電晶體460、465將回應高態訊號而關閉，而NMOS電晶體485、490與495將回應高態訊號之而開啟，並將節點477下拉至一低態訊號(例如“0”態)。由於PMOS電晶體465並未從位準偏移器215接收位址訊號wdc，因此位準偏移器215對字線的上升緣的時脈衝擊有限，甚至不會造成影響。然而，位準偏移器215之閘延遲將影響字線的下降緣。當節點477具有一低態訊號時，字線驅動器405第二閘上之反相器會將該低態訊號反相成一與電壓源cvdd位準相同之高態訊號(WL[N]上)，可用以開啟記憶體單元陣列260、265。

當字線驅動器405從位址訊號wdc[L]接收一低態訊號(例如“0”態)時，字線驅動器405會回應該低態訊號而關閉，並使記憶體單元陣列260、265因而關閉。位準偏移器215並未將位址訊號wdc[L]之低態訊號偏移至cvdd。相反地，位準偏移器215將該低態訊號傳遞至PMOS電晶體460。PMOS電晶體460、465分別透過位準偏移器215以及主要控制器205而自位址訊號wdc[L]上接收低態訊號。因應所接收的高態訊號，PMOS電晶體460，465將充電節點477而使其位準拉高至電壓源cvdd。當節點477為高態時，，字線驅動器405第二閘之反相器會將高態訊號反相成一低態訊號記憶體單元陣列260、265之字線(即WL[N])，可用以關閉記憶體單元陣列260、265。

藉由在區域控制電路225上使用一單一位準偏移器215，區域控制電路225可與字線驅動器陣列235之字線驅動器405、410、415以及其他字線驅動器進行溝通，以處理位址訊號wda[N]、wdb[M]、wdc[L]而解碼記憶體單元陣列260、265之至少一字線。在此例中，字線驅動器405、410、415係分別耦接至記憶體單元430、435、440、445、450、455。值得注意的是，在此圖中，記憶體單元420、425並未耦接至任何字線驅動器405、410、415，但熟悉本技藝人士仍可將記憶體單元420、425耦接至字線驅動器陣列235之字線驅動器。

第5圖為依照本發明一實施例之記憶體之電路圖，該記憶體在區域控制電路225上具有位準偏移器215，並具有一四閘延遲(four-gate delay)字線驅動器570。字線驅動器570為一四閘延遲字線驅動器，一般用於一種不會對雙軌應用造成時脈衝擊的記憶體。解碼級305包括第一級與四閘延遲字線驅動器570之第二級。第一級包括PMOS電晶體505、510，以及彼此串聯的NMOS電晶體515、520。PMOS電晶體505、510之源極電性耦接至電壓源vdd。PMOS電晶體505、510與NMOS電晶體515、520之閘極分別輸入位址訊號wda[N]與wdb[M]。

解碼級305之第二級包括一反相器，其具有PMOS電晶體525與NMOS電晶體530。節點517電性耦接至第二級之該反相器之輸入。熟悉本技藝人士可以了解到，解碼級305可解碼兩個以上的位址訊號wda[N]、wdb[M]，如第5圖所示。解碼級305可為任何使用電壓源vdd的解碼器電路，具有減少記憶體115漏電流損耗之效果。一般來說，字線驅動器陣列之各個字線驅動器上皆具一解碼級。解碼器輸入wda[N]與wdb[M]係連接至訊號wda[N：0]之一者以及訊號wdb[M：0]之一者。

第二級上反相器之輸出係電性耦接至NMOS電晶體540之閘極。字線驅動器之第三級包括PMOS電晶體535、NMOS電晶體540，而反相器具有PMOS電晶體545與NMOS電晶體550。第三級上反相器之輸入與輸出分別耦接至訊號wdclv與NMOS電晶體540之汲極。PMOS電晶體535之源極、閘極與汲極係分別耦接至電壓源cvdd、位準偏移器215之輸出，以及NMOS電晶體540之汲極。字線驅動器570之第四級與第4圖字線驅動器405之第二級相似。因此，字線驅動器570之第四級包括PMOS電晶體555與一反相器，該反相器又具有PMOS電晶體560與NMOS電晶體565。

當位址訊號wdc[L]為一高態訊號時，具有PMOS電晶體545與NMOS電晶體550的反相器會將該高態訊號反相成低態訊號。解碼級305接收位址訊號wda[N]、wdb[M]並對其解碼，以判斷是否應該開啟或關閉該NMOS電晶體540。若NMOS電晶體540被開啟，則具有PMOS電晶體545與NMOS電晶體550的反相器會將低態訊號輸出至節點577。第四閘上之反相器會將該低態訊號反相成節點WL[N]上之高態訊號。若NMOS電晶體540被關閉時，則因WL[N]起初為低態之故，節點577將被PMOS電晶體555拉高至cvdd。

因為位址訊號wdc[L]旁路(bypass)於解碼級305，故位址訊號wda、wdb將通過解碼級305，並且，由於位址訊號wdc[L]會在PMOS電晶體545與NMOS電晶體550組成的反相器上產生高態訊號，字線驅動器570可回應之而將字線上升緣輸出，故極少、甚至不會出現因位準偏移器215所造成的閘延遲。當該字線驅動器570進入關閉狀態時，節點577將被充電而拉高至電壓源cvdd，其中第四閘之反相器會將該高態訊號反相成一低態訊號。

本文所揭露之電路架構，透過在區域控制電路220、225上使用位準偏移器210、215，可減少雙電源記憶體裝置中使用位準偏移器之數量。此外，藉由將位址訊號wdc[L]旁路至PMOS電晶體465(如第4圖所示)，以及將解碼級305旁路至具有PMOS電晶體545與NMOS電晶體550的反相器(如第5圖所示)，可減少傳統上位準偏移器210、215所造成的閘延遲。特別的是，字線驅動器405、570之輸出上升緣極少因位準偏移器210、215而出現閘延遲，甚至不會有閘延遲；然而，字線驅動器405、570之輸出之下降緣會因為位準偏移器210、215而延遲。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．系統

110．．．處理裝置

115．．．記憶體

120．．．使用者介面裝置

125．．．字線驅動器

150．．．區域介面

205．．．主控制器

210．．．位準偏移器

215．．．位準偏移器

220、225．．．區域控制電路

230、235．．．字線驅動器陣列

260、265、270、275．．．記憶體單元陣列

280、285．．．區域輸入輸出陣列

290、295．．．輸入輸出陣列

305．．．解碼級

405、410、415．．．字線驅動器

420、425．．．記憶體單元

430、435、440、445、450、455．．．記憶體單元

505、510．．．PMOS電晶體

515、520．．．NMOS電晶體

525．．．PMOS電晶體

530、540、550、565．．．NMOS電晶體

535、545、555、560．．．PMOS電晶體

第1圖為依照本發明一實施例具有一字線驅動器125的系統100之方塊圖。

第2圖為依照本發明一實施例，係在區域控制電路220、225上具有位準偏移器210、215的記憶體115之方塊圖。

第3圖為依照本發明一實施例，在區域控制電路220、225上具有位準偏移器210、215的記憶體115之方塊圖。

第4圖為依照本發明一實施例之一記憶體電路圖，該記憶體在區域控制電路225與雙閘延遲字線驅動器405、410、415上具有位準偏移器215。

第5圖為依照本發明一實施例之記憶體之電路圖，該記憶體在區域控制電路225上具有位準偏移器215，並具有一四閘延遲字線驅動器570。

205．．．主控制器

210．．．位準偏移器

215．．．位準偏移器

220、225．．．區域控制電路

230、235．．．字線驅動器陣列

260、265、270、275．．．記憶體單元陣列

280、285．．．區域輸入輸出陣列

290、295．．．輸入輸出陣列

Claims (9)

1. 一種電路裝置，包括：一區域控制電路，具有一位準偏移器，其中該位準偏移器用以偏移從一主控制電路接收的一第一位址訊號由一第一電壓位準偏移至一第二電壓位準，以提供一位準偏移過的第一位址訊號；以及一字線驅動器，用以從該主控制電路接收至少一訊號以及從該區域控制電路接收該位準偏移過的第一位址訊號，而該字線驅動器包括一輸出，該輸出係電性耦接至一記憶體單元陣列之一字線，其中上述字線驅動器包括至少兩閘延遲，上述至少兩閘延遲包括一第一閘，其具有一第一電晶體以及一第二電晶體，該第一電晶體用以自該位準偏移器接收該位準偏移過的第一位址訊號，該第二電晶體用以接收該第一位址訊號，可減少該位準偏移器造成的閘延遲，其中上述第二電晶體耦接於一電壓源以及上述第一閘之一輸出之間，並與上述第一電晶體串聯，以及其中當用以回應自該第一位址訊號上接收的一高態訊號，而輸出一低態訊號時，上述第一閘中之上述第二電晶體在上述第一電晶體之前被關閉，以減少該位準偏移器造成的閘延遲。
2. 一種電路裝置，包括：一區域控制電路，具有一位準偏移器，其中該位準偏移器將一第一位址訊號由一第一電壓位準偏移至一第二電壓位準，以回應所接受的該第一位址訊號，該區域 控制電路可提供一位準偏移過的第一位址訊號；以及一雙閘延遲字線驅動器，具有至少一輸入以及一輸出，其中該至少一輸入用以耦接至該區域控制電路以接收該準偏移過的第一位址訊號，而該輸出係電性耦接至一記憶體單元陣列之一字線，其中該雙閘延遲字線驅動器包括一第一閘，其具有一第一電晶體以及一第二電晶體，該第一電晶體用以自該位準偏移器接收該位準偏移過的第一位址訊號，該第二電晶體用以接收該第一位址訊號，可減少該位準偏移器造成的閘延遲，其中該第一閘輸出一低態訊號，以回應自該第一位址訊號上接收的一高態訊號。
3. 如申請專利範圍第2項所述之電路裝置，其中該雙閘延遲字線驅動器更包括一第二閘，其具有一反相器，用以接收該第一閘之輸出，其中該第二閘之輸出係電性耦接至該記憶體單元陣列之該字線。
4. 如申請專利範圍第2項所述之電路裝置，其中該字線驅動器係一四閘延遲字線驅動器。
5. 如申請專利範圍第4項所述之電路裝置，其中該四閘延遲字線驅動器包括一解碼級，該解碼級包括一第一閘以及第二閘，用以接收該等位址訊號之第二與第三位址訊號。
6. 如申請專利範圍第5項所述之電路裝置，其中該四閘延遲字線驅動器更包括一第三閘，其具有一第一電晶體與一第一反相器，用以接收該位準偏移過的第一位址訊號，進而減少該位準偏移器造成的閘延遲，其中該第 三閘輸出一低態訊號以回應自該第一位址訊號上接收的一高態訊號。
7. 如申請專利範圍第6項所述之電路裝置，其中該四閘延遲字線驅動器更包括一第四閘，其具有一反相器，用以接收該第三閘之輸出，其中該第四閘之輸出係電性耦接至該記憶體單元陣列之該字線。
8. 如申請專利範圍第1項所述之電路裝置，其中該字線驅動器更具有第二及第三輸入，以接收該等位址訊號之第二與第三位址訊號。
9. 一種記憶體電路，包括：一區域控制電路，具有一位準偏移器，用以偏移從一主控制電路接收的一第一位址訊號由一第一電壓位準偏移至一第二電壓位準，以提供一位準偏移過的第一位址訊號；一字線驅動器，用以自該位準偏移器接收該位準偏移過的位址訊號以及從該主控制電路接收複數個位址訊號；以及一記憶體單元陣列，具有一字線，其耦接至該字線驅動器之一輸出，其中上述字線驅動器係為一雙閘延遲字線驅動器，上述雙閘延遲字線驅動器包括一第一閘，其具有一第一電晶體以及一第二電晶體，該第一電晶體用以自該位準偏移器接收該準偏移過的第一位址訊號，該第二電晶體用以接收該第一位址訊號，可減少該位準偏移器造成的閘延遲，其中上述第二電晶體耦接於一電壓源以及上述第一 閘之一輸出之間，並與上述第一電晶體串聯，以及其中當用以回應自該第一位址訊號上接收的一高態訊號，而輸出一低態訊號時，上述第一閘中之上述第二電晶體在上述第一電晶體之前被關閉，以減少該位準偏移器造成的閘延遲。