TWI473111B - 記憶體裝置及操作此記憶體裝置之方法 - Google Patents

Description

記憶體裝置及操作此記憶體裝置之方法

本發明係關於記憶體裝置及操作此記憶體裝置之方法，且詳言之，其係關於用於減小自該記憶體裝置讀取資料及將資料寫入至該記憶體裝置所需之存取控制電路之大小的技術。

典型記憶體裝置具有配置成複數個列及複數個行之記憶體單元之陣列，且存取控制電路將與該記憶體陣列相關聯而提供以使該陣列內之個別記憶體單元能夠為了將資料寫入至記憶體單元或自該記憶體單元讀取資料之目的而被存取。

第1圖為示意性地圖示典型記憶體單元陣列，且進一步指示：經提供以存取記憶體陣列內之行之存取控制電路。詳言之，第1圖顯示與記憶體裝置之特定行多工器70相關聯而提供之記憶體單元10、20、30、40、50、60之陣列。每一列由字線16、18定址，且每行具有與其相關聯之一對位元線12、14、22、24、32、34。從提供至記憶體裝置之位址，識別記憶體裝置內之列及行，其中經定址記憶體單元為在所識別之列與行之交叉點處的記憶體單元。對於讀取操作，選擇與所選列相關聯之字線16、18以便啟動一列單元，且接著行多工器70向IO(輸入/輸出)控制區塊80輸出一與所選行相關聯之該對位元線上之電壓之指示，此指示識別儲存於經定址記憶體單元中的值。對於寫入操作，以相同方式啟動字線，且接著對與所選行相關聯之該對位元線中之一者上之電壓進行放電以識別待儲存於經定址記憶體單元中之資料值。

如同熟習此項技術者將瞭解的，IO控制區塊80中提供有各種電路，包括在寫入操作期間對該對位元線中之一者上之電壓進行放電至一邏輯性零值之所需的寫入電晶體、用於藉由行多工器70輸出之電壓指示來偵測儲存於經定址記憶體單元中之值的感應放大器電路等等。亦已知在一些實施中，於位元線與行多工器之間包括感應放大器電路，以使得行多工器70直接對來自相關感應放大器之輸出進行取樣。

通常，每一記憶體單元儲存單一位元資料值，且因此若被存取之資料為多位元資料字(例如，32位元、64位元等等)，則將有必要存取多個記憶體單元。在典型設計中，將對應於資料字之每一位元而提供行多工器，每一行多工器連接至位元線以用於含有記憶體單元之複數個行，該等記憶體單元中可儲存資料字之相關聯位元。因此，記憶體陣列可視為由複數個區段形成，一區段針對於每一行多工器。因此，作為實例，一記憶體陣列可具有512個字線，多工器大小為4(意謂四行連接至每一行多工器)，及資料字大小為32個位元(意謂存在32個行多工器，每一行多工器連接至記憶體陣列之相應區段)。此記憶體因此可儲存2048個32位元資料字。

提供於行多工器中之電路可採取多種形式。在一已知先前技術中，單獨地維護寫入路徑與讀取路徑，其中單獨的讀取傳遞閘與寫入傳遞閘連接至每一位元線。考慮第1圖之實例，其中每行存在兩個位元線，此意謂每行將存在四個傳遞閘電晶體，通常為兩個NMOS電晶體及兩個PMOS電晶體。需要單獨的控制線用於NMOS電晶體與PMOS電晶體，且因此，此將導致每行四個電晶體及每行兩個控制線之情形。

如第2圖中所示之另一替代方法係針對待組合之讀取路徑與寫入路徑，其中轉換閘72、74、76、78與每一位元線相關聯。如第2圖中所示，每一轉換閘包含背對背耦接之一PMOS電晶體與一NMOS電晶體，且再次地，需要單獨的控制信號用於PMOS電晶體與NMOS電晶體。藉由以此形式形成轉換閘，可確保在讀取操作期間，輸入至該轉換閘之電壓值將該輸出以保持不變之方式傳播，而無關於此電壓值是表示邏輯1準位還是邏輯0準位。若僅單一電晶體用於讀取路徑上，則對於一可能之電壓準位，該電壓位準將以保持不變之方式傳播，而對於另一可能之電壓準位，輸出將歸因於電晶體之臨限電壓而改變。舉例而言，若單一NMOS電晶體用作讀取路徑之傳遞閘，則電壓準位0將以保持不變之方式傳播，但電壓準位Vdd將在NMOS電晶體之輸出處減小至Vdd-Vth，其中Vth表示NMOS電晶體之臨限電壓。

儘管第2圖中顯示之轉換閘配置可正常地運作，但將可見，其導致每個位元線再次需要兩個電晶體，且因此對於第1圖中所示之配置而言，每行需要四個電晶體及兩個控制信號。

亦如第2圖中示意性地顯示，自轉換閘72、74、76、78之輸出可作為成對之輸入提供至感應放大器電路82，以便在讀取操作期間偵測讀取資料值，而對於寫入操作，寫入驅動器電路84可將輸入驅動至彼等轉換閘，從而使得邏輯電壓準位1之輸入被輸入至一轉換閘，而將邏輯電壓準位0輸入至連接至所選行之另一位元線的另一轉換閘。

K Yun(UC San Diego)之標題為「Memory」之演示文稿(出現於網際網路上網址http://paradise.ucsd.edu/class/ece165/notes/lecC.pdf處)給出了各種記憶體單元設計之操作的一般概述，且第16頁上圖示了一行多工器配置，其中讀取路徑與寫入路徑將單獨地維護，但每行需要三個電晶體。然而，此配置在現代記憶體中無法運作，因為使用感應放大器在讀取操作期間偵測儲存於記憶體單元中之值，且此將需要將額外讀取電晶體添加至設計中，因此再次導致每行需要四個電晶體。

記憶體陣列之個別記憶體單元可採取多種形式。在一特定實施中，記憶體單元可為SRAM記憶體單元，從而需要一對位元線以連接至每一記憶體單元。此等SRAM單元可以多種方式加以配置，第3圖圖示一特定實例構造，其中6T SRAM單元用以形成SRAM記憶體之每一SRAM記憶體單元。如此可見，該記憶體單元由兩個PMOS電晶體100、110及兩個NMOS電晶體120、130組成。節點140提供於PMOS電晶體100與NMOS電晶體120之間，且類似地，節點150提供於PMOS電晶體110與NMOS電晶體130之間。位元線180經由存取電晶體160連接至節點140，且類似地，位元線190經由存取電晶體170連接至節點150。

兩個不同狀態可儲存於第3圖中所示之記憶體單元中，在第一狀態中，節點140處於接地電位且節點150處於電源電位Vdd，且在第二狀態中，節點140處於電源電位Vdd且節點150處於接地電位。

對於建構比先前設計更小且消耗較少電力，同時保持高效能之記憶體裝置需求增加。目前正開發新技術，其允許減小構成每一記憶體單元之個別電晶體之大小，且實際上，允許減小構成相關聯之存取控制電路之電晶體之大小。然而，隨著記憶體單元在大小上減小，個別記憶體單元之間行為之變化傾向於增加，且此可不利地影響操作之可預測性。所產生之一特定問題為，隨著電晶體之大小減小，則更多之漏電流產生。因此，考慮第3圖中所示之SRAM單元作為實例，存取電晶體160、170可能產生至相關聯位元線180、190之更多洩漏。此情形之效應為：洩漏將影響在記憶體裝置內可支援的、同時確保正確操作的位元線之最大長度。

尋求解決此問題之一方式為在垂直方向上將行分割為複數個單獨的子行，因此在記憶體裝置之位元線方向上建立複數個子陣列。因而需要向每一子陣列提供某一本端存取控制電路以使得能夠自該子陣列讀取資料及將資料寫入至該子陣列，其中各本端存取控制電路因而連接至負責自記憶體裝置輸出資料及接收待寫入至記憶體裝置之寫入資料的總體IO電路。儘管在裝置中建立此等子陣列以減小位元線之大小，且因此在使用現代記憶體技術情況下，改良使用大小有所減小之可獲用電晶體時的操作之可靠性，但相關聯存取控制電路(其用於自子陣列讀取資料及將資料寫入至子陣列)之大小變為一重要因素。詳言之，每當位元線長度減小1/2時，相關聯的本端存取控制電路所需之面積將歸因於複製本端存取控制電路之需要而增加2倍(假定記憶體裝置總體仍將具有相同數目的記憶體單元)。

因此，將需要開發一種使得能夠減小存取控制電路之大小，以便減小此存取控制電路對記憶體裝置之面積效率所具有之影響之技術。

自第一態樣觀之，本發明提供一種記憶體裝置，其包含：記憶體單元之一陣列，其配置成複數個列及複數個行，至少一位元線與該複數個行中之每一行相關聯；行多工器電路，其耦接至該複數個行，用於在一寫入操作期間將寫入資料輸入至該複數個行中之一所選行，及在一讀取操作期間輸出自一所選行感應之讀取資料之一指示；及栓鎖電路，其用於自在讀取操作期間自該行多工器電路輸出之讀取資料之該指示偵測該讀取資料，且用於儲存該讀取資料；該行多工器電路中在每一與該複數個行相關聯之位元線包含：一單一傳遞閘電晶體。

根據本發明，耦接至記憶體單元之一陣列中之複數個行的行多工器電路中在每位元線包含：一單一傳遞閘電晶體。在讀取操作期間，自該行多工器電路之輸出將提供在該讀取操作期間自一所選行感應之讀取資料之一指示，但將歸因於先前提及之臨限電壓問題而不會在所有情況下均提供至該行多工器電路之輸入的不變之表示。舉例而言，若該單一傳遞閘電晶體為一NMOS電晶體，則電壓準位0將以保持不變之方式傳遞至輸出，但電壓準位Vdd將歸因於NMOS電晶體之臨限電壓而導致在輸出處之減小之電壓。因此，自行多工器電路輸出之讀取資料之指示將不會在所有情況下均直接提供自所選行感應之讀取資料。然而，根據本發明，提供栓鎖電路，其經配置以從由行多工器電路所輸出之讀取資料之指示，偵測讀取資料，其中該偵測得之資料接著儲存於該栓鎖電路中。實際上，栓鎖電路經建構以對在從行多工器電路之輸出中可能出現的任何臨限電壓差不敏感，以便確保栓鎖正確讀取資料。

藉由此方法，有可能顯著減小行多工器電路之大小。舉例而言，考慮先前提及之實例(其中每一行存在一對位元線)，則並非必須每行提供四個電晶體(及兩個相關聯之控制信號)，本發明之行多工器電路將每行使用兩個電晶體，及單一控制信號，因此使行多工器之大小減半。

由於使用本發明導致之行多工器大小之減小在關於記憶體單元執行讀取操作及寫入操作之任何類型之記憶體裝置中可為有用的。然而，本發明尤其可用於在記憶體裝置中建立子陣列以便減小位元線長度之情形中，因為在此等記憶體中，行多工器整個記憶體裝置需要重複許多次，且因此使用本發明之行多工器所達成之節省非常顯著。舉例而言，考慮具有1百萬位元組之大小的記憶體裝置，本發明之方法可節省數千個電晶體及許多控制線。

儘管在行多工器電路中使用之傳遞閘電晶體可採取多種形式，但在一實施例中，每一傳遞閘電晶體為一NMOS電晶體。通常，將始終需要此等NMOS電晶體來支援寫入操作，且根據本發明，此等NMOS電晶體可再用於讀取路徑。因此，與先前參考第2圖論述之轉換閘相比，可見，每行可節省兩個PMOS電晶體(採用每行存在兩個位元線之實施例)以及一個控制信號，藉此產生關於行多工器電路之顯著面積節省。

在一實施例中，在讀取操作或寫入操作期間，啟用該複數個列中之一所選列以識別該所選行中之經定址記憶體單元，藉此在寫入操作期間，將輸入至所選行中之寫入資料儲存於該經定址記憶體單元中，且在讀取操作期間，自行多工器電路輸出之讀取資料之指示指出：儲存於該經定址記憶體單元中之資料。

儘管有可能在行多工器電路之輸出處提供感應放大器電路，但在一實施例中，記憶體裝置進一步包含用於該複數個行中之每一行之感應放大器電路，每一感應放大器電路連接至相關聯行之至少一位元線，且在讀取操作期間，該感應放大器電路自相關聯行感應讀取資料，且將該讀取資料輸出至該行多工器電路。因此，在此等實施例中，行多工器電路接收自感應放大器電路之輸出作為其輸入，且自該輸入產生讀取資料之指示。

在此等實施例中，自用於所選行之行多工器電路輸出之讀取資料之指示不同於由與所選行相關聯之感應放大器電路感應之讀取資料(歸因於在該行多工器電路中之傳遞閘電晶體中之一者上的臨限電壓差)，且栓鎖電路經建構以在偵測待儲存之該讀取資料時對該臨限電壓差不敏感。

一些記憶體單元僅需要關於每一行提供單一位元線。然而，在一實施例中，對於每一行提供一對位元線。在一個此種實施例中，在讀取操作之前，將該對位元線預充電至第一電壓準位，且在讀取操作期間，該感應放大器電路藉由偵測相關聯行之該對位元線之間的電壓差異而偵測讀取資料值，且取決於該偵測而將該對位元線中之一者上的電壓驅動至一第二電壓準位。因此，在此等實施例中，將可見，對於所選行，行多工器將在該等位元線中之一者上接收第一電壓準位(例如，Vdd)作為其輸入，且在另一位元線上接收第二電壓準位(例如，為電壓準位0)作為其輸入。

在一實施例中，在讀取操作期間，行多工器電路啟用耦接至所選行之該對位元線的一對傳遞閘電晶體，自該對傳遞閘電晶體之輸出提供自該行多工器電路輸出之讀取資料之指示，且該指示不同於由與該所選行相關聯之感應放大器電路感應之讀取資料(歸因於該對傳遞閘電晶體中之一者上的臨限電壓差)。

詳言之，在一實施例中，自該行多工器電路輸出之讀取資料之指示包含第一電壓信號及第二電壓信號，該等電壓信號中之一者的值受該臨限電壓差之影響，且該栓鎖電路經配置以藉由確保儲存於該栓鎖電路中之讀取資料係由不受該臨限電壓差影響之電壓信號來判定，而自讀取資料之該指示來偵測讀取資料。

因此，考慮先前提及之實例(其中行多工器電路中之每一傳遞閘電晶體為一NMOS電晶體)，該栓鎖電路可經配置以使用該第一電壓信號與該第二電壓信號中處於邏輯準位0之任一者來指定儲存於該栓鎖電路中之讀取資料。

在一特定實施例中，該栓鎖電路包含並行地耦接於一參考電壓與一儲存元件之間的一對PMOS電晶體，自該行多工器電路輸出之該第一電壓信號及該第二電壓信號係提供至該對PMOS電晶體之個別閘極。因此，該第一電壓信號與該第二電壓信號中處於電壓準位0之任一者將導通其相關聯之PMOS電晶體，而另一PMOS電晶體將保持斷開。

並非處於電壓準位0之電壓信號不應減小至亦將導通其相關聯PMOS電晶體之準位，因為臨限電壓降落不應足以將該電壓信號之電壓降低至將導通PMOS電晶體之準位。然而，為移除此情況發生之可能性，在一實施例中，在讀取操作之前，將該對PMOS電晶體之閘極預充電至第一電壓準位，在一實施例中，該第一電壓準位為Vdd。

考慮其中每一行具有與其相關聯之一對位元線之實施例，則在一特定實施例中，感應放大器電路包括一對交叉連接之電晶體，通常為PMOS電晶體。儘管感應放大器電路僅有效地用於讀取操作，但此構造之副效應為，在寫入操作期間，該對交叉連接之電晶體用以避免該對位元線中之一者在程式化一經定址記憶體單元期間浮動。詳言之，若邏輯電壓準位0在寫入操作期間存在於該等位元線中之一者上，則其將確保另一位元線上之電壓準位處於邏輯1(亦即，Vdd)準位。因此，感應放大器電路於位元線與行多工器之間的存在確保不具有提供單獨交叉連接之電晶體對以移除該等位元線中之一者在寫入操作期間浮動的可能性之需要。

如先前所提及，儘管本發明之實施例的記憶體裝置可應用於其中可寫入至個別記憶體單元或可自個別記憶體單元讀取之任何記憶體裝置設計，但記憶體裝置之此構造在將記憶體裝置分割為複數個子陣列以便減小任何特定分群之記憶體單元之位元線長度時尤其有益。在此等實施例中，可將上述記憶體裝置視為形成子陣列及用於此子陣列之相關聯存取控制電路。因此，可提供一總體記憶體裝置，其包含複數個此等記憶體裝置，其中總體輸入/輸出電路繼而提供於該總體記憶體裝置中，使得在讀取操作期間，該總體輸入/輸出電路接收儲存於至少一栓鎖電路中之讀取資料作為輸入。

換言之，自第二態樣觀之，本發明提供一種記憶體裝置，其包含：複數個子陣列，每一子陣列包含配置成複數個列及複數個行之複數個記憶體單元，至少一位元線與該複數個行中之每一行相關聯；與每一子陣列相關聯之子陣列輸入/輸出電路，每一子陣列輸入/輸出電路包含耦接至相關聯子陣列之該複數個行之行多工器電路，用於在寫入操作期間將寫入資料輸入至該複數個行中之一所選行中，且在讀取操作期間輸出自一所選行感應之讀取資料之一指示，該行多工器電路中每一與該複數個行相關聯之位元線包含：一單一傳遞閘電晶體；及栓鎖電路，其用於從在讀取操作期間自該行多工器電路輸出之讀取資料之該指示偵測讀取資料，且用於儲存該讀取資料以供由總體輸入/輸出電路隨後讀取。

在一實施例中，該栓鎖電路可與該總體輸入/輸出電路相關聯而提供。然而，此栓鎖電路之操作很可能緩慢。因此，在一實施例中，在每一子陣列輸入/輸出電路中提供單獨栓鎖電路。

自第三態樣觀之，本發明提供一種操作一記憶體裝置之方法，該記憶體裝置包含配置成複數個列及複數個行之記憶體單元之一陣列，至少一位元線與該複數個行中每一行相關聯，該方法包含以下步驟：使用耦接至該複數個行之行多工器電路來在寫入操作期間將寫入資料輸入至該複數個行中一所選行中，且在讀取操作期間輸出自一所選行感應之讀取資料之一指示，該行多工器電路中每一與該複數個行相關聯之位元線具有單一傳遞閘電晶體；及在讀取操作期間，使用栓鎖電路偵測於讀取操作期間來自於從該行多工器電路輸出之讀取資料之該指示的讀取資料，並儲存該讀取資料。

自第四態樣觀之，本發明提供一種記憶體裝置，其包含：記憶體單元構件之一陣列，其配置成複數個列及複數個行，至少一位元線構件與該複數個行中之每一行相關聯；行多工器構件，其耦接至該複數個行，用於在一寫入操作期間將寫入資料輸入至該複數個行中之一所選行，及在一讀取操作期間輸出自一所選行感應之讀取資料之一指示；及栓鎖構件，其用於從在該讀取操作期間自該行多工器構件輸出之讀取資料之該指示，偵測該讀取資料，且用於儲存該讀取資料；該行多工器構件中每一與該複數個行相關聯之位元線包含：一單一傳遞閘電晶體構件。

將參考如在附圖中所圖示之本發明之實施例來僅作為實例而進一步描述本發明。

第4圖圖示記憶體裝置200，其中記憶體陣列劃分成複數個子陣列及相關聯之本端IO電路。每一子陣列及相關聯之本端IO電路可使用本發明之實施例之技術加以建構。如第4圖中所示，提供複數個子陣列行230。儘管在此圖示性實施例中顯示六個子陣列行，但將瞭解，在典型記憶體裝置中，可能提供有顯著更多的子陣列行。每一子陣列行230劃分成複數個子陣列210，每一子陣列210具有相關聯之本端IO電路220。在第4圖中所示之圖示性實例中，每一子陣列行劃分成四個子陣列210及相關聯之本端IO電路220，但將瞭解，在典型記憶體裝置中，可能在每一子陣列行230中提供有顯著多於四個之子陣列結構。

藉由將每一子陣列行230劃分成複數個子陣列，與每一行僅包括單一記憶體陣列之記憶體裝置相比，可顯著減小記憶體裝置中所提供之位元線之長度。此在使用現代記憶體技術(諸如45nm技術)時尤其有益，在現代技術中，個別電晶體非常小，且因此存取轉換電流洩漏為一問題。藉由將位元線長度保持為相對較短，可確保此電流洩漏不影響記憶體裝置之正確操作。

記憶體裝置200具有總體控制區塊240，該總體控制區塊240用以控制總體列解碼器260及總體IO電路250之操作。對於指定之記憶體位址，總體列解碼器將經配置以識別含有經定址記憶體單元之記憶體裝置中之字線，且發出啟用信號至該字線，從而使得對於讀取操作能夠自該經定址記憶體單元進行讀取或對於寫入操作能夠寫入至該經定址記憶體單元。同時，該總體IO電路可基於該位址，識別含有該經定址記憶體單元之相關行，且因此發出控制信號至所需之本端IO電路以在讀取操作之情況下使得感應一讀取資料值，並將其輸出至該總體IO電路，或在寫入操作期間使得將寫入資料輸入至相關行。因此，經由總體列解碼器260、總體IO電路250及相關本端IO電路220，可存取經定址記憶體單元270。

第5圖圖示可見於特定子陣列中之記憶體單元之一行，以及與該行相關聯地提供之相關聯之本端IO電路。在第5圖中所示之特定實例中，子陣列中之每一行由64個記憶體單元之一行300組成。該等記憶體單元可採取多種形式，但在一實施例中，可形成為6T SRAM單元，諸如前文參考第3圖提及之該等單元。一對位元線307、309穿過該記憶體單元的行300，且經由PMOS電晶體305、310而預充電至電壓準位Vdd。詳言之，當一預充電啟用信號設定為高位準時，pre_en_n信號將處於邏輯0值，從而導通PMOS電晶體305、310，以便將位元線上拉至電壓準位Vdd。

兩個PMOS電晶體315、320及兩個NMOS電晶體325、330共同形成跨越位元線307、309而連接之感應放大器電路。在讀取操作期間，預充電啟用信號將斷開，從而使得電晶體305、310斷開，且接著將啟用相關字線以使得行300中之記憶體單元中之一者得以啟動。結果，位元線307、309中之一者上的電壓將開始放電，該位元線放電取決於該記憶體單元中儲存之資料值。在足以使得兩條位元線307、309上之電壓之間的差能夠達到感應放大器可偵測之準位的某一預定時間之後，感應放大器將藉由發出選擇信號至NMOS電晶體345，藉此導通該電晶體而得以接通。此時，感應放大器將快速地將已開始放電之位元線上的電壓下拉至電壓準位0。詳言之，NMOS電晶體325、330中由較高電壓驅動之任一者將迅速地將其輸出拉至邏輯準位0。此感應放大器電路常常稱為栓鎖感應放大器，因此一旦NMOS電晶體325、330中之一者開始比另一者導電性更強時，該等位元線中之一者上之電壓將被非常快速地下拉至邏輯準位0，且該過程在那時係不可逆的。

在啟用感應放大器後不久，若記憶體單元行300含有經定址記憶體單元，則兩個NMOS電晶體335、340(可視為本端IO電路內之行多工器電路之部分)接通，從而使得來自感應放大器之輸出經由線337、342輸出。將瞭解，此時，線337、342上之輸出信號中之一者將處於電壓準位0，而另一輸出信號將大致處於電壓準位Vdd。然而，由於對於每一位元線僅單一NMOS電晶體提供於行多工器中，因此此等傳遞閘電晶體335、340將不會以保持不變之方式傳遞電壓準位Vdd。詳言之，在其輸入處接收Vdd之傳遞閘電晶體335、340之輸出將具有等於Vdd-Vth之稍稍減小之電壓。因此，考慮到認為電壓準位0表示邏輯0值，且認為電壓準位Vdd表示邏輯1值之實例情形，將可見，輸出信號337、342中之一者將表示邏輯0值，而輸出信號中之另一者將具有稍小於表示邏輯1值之電壓的電壓。

該等輸出信號係繞送至栓鎖電路，在一實施例中，該栓鎖電路可採取第6圖中顯示之形式。第6圖中之栓鎖電路在子陣列中之所有行之間共用，因為該等行中僅一行將含有經定址記憶體單元，且因此對於該等行中之僅一者，該等NMOS電晶體335、340將經導通以用於任何特定讀取操作。

在至第6圖之栓鎖電路之輸入處，提供兩個PMOS電晶體350、355。該等兩個PMOS電晶體中接收電壓0輸入之任一者將導通，因此使得將正確讀取資料值儲存於由兩個反相器360、365形成之栓鎖器之儲存元件中。詳言之，將瞭解，若至PMOS電晶體350之輸入處於電壓準位0，則在節點362處將儲存邏輯1值，且在節點364處將儲存邏輯0值。相反地，若在PMOS電晶體355處接收到電壓0輸入，則節點362將處於邏輯0值，且節點364將處於邏輯1值。

如先前所提及，在至栓鎖器之其他輸入處接收之電壓將處於電壓Vdd-Vth，且此將為足夠高之電壓以避免PMOS電晶體350、355接收該電壓而導通。然而，為確保該電壓準位不會隨時間推移而進一步衰減，在一實施例中，在開始讀取操作之前，將輸出線337、342預充電至電壓準位Vdd。

因此，自第5圖及第6圖之以上描述將瞭解，即使行多工器電路中每位元線僅包括單一NMOS電晶體，且因此行多工器僅提供傳遞閘而非真正的轉換閘(從而導致自行多工器之輸出關於感應放大器之輸出稍有修改)，第6圖中之栓鎖電路亦可經建構以對該變化不敏感，以便確保將正確讀取資料值儲存於栓鎖器中。詳言之，栓鎖電路確保儲存於其中之讀取資料係由不受傳遞閘電晶體335、340中一者上的臨限電壓差影響的電壓信號判定。此使得在每一本端IO電路中所需的行多工器電路之大小的非常顯著的減小。如將自第4圖之先前論述所瞭解的，本端IO電路必須跨越記憶體裝置200複製許多次，且因此，此導致跨越記憶體裝置(作為一整體)之非常顯著之空間節省。

第7圖圖示用於包括四行位元單元的子陣列之實例實施例的實例子陣列及相關聯之本端IO電路。因此，可見，第5圖之電路重複四次，在第7圖中由參考數字400、405、410、415來指出。第6圖之栓鎖電路顯示於第7圖之右下角中，且在四個行之間共用。如先前所論述，在任何讀取操作期間，該等行中僅一者將由該行之NMOS傳遞閘電晶體335、340選擇，且因此該等行中僅一者將產生輸出以供儲存於栓鎖電路中。

第7圖中亦顯示預充電電路430、435，其以與第5圖中針對每一行所顯示之預充電電路305、310完全相同之方式操作，且用以將輸出線337、342在任何讀取操作或寫入操作之前上拉至電壓準位Vdd。

第7圖中亦顯示寫入驅動器電路，其採取兩個NMOS電晶體420、425之形式。在寫入操作期間，NMOS電晶體420由待儲存之資料值驅動，而NMOS電晶體425由該資料值之反量來驅動。因此，將瞭解，NMOS電晶體420、425中之一者將導通，從而將相關線337或342下拉至邏輯準位0。當接著啟用用於經定址行之傳遞閘電晶體335、340時，此邏輯0值將傳遞至相關位元線，從而使得所需之資料值儲存於經定址記憶體單元中。儘管感應放大器電路並不用於寫入操作，但兩個PMOS電晶體315、320確保未被向下驅動至邏輯準位0之位元線並不處於任何中間浮動電壓，而替代地向上驅動至Vdd，藉此確保將所需資料值儲存於經定址記憶體單元時之可靠性。因此，作為說明，若寫入驅動器電路使得線337上之電壓被下拉至邏輯準位0，則此將使得位元線307被拉至邏輯準位0。因此，PMOS電晶體302將導通，從而確保將位元線309上拉至電壓準位Vdd。

第8圖為圖示根據本發明之一實施例之在讀取操作或寫入操作期間執行之步驟的流程圖。在步驟500，開始記憶體存取操作，此後在步驟505處，判定該操作為讀取操作還是寫入操作。假定該操作為讀取操作，則該過程進行至步驟510，在步驟510處，停止對位元線之預充電。詳言之，此時，每一行中之電晶體305、310將斷開。此外，應注意，第7圖中顯示之電晶體430、435此時亦將斷開。

在步驟515處，將接著啟用含有經定址記憶體單元的字線。應注意，儘管依次顯示步驟510與515，但此等步驟之次序可反轉，或實際上其可並行執行。

在足以允許位元線中之一者上的電壓放電至可由感應放大器感應之準位的預定感應時間之後，接著藉由發出選擇信號至含有經定址記憶體單元之行中的NMOS電晶體345，而在步驟520處導通感應放大器電路。

此後，在某一預定感應放大器安定時間(給定第5圖中顯示之感應放大器之操作的速度，其將通常為非常短之時間)之後，將在步驟525處導通用於含有經定址記憶體單元之行的傳遞閘電晶體335、340，從而使得經由路徑337、342發出輸出信號。藉由在導通傳遞閘之前等待預定感應放大器安定時間經過，可防止與第6圖之栓鎖電路相關聯的電容影響感應放大器電路之操作，且允許感應放大器電路更快地操作。在步驟530處，使用路徑337、342上之輸出信號來使得將由感應放大器感應之讀取資料值儲存於第6圖之栓鎖電路中。此後，在步驟535處，可將此讀取資料值自該栓鎖電路輸出至第4圖中所示之總體IO電路250。

若在步驟505處，判定記憶體存取操作為寫入操作，則該過程進行至步驟540，在步驟540處，停止預充電電晶體。步驟540等效於針對讀取操作所執行之步驟510。在步驟545處，基於自總體IO電路250發出之控制信號在本端IO電路中啟動寫入電晶體。因此，基於經定址記憶體單元，總體IO電路250將識別含有該經定址記憶體單元之行，且將發出控制信號至與含有該經定址記憶體單元之子陣列相關聯之本端IO電路，以使得寫入驅動器電晶體420、425得以啟動。待寫入至經定址記憶體單元之資料值將提供為來自該總體IO電路250之該等控制信號中之一者，且將決定導通寫入電晶體420、425中之哪一者，儘管步驟545顯示為在步驟540之後，但步驟545之實際的時間點並不關鍵。

在步驟550處，啟用含有經定址記憶體單元之字線，此後，在步驟555處，接著導通所選行之傳遞閘電晶體335、340。結果，自寫入驅動器電晶體420、425之輸出將傳遞至所選行之位元線上，從而使得在步驟560處將所需資料值儲存於經定址記憶體單元中。如先前所提及，感應放大器中之PMOS電晶體315、320將確保兩個位元線上的信號之間的清晰的邏輯1/邏輯0分離，藉此確保經定址記憶體單元之正確操作。

自本發明之實施例的以上描述將瞭解，所論述之技術允許顯著地簡化所提供之行多工器電路，通常記憶體單元每行節省兩個電晶體及一控制線。此方法在用於諸如第4圖中所示之記憶體陣列(其中提供複數個子陣列以便縮短位元線之長度)中時尤其有益，因為在此等記憶體裝置中，行多工器電路在每一本端IO電路中皆需要，且因此需要重複許多次。然而，本發明之實施例之技術不限於此等設計，且亦將導致使用長位元線(穿過記憶體陣列之整個長度)的記憶體裝置中之空間節省。

考慮諸如第4圖中所示實施例，使用短位元線增加記憶體單元之穩定性，且改良操作速度，同時亦減小功率消耗。詳言之，短位元線具有比長位元線小之電容，且因此其電壓將更快地下降，且可能不穩定之單元將因此較不可能丟失其資訊。因此，使用此短位元線導致改良之靜態雜訊邊限(SNM)。此外，短位元線從不會消耗多於將其放電至邏輯準位0所需之總電力的電力，且因為短位元線之容量顯著小於長位元線之容量，因此功率消耗明顯小於長位元線情況下之功率消耗。使用短位元線之另一益處為，在短位元線中比在長位元線中導致更少RC延遲。藉由採用本發明之實施例之技術，使用此等短位元線變得更為實際，因為與每一子陣列相關聯而提供本端IO電路之耗用顯著減小。詳言之，藉由使用此等技術來減小每一本端IO電路中所需之行多工器電路之大小，由此本端IO電路所佔用之面積可顯著減小，藉此緩和對由在記憶體裝置內複製本端IO電路所導致的面積效率之任何不利影響。

本發明之實施例之技術通常可應用於多種技術中，且可用於各種不同類型之記憶體單元。舉例而言，無關於個別記憶體單元係使用整體CMOS(互補金屬氧化物半導體)技術建構還是替代地使用SOI(絕緣體上矽)技術建構，皆可使用本發明。此外，本發明之實施例之技術並不僅限於如第3圖中所示之使用配置為六個電晶體單元之記憶體單元的記憶體裝置，而且可應用於使用受讀取操作及寫入操作兩者影響之各種其他類型記憶體單元之記憶體裝置。

儘管已在本文中描述本發明之特定實施例，但將顯而易見，本發明不限於此，且可在本發明之範疇內進行許多修改及添加。舉例而言，以下附屬請求項之特徵可與獨立請求項之特徵進行各種組合，而不偏離本發明之範疇。

10．．．記憶體單元

12．．．位元線

14．．．位元線

16．．．字線

18．．．字線

20．．．記憶體單元

22．．．位元線

24．．．位元線

30．．．記憶體單元

32．．．位元線

34．．．位元線

40．．．記憶體單元

50．．．記憶體單元

60．．．記憶體單元

70．．．行多工器

72．．．轉換閘

74．．．轉換閘

76．．．轉換閘

78．．．轉換閘

80．．．IO(輸入/輸出)控制區塊

82．．．感應放大器電路

84．．．寫入驅動器電路

100．．．PMOS電晶體

110．．．PMOS電晶體

120．．．NMOS電晶體

130．．．NMOS電晶體

140．．．節點

150．．．節點

160．．．存取電晶體

170．．．存取電晶體

180．．．位元線

190．．．位元線

200．．．記憶體裝置

210．．．子陣列

220．．．本端IO電路

230．．．子陣列行

240．．．總體控制區塊

250．．．總體IO電路

260．．．總體列解碼器

270．．．記憶體單元

300．．．記憶體單元行

305．．．PMOS電晶體

307．．．位元線

309．．．位元線

310．．．PMOS電晶體

315．．．PMOS電晶體

320．．．PMOS電晶體

325．．．NMOS電晶體

330．．．NMOS電晶體

335．．．NMOS電晶體/傳遞閘電晶體

337．．．輸出線

340．．．NMOS電晶體/傳遞閘電晶體

342．．．輸出線

345．．．NMOS電晶體

350．．．PMOS電晶體

355．．．PMOS電晶體

360．．．反相器

362．．．節點

364．．．節點

365．．．反相器

400．．．電路

405．．．電路

410．．．電路

415．．．電路

420．．．NMOS電晶體

425．．．NMOS電晶體

430．．．預充電電路

435．．．預充電電路

第1圖為示意性地圖示一已知記憶體裝置之方塊圖；

第2圖更詳細地圖示提供於第1圖之行多工器及輸入/輸出(IO)控制區塊中之組件；

第3圖圖示6T SRAM記憶體單元之配置，該6T SRAM記憶體單元可用以形成一記憶體裝置之記憶體陣列中的個別記憶體單元；

第4圖示意性地圖示一記憶體裝置之配置，該記憶體裝置包含複數個子陣列，其中每一子陣列及相關聯之本端IO電路可使用本發明之實施例之技術加以建構；

第5圖圖示根據本發明之一實施例之與一子陣列中之記憶體單元之每一行相關聯的本端IO電路；

第6圖圖示栓鎖電路，在一實施例中，該栓鎖電路係提供於每一本端IO電路中，且在相關聯之子陣列的諸行之間共用；

第7圖示意性地圖示根據本發明之一實施例之子陣列及相關聯之本端IO電路；及

第8圖為圖示根據本發明之一實施例之在讀取操作或寫入操作期間執行之步驟的流程圖。

200．．．記憶體裝置

210．．．子陣列

220．．．本端IO電路

230．．．子陣列行

240．．．總體控制區塊

250．．．總體IO電路

260．．．總體列解碼器

270．．．記憶體單元

Claims (16)

1. 一種記憶體裝置，包含：記憶體單元之一陣列，該陣列配置成複數個列及複數個行，至少一位元線與該複數個行中之每一行相關聯；行多工器電路，該行多工器電路耦接至該複數個行，用於在一寫入操作期間將寫入資料輸入至該複數個行中之一所選行，及在一讀取操作期間輸出自一所選行感應之讀取資料之一指示；及栓鎖電路，該栓鎖電路用於從在該讀取操作期間自該行多工器電路輸出之讀取資料之該指示，偵測該讀取資料，且用於儲存該讀取資料；該行多工器電路中每一與該複數個行相關聯之位元線包含：一單一傳遞閘電晶體。
2. 如申請專利範圍第1項所述之記憶體裝置，其中在該讀取操作或該寫入操作期間，該複數個列中之一所選列經啟用以識別該所選行中之一經定址記憶體單元，藉此在該寫入操作期間，將輸入至該所選行中之該寫入資料儲存於該經定址記憶體單元中，且在該讀取操作期間，自該行多工器電路輸出之讀取資料之該指示指出：儲存於該經定址記憶體單元中之該資料。
3. 如申請專利範圍第1項所述之記憶體裝置，進一步包含：用於該複數個行中之每一行之感應放大器電路，每 一感應放大器電路連接至該相關聯行之該至少一位元線，且在該讀取操作期間，該感應放大器電路自該相關聯行感應該讀取資料，且將該讀取資料輸出至該行多工器電路。
4. 如申請專利範圍第3項所述之記憶體裝置，其中自用於該所選行之該行多工器電路輸出之讀取資料之該指示係歸因於該行多工器電路中之該傳遞閘電晶體中之一者上的一臨限電壓差，而不同於由與該所選行相關聯之該感應放大器電路感應之該讀取資料，且該栓鎖電路經建構以在偵測待儲存之該讀取資料時對該臨限電壓差不敏感。
5. 如申請專利範圍第3項所述之記憶體裝置，其中：對於每一行，該相關聯之至少一位元線包含：一對位元線；在該讀取操作之前，該對位元線經預充電至一第一電壓準位；在該讀取操作期間，該感應放大器電路藉由偵測該相關聯行之該對位元線之間的電壓之一差異，而偵測該讀取資料值，且取決於該偵測而將該對位元線中之一者上的該電壓驅動至一第二電壓準位。
6. 如申請專利範圍第5項所述之記憶體裝置，其中在該 讀取操作期間，該行多工器電路啟用耦接至該所選行之該對位元線的一對傳遞閘電晶體，自該對傳遞閘電晶體之該輸出提供自該行多工器電路輸出之讀取資料之該指示，且該指示係歸因於該對傳遞閘電晶體中之一者上的一臨限電壓差，而不同於由與該所選行相關聯之該感應放大器電路感應之該讀取資料。
7. 如申請專利範圍第6項所述之記憶體裝置，其中：自該行多工器電路輸出之讀取資料之該指示包含：第一電壓信號及第二電壓信號，該等電壓信號中之一者的值受該臨限電壓差之影響；且該栓鎖電路經配置以藉由確保儲存於該栓鎖電路中之該讀取資料係由不受該臨限電壓差影響之該電壓信號來決定，而自讀取資料之該指示來偵測該讀取資料。
8. 如申請專利範圍第1項所述之記憶體裝置，其中該行多工器電路中之每一傳遞閘電晶體為一NMOS電晶體。
9. 如申請專利範圍第7項所述之記憶體裝置，其中：該行多工器電路中之每一傳遞閘電晶體為一NMOS電晶體；且該栓鎖電路包含：並行地耦接於一參考電壓與一儲存元件之間的一對PMOS電晶體，自該行多工器電路輸出之該第一電壓信號及該第二電壓信號係提供至該對 PMOS電晶體之個別閘極。
10. 如申請專利範圍第9項所述之記憶體裝置，其中在該讀取操作之前，該對PMOS電晶體之該等閘極經預充電至一第一電壓準位。
11. 如申請專利範圍第3項所述之記憶體裝置，其中：對於每一行，該相關聯之至少一位元線包含：一對位元線；且每一感應放大器電路包括：一對交叉連接之電晶體，在該寫入操作期間，該對交叉連接之電晶體用以避免該對位元線中之一者在程式化一經定址記憶體單元期間浮動。
12. 一種總體記憶體裝置，包含：複數個如申請專利範圍第1項所述之記憶體裝置；及總體輸入/輸出電路，在一讀取操作期間，該總體輸入/輸出電路接收儲存於至少一栓鎖電路中之該讀取資料作為輸入。
13. 一種記憶體裝置，包含：複數個子陣列，每一子陣列包含：配置成複數個列及複數個行之複數個記憶體單元，至少一位元線與該複數個行中之每一行相關聯； 與每一子陣列相關聯之子陣列輸入/輸出電路，每一子陣列輸入/輸出電路包含：耦接至該相關聯子陣列之該複數個行之行多工器電路，用於在一寫入操作期間將寫入資料輸入至該複數個行中之一所選行，且在一讀取操作期間輸出自一所選行感應之讀取資料之一指示，該行多工器電路中每一與該複數個行相關聯之位元線包含：一單一傳遞閘電晶體；一總體輸入/輸出電路，該總體輸入/輸出電路用於一讀取操作；及栓鎖電路，該栓鎖電路用於從在該讀取操作期間自該行多工器電路輸出之讀取資料之該指示，偵測該讀取資料，且用於儲存該讀取資料以供該總體輸入/輸出電路隨後讀取。
14. 如申請專利範圍第13項所述之記憶體裝置，其中單獨栓鎖電路提供於每一子陣列輸入/輸出電路中。
15. 一種操作一記憶體裝置之方法，該記憶體裝置包含，配置成複數個列及複數個行之記憶體單元之一陣列，至少一位元線與該複數個行中之每一行相關聯，該方法包含以下步驟：使用耦接至該複數個行之行多工器電路來在一寫入操作期間將寫入資料輸入至該複數個行中之一所選行，及在一讀取操作期間輸出自一所選行感應之讀取資料之一 指示，該行多工器電路中每一與該複數個行相關聯之位元線具有：一單一傳遞閘電晶體；及在一讀取操作期間，使用栓鎖電路在該讀取操作期間來自從該行多工器電路輸出之讀取資料之該指示，偵測該讀取資料，並儲存該讀取資料。
16. 一種記憶體裝置，包含：記憶體單元構件之一陣列，該陣列配置成複數個列及複數個行，至少一位元線構件與該複數個行中之每一行相關聯；行多工器構件，該行多工器構件耦接至該複數個行，用於在一寫入操作期間將寫入資料輸入至該複數個行中之一所選行，及在一讀取操作期間輸出自一所選行感應之讀取資料之一指示；及栓鎖構件，該栓鎖構件用於從在該讀取操作期間自該行多工器構件輸出之讀取資料之該指示，偵測該讀取資料，且用於儲存該讀取資料；該行多工器構件中每一與該複數個行相關聯之位元線構件包含：一單一傳遞閘電晶體構件。