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TWI473173B - 半導體元件及其製造方法 - Google Patents

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TWI473173B
TWI473173B TW98144228A TW98144228A TWI473173B TW I473173 B TWI473173 B TW I473173B TW 98144228 A TW98144228 A TW 98144228A TW 98144228 A TW98144228 A TW 98144228A TW I473173 B TWI473173 B TW I473173B
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高登Ｍ 葛利夫納
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半導體組件工業公司
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Description

半導體元件及其製造方法
本發明通常涉及半導體元件，且更具體地說，涉及功率切換半導體元件。
金屬氧化物半導體場效應電晶體(「MOSFET」)是一類常見的功率切換裝置。MOSFET裝置包括源極區、汲極區、在源極區和汲極區之間延伸的通道區，以及鄰近通道區設置的閘極結構。閘極結構包括鄰近通道區設置並靠薄的介電質層與通道區分隔開的導電的閘極電極層。當向閘極結構施加足夠強度的電壓以將MOSFET裝置置於導通狀態時，在源極區和汲極區之間形成導電通道區，從而允許電流流經該裝置。當向閘極施加的電壓不足以引起通道的形成時，不流通電流，並且MOSFET裝置處於關閉狀態。如本領域中具有通常知識者所瞭解的，MOSFET可以是P通道場效應電晶體、N通道場效應電晶體、空乏型裝置等等。
當今的高壓功率開關市場主要受兩個主要因素驅動：擊穿電壓(「BVdss」)和導通電阻(「Rdson」)。對具體的應用場合來說，要求最低的擊穿電壓，並且在實際應用中，設計者通常能夠滿足BVdss的規格。然而，這經常是以Rdson為代價的。對高壓功率切換裝置的製造者和使用者來說，這種性能上的取捨是設計上的主要挑戰。另一個挑戰的出現是因為功率MOSFET裝置在P型導電性主體區(body region)和N型導電性外延區之間具有固有P-N二極體。此固有P-N二極體在一定操作條件下開啟，並跨過P-N接面儲存電荷。當向P-N二極體施加突然的反向偏壓時，儲存的電荷產生負電流，直到電荷完全耗盡為止。電荷耗盡的時間稱為反向恢復時間(「Trr」)，且此時間使功率MOSFET裝置的切換速度延遲。另外，由於峰值反向恢復電流(「Irr」)和反向恢復時間，儲存的電荷(「Qrr」)同樣引起切換電壓準位的損耗。
一種減小Rdson並提高切換速度的技術是在同一溝槽中形成溝槽閘極結構(trench gate structure)和場板(field plate)，其中在溝槽內溝槽閘極結構位於場板的上方。溝槽閘極連接到源極。這種結構的缺點是採用了複雜並且昂貴的處理技術。
因此，擁有具有較低Rdson同時具有較高擊穿電壓和較低切換損耗，即低Qrr損耗的半導體元件以及製造此半導體元件的方法是有利的。對半導體元件來說，有成本效益的製造更加有利。
主要地，本發明提供了一種半導體元件，該半導體元件包括場板和半導體裝置，該半導體裝置例如場效應電晶體或溝槽式場效應電晶體(trench field effect transistor)、垂直功率場效應電晶體、功率場效應電晶體，或其組合。應注意，功率場效應電晶體也稱為垂直功率裝置，且垂直場效應電晶體也稱為功率裝置。
根據一實施例，半導體元件藉由提供半導體材料而製成，該半導體材料較佳地包括具有在基板上形成的主體區的外延層。閘極溝槽在半導體材料中形成並延伸穿過主體區。閘極結構在閘極溝槽中形成。源極區在外延層的與閘極溝槽橫向相鄰的部分中形成。具有側壁和底的分離的場板溝槽在半導體材料中形成，並且延伸穿過源極區和主體區。導電材料在場板溝槽中形成，並且經由介電質材料層與場板溝槽的側壁隔開。對主體區、源極區以及溝槽場板形成自對準的結合在一起的或一體化的電接觸。因為電接觸是自對準的一體化結構，其減小了構成半導體元件的電晶體的尺寸。
根據另一實施例，半導體元件包括包含閘極結構的閘極溝槽和包含場板的分離的場板溝槽。主體區介於閘極溝槽和場板溝槽之間，而源極區位於主體區中。自對準的結合在一起的或一體化的接觸與主體區、源極區以及場板相接觸。
圖1是根據本發明的實施例的半導體元件10的一部分在製作過程中的剖視圖。應注意到，圖1所示的剖視圖是沿圖18所示的剖面線1-1所表示的區域截取的，但是在比圖18所示的更早的製造階段。圖1所示的是具有相對的表面14和16的半導體材料12。表面14也稱為正面或頂面，且表面16也稱為底面或背面。根據一實施例，半導體材料12包括設置在半導體基板18上的外延層20。較佳地，基板18是用N型摻雜劑或雜質材料重摻雜的矽，而外延層20是用N型摻雜劑輕摻雜的矽。基板層18的電阻率可小於約0.01歐姆-釐米(Ω-cm)，而外延層20的電阻率可大於約0.1Ω-cm。基板層18為流經功率電晶體的電流提供低電阻導電通道，並對在半導體材料12的底面16上形成的底部汲極導體(drain conductor)、頂部汲極導體或這兩導體提供低電阻電連接。用N型摻雜劑摻雜的區域或層稱為具有N型導電性或N導電性類型的區域，而用P型摻雜劑摻雜的區域或層稱為具有P型導電性或P導電性類型的區域。N型摻雜劑也稱為N型雜質材料，而P型摻雜劑也稱為P型雜質材料。
介電質材料層26在外延層20上形成或由外延層20形成。根據一實施例，介電質層26的材料是厚度在約200埃()到約1,000範圍內的二氧化矽。形成二氧化矽層26的技術是為本領域中具有通常知識者所熟知的。植入遮罩(implant mask)(未顯示)在介電質層26上形成。作為舉例，植入遮罩是具有將介電質層26的部分曝露的開口的光阻。P型導電性摻雜劑層(未顯示)在外延層20中形成。摻雜劑層可通過將雜質材料比如，例如硼植入到外延層20中來形成。硼可以以約1×1013 離子每平方釐米(離子/cm2 )到約1×1014 離子/cm2 範圍內的劑量且在約100千電子伏特(keV)到約400keV範圍內的植入能量植入。形成摻雜劑層的技術不限於植入技術。遮罩結構被除去。
保護層28在介電質層26上形成。保護層28可以是厚度在約500到約2,000範圍內的氮化矽。根據一實施例，介電質層26具有約300的厚度，且保護層28具有約1,000的厚度。較佳地，選擇層26和層28的材料以使得保護層28限制氧擴散，並因此防止下面的層氧化。儘管保護層28被顯示為單層材料，但其也可是不同材料類型的多層結構。外延層20藉由加熱到在約攝氏1,000度(℃)到約1,200℃範圍內的溫度來退火。使外延層20退火驅使摻雜劑層的雜質材料形成摻雜區30，摻雜區30又稱為主體區。
厚度在約1,000到約5,000範圍內的介電質材料層32在保護層28上形成。介電質層32用作硬遮罩(hardmask)。作為舉例，介電質材料層32是由厚度約為2,000的原矽酸四乙酯(tetraethylorthosilicate)(TEOS)分解形成的氧化物。由TEOS分解形成的氧化物層稱為TEOS層。可替換地，TEOS層32可稱為硬遮罩層或TEOS硬遮罩層。將光阻層圖案化(patterned)在TEOS層32上，以形成具有遮罩構件34和曝露TEOS層32的部分的開口36的遮罩結構33。遮罩結構34又稱為蝕刻遮罩。除去TEOS層32的被曝露的部分，形成曝露保護層28的部分的開口38。除去遮罩結構33。
現在參考圖2，通過除去保護層28的被曝露的部分以及除去介電質層26的和外延層20的在保護層28的被曝露的部分下面的部分，而在外延層20中形成具有側壁42和底44的溝槽40和40A。應注意，為清楚起見，將參考符號「A」附加到了與主體區30橫向隔開的溝槽。儘管溝槽40A與溝槽40相似，但溝槽40A用作閘極接觸(gate contact)的一部分。層28、26和20的部分可採用異向性蝕刻技術比如，例如反應離子蝕刻來除去。儘管溝槽40和溝槽40A顯示為終止於外延層20，但此並不是本發明的限制。例如，溝槽40和40A可延伸到基板18中。蝕刻技術、溝槽的個數以及在外延層20中形成的溝槽的形狀都不是本發明的限制。TEOS層32採用，例如，濕式剝離技術(wet stripping technique)來除去。較佳地，厚度在約750到約1,500範圍內的犧牲氧化層(沒有顯示)在溝槽40和40A的側壁42和底44上形成。作為舉例，犧牲氧化層具有約1,000的厚度。使用稀釋的氫氟酸溶液除去犧牲氧化層，曝露溝槽40和40A的側壁42和底44。閘極介電質材料在溝槽40和40A的側壁42和底44上形成。較佳地，閘極介電質材料46是厚度在約50到約300範圍內的氧化物。應注意，保護層28中的開口的寬度可在約0.2微米(μm)到約1.0μm範圍內，採用箭頭48表示，而保護層28中的相鄰開口之間的間距或距離在約0.8μm到約3.0μm的範圍內，取決於裝置的理想的操作電壓，用箭頭50表示。
現在參考圖3，導電材料層比如，例如厚度在約250到約1,000範圍內的多晶矽52在閘極氧化物層46上以及在氮化矽保護層28的剩餘部分的上面形成。為清楚起見，氮化矽保護層28的剩餘部分統稱為氮化矽保護層28或保護層28。作為舉例，多晶矽層52具有約500的厚度，並且用N型雜質材料，比如磷來摻雜。可替換地，多晶矽52用P型雜質材料比如，例如砷來摻雜。
現在參考圖4，多晶矽層52被異向性地蝕刻，以沿側壁42在閘極氧化物層46的部分的上面形成間隔體(spacer)54。多晶矽間隔體54和閘極氧化物層46形成閘極結構。厚度在約250到約1,000範圍內的介電質材料層56在多晶矽間隔體54上、在閘極氧化物層46的在底44上面的部分上以及在氮化矽保護層28的上面形成。根據一實施例，介電質層56是厚度約為500的氮化矽。
現在參考圖5，氮化矽層56被異向性地蝕刻，以在多晶矽間隔體54的上面形成間隔體58。異向性地蝕刻多晶矽和氮化矽層的技術是本領域中具有通常知識者所熟知的。厚度在約2,000到約10,000範圍內的介電質材料層生長在沒有氮化物保護的區域上。作為舉例，介電質材料層是經由濕性環境中的氧化作用形成的氧化物，該環境加厚底44上面的介電質材料。底44上面的加厚了的氧化物層由參考符號60識別。
現在參考圖6，採用選擇性地除去保護層28的材料的濕式蝕刻劑(wet etchant)，亦即當保護層28是氮化矽時除去氮化矽的濕式蝕刻劑，將保護層28從氧化物層26上去除。另外，該濕式蝕刻劑還除去氮化矽間隔體58。採用例如化學氣相沉積(CVD)在溝槽40和40A中以及在介電質層46的上面形成低電阻材料層62。較佳地，該低電阻材料是耐火的金屬矽化物比如，例如矽化鎢。
現在參考圖7，矽化鎢層62被蝕刻掉，矽化鎢插塞64留在溝槽40和40A中。光阻層圖案化在矽化鎢插塞64、氧化物層26以及多晶矽間隔體54和閘極介電質層46的被曝露的部分的上面，以形成具有遮罩構件68和將氧化物層26的部分曝露的開口70的遮罩結構66。遮罩結構66又稱為植入遮罩。然後，N型導電性的摻雜劑區或摻雜劑層72在外延層20的無遮罩構件68保護的部分中，亦即外延層20的在介電質層26的由開口70所曝露的部分下面的區域中形成。根據一實施例，摻雜劑區72通過植入N型導電性雜質材料比如，例如劑量在約1×1014 原子/cm2 到約5×1016 原子/cm2 範圍內並且植入能量在約20keV到約500keV範圍內的磷或砷而形成。摻雜區72從表面14延伸到外延層20中，延伸的垂直距離小於主體區30延伸到外延層20中的垂直距離，並且該摻雜區72用作源極區。除去遮罩結構66。
現在參考圖8，厚度在約1,000到約3,000範圍內的介電質材料層74在氧化物層26以及閘極介電質層46、多晶矽間隔體54和矽化鎢插塞64的被曝露的部分的上面形成。根據一實施例，介電質層74的材料是厚度約為2,000的TEOS。厚度在約1,000到約3,000範圍內的氮化矽層76在TEOS層74上形成。較佳地，氮化矽層76具有約2,000的厚度。光阻層圖案化在氮化矽層76的上面，以形成具有遮罩構件78和將氮化矽層76的部分曝露的開口80的遮罩結構77。遮罩結構77又稱為蝕刻遮罩。
現在參考圖9，除去氮化矽層76的被曝露的部分和TEOS層74的在氮化矽層76的被曝露的部分下面的部分，以形成曝露外延層20在相鄰溝槽40之間的部分的開口。作為舉例，採用異向性反應離子蝕刻除去氮化矽層76的部分和TEOS層74的部分。可選地，可調整異向性蝕刻以使TEOS層74的一部分保留在開口中而用作遮罩氧化物(screen oxide)。除去遮罩結構77。根據一實施例，藉由將N型導電性雜質材料比如，例如劑量在約1×1014 原子/cm2 到約5× 1016 原子/cm2 範圍內，植入能量在約5keV到約30keV範圍內的磷或砷植入源極區72，而形成摻雜劑區82。摻雜劑區82從表面14延伸到源極區72中，延伸的垂直距離小於源極區72延伸到外延層20中的垂直距離，摻雜劑區82增加了源極區72的雜質材料濃度，並用作增強型源極區。
仍然參考圖9，厚度在約250到約1,000範圍內的氮化矽層84在外延層20的被曝露的部分上和氮化矽層76上形成。較佳地，氮化矽層84具有約500的厚度。
現在參考圖10，氮化矽層84被異向性地蝕刻，以沿氮化矽層76和TEOS層74形成間隔體86。採用異向性蝕刻技術比如，例如反應離子蝕刻形成延伸穿過主體區30和外延層20的具有側壁92和底94的溝槽90。儘管溝槽90顯示為延伸穿過主體區30和外延層20進入基板18中，此並不為本發明的限制。例如，溝槽90可延伸穿過主體區30並終止或結束在外延層20中。較佳地，溝槽90在相鄰的溝槽40之間形成。因此，溝槽90與溝槽40交替相間。厚度在約500到約10,000範圍內的介電質材料層98在底94上、沿側壁92、沿氮化矽間隔體86以及在氮化矽層76上形成。厚度在約1,000到約3,000範圍內的導電層100在介電質層98上形成。作為舉例，溝槽90內的介電質層98的材料是厚度約為600的TEOS，而導電層100是用P型雜質材料比如硼摻雜的並且厚度約為2,000的多晶矽。可替換地，導電層100的材料是用N型雜質材料摻雜的多晶矽，或者其可為任何數量的其他導電性材料或導電性材料的組合。
現在參考圖11，多晶矽層100被回蝕，以在溝槽90中形成多晶矽插塞102。應注意，多晶矽插塞102通過介電質層98與外延層20和摻雜劑區30、72以及82隔開，並用作場板。
現在參考圖12，採用濕式蝕刻劑異向性地蝕刻介電質層98以使介電質層98的部分凹進去，由此形成在多晶矽插塞102和摻雜劑區30、72以及82之間的間隙104。較佳地，間隙104在從表面14垂直地延伸到側壁92的與主體區30橫向相鄰的部分。間隙104曝露多晶矽插塞102的側壁和側壁92的部分。
現在參考圖13，厚度在約250到約1,000範圍內的多晶矽層106在間隙104中、在多晶矽插塞102和氮化矽層76的上面以及鄰近氮化矽間隔體86而形成。多晶矽層106可不摻雜或用N型導電性或P型導電性雜質材料摻雜。間隙104延伸到主體區30中的深度不是本發明的限制。
現在參考圖14，多晶矽層106被蝕刻，指狀體或部分108留在間隙104中。部分108將主體區30電連接到場板102。較佳地，執行退火，使雜質材料從部分108橫向擴散到主體區30中和多晶矽插塞102中。
現在參考圖15，氮化矽間隔體86和鄰近氮化矽間隔體86的氮化矽層76被蝕刻，以為形成交錯的臺階接觸區做準備。應注意，形成交錯的臺階接觸區是可選的。光阻層圖案化在氮化矽層76、多晶矽插塞102、多晶矽指狀體108以及交錯的臺階上面，以形成具有遮罩構件114和開口116的遮罩結構112，開口116曝露氮化矽層76在溝槽40A，即與主體區30橫向隔開的溝槽上面的部分。遮罩結構112又稱為蝕刻遮罩。介電質層76的被曝露的部分和介電質層74在介電質層76的被曝露的部分下面的部分被異向性地蝕刻，以曝露溝槽40A中的矽化鎢插塞64和多晶矽間隔體54。除去遮罩結構112。
現在參考圖16，耐火金屬層120被共形地沉積在氮化矽層76、交錯臺階接觸區、增強型源極區82、多晶矽插塞102以及多晶矽指狀體108的上面。導電材料層122在金屬層120的上面形成。作為舉例，耐火金屬是鈦-氮化鈦雙層(titanium-titanium nitride bilayer)，而導電層122可為厚度在約0.4μm到約5.0μm的範圍內的鋁合金。光阻層圖案化在導電層122上，以形成具有遮罩構件126和開口128的遮罩結構124。遮罩結構124又稱為蝕刻遮罩。因此，部分108和導電層120和122形成自對準電連接或自對準電接觸，其將多晶矽插塞或場板102與主體區30和源極區72電連接。
現在參考圖17，導電材料122的被曝露的部分和耐火金屬層120在導電材料122的被曝露的部分下面的部分被蝕刻，以將閘極接觸130與源-主體-場板接觸(source-body-field plate contact)132電隔離。除去遮罩結構124。圖18是根據本發明的實施例的半導體元件10的俯視圖。
圖18所示出的是與源-主體-場板接觸140交替相間的閘極區132。閘極區132延伸到閘極接觸觸頭134。另外，圖18顯示出溝槽終止區142和邊封接觸區144。
至此，應認識到，提供了具有溝槽閘極結構和形成在溝槽中的場板的半導體元件10和用於製造該半導體元件的方法。溝槽閘極結構和用於場板的溝槽延伸穿過主體區。因此，閘極結構和場板在分離的溝槽中形成。此外，用於場板的溝槽延伸穿過源極區。使用自對準的導電材料，場板電連接到主體區和源極區。因為源和主體接觸是在場板溝槽範圍內自對準的，並且導電材料與場板、主體區以及源極區相連，所以其又稱為一體化的自對準接觸、一體化自對準電接觸、結合在一起的自對準接觸或者結合在一起的自對準電接觸。使用一體化自對準接觸的優點是其在不採用複雜的或昂貴的處理步驟的情況下，允許通過形成垂直接觸表面而不是橫向接觸表面而形成具有小幾何結構的半導體元件。
儘管在此公開了一些較佳的實施例和方法，但對於本領域中的技術人員來說很明顯的是，依據前述的公開，可對上述實施例和方法做出變化和修改而不偏離本發明的主旨和範圍。例如，半導體裝置可以是垂直裝置或者橫向裝置。本發明旨在只限於由所附技術方案和適用法律的規則和法則要求的範圍。
10．．．半導體元件
12．．．半導體材料
14．．．表面
16．．．表面
18．．．半導體基板
20．．．外延層
26．．．介電質材料層/氧化物層
28．．．保護層
30．．．摻雜區
32．．．TEOS層
33．．．遮罩結構
34．．．遮罩構件
36．．．開口
38．．．開口
40．．．溝槽
40A．．．溝槽
42．．．側壁
44．．．底
46．．．閘極氧化物層/閘極介電質層
48．．．開口的寬度
50．．．相鄰開口之間的間距
52．．．多晶矽
54．．．多晶矽間隔體
56．．．介電質材料層
58．．．間隔體
60．．．氧化物層
62．．．低電阻材料層/矽化鎢層
64．．．矽化鎢插塞
66．．．遮罩結構
68．．．無遮罩構件
70．．．開口
72．．．源極區/摻雜區
74．．．介電質層/TEOS層
76．．．氮化矽層
77．．．遮罩結構
78．．．遮罩構件
80．．．開口
82．．．摻雜劑區
84．．．氮化矽層
86．．．間隔體
90．．．溝槽
92．．．側壁
94．．．底
98．．．介電質材料層
100．．．導電層
102．．．多晶矽插塞
104．．．間隙
106．．．多晶矽層
108．．．多晶矽指狀體
112．．．遮罩結構
114．．．遮罩構件
116．．．開口
120．．．金屬層
122．．．導電材料層
124．．．遮罩結構
126．．．遮罩構件
128．．．開口
130．．．閘極接觸
132．．．閘極區
134．．．閘極接觸觸頭
140．．．源-主體-場板接觸
142．．．溝槽終止區
144．．．邊封接觸區
根據下面詳細的說明，結合附圖將會更好地理解本發明，附圖中相同的參考符號指示相同的構件，且在附圖中：
圖1是根據本發明的實施例的半導體元件在早期的製造階段的沿圖18中的剖面線1-1所示區域截取的剖視圖；
圖2是圖1的半導體元件在較後的製造階段的剖視圖；
圖3是圖2的半導體元件在較後的製造階段的剖視圖；
圖4是圖3的半導體元件在較後的製造階段的剖視圖；
圖5是圖4的半導體元件在較後的製造階段的剖視圖；
圖6是圖5的半導體元件在較後的製造階段的剖視圖；
圖7是圖6的半導體元件在較後的製造階段的剖視圖；
圖8是圖7的半導體元件在較後的製造階段的剖視圖；
圖9是圖8的半導體元件在較後的製造階段的剖視圖；
圖10是圖9的半導體元件在較後的製造階段的剖視圖；
圖11是圖10的半導體元件在較後的製造階段的剖視圖；
圖12是圖11的半導體元件在較後的製造階段的剖視圖；
圖13是圖12的半導體元件在較後的製造階段的剖視圖；
圖14是圖13的半導體元件在較後的製造階段的剖視圖；
圖15是圖14的半導體元件在較後的製造階段的剖視圖；
圖16是圖15的半導體元件在較後的製造階段的剖視圖；
圖17是圖16的半導體元件在較後的製造階段的剖視圖；以及
圖18是圖17所示的半導體元件的俯視圖。
10．．．半導體元件
12．．．半導體材料
14．．．表面
16．．．表面
18．．．半導體基板
20．．．外延層
26．．．介電質材料層
30．．．摻雜區
40．．．溝槽
40A．．．溝槽
42．．．側壁
44．．．底
46．．．閘極氧化物層
54．．．多晶矽間隔體
60．．．氧化物層
64．．．矽化鎢插塞
72．．．源極區
74．．．介電質層/TEOS層
76．．．氮化矽層
82．．．摻雜劑區
90．．．溝槽
92．．．側壁
94．．．底
98．．．介電質材料層
102．．．多晶矽插塞
108．．．多晶矽指狀體
120．．．金屬層
130．．．閘極接觸
132．．．閘極區

Claims (16)

  1. 一種用於製造一半導體元件的方法，其包括：提供具有一第一主表面和一第二主表面以及具有一主體區的一半導體材料；在該半導體材料中形成一第一溝槽，該第一溝槽具有至少一個側壁；在該第一溝槽的一部分中形成一閘極結構；鄰近該第一溝槽形成一源極區；在該半導體材料中形成一第二溝槽，該第二溝槽延伸穿過該源極區的一部分並且具有一側壁；在該第二溝槽中形成一第一介電質材料層；在該第二溝槽的一部分中形成一導電材料，該導電材料在該第二溝槽中之該第一介電質材料層的上面；藉由除去在該第二溝槽中之該第一介電質材料層之一部分在該半導體材料與該第二溝槽的該部分中之該導電材料之間形成一間隙；在該間隙中形成一導電結構；以及形成一自對準的電連接，該自對準的電連接接觸該源極區、該半導體材料、該間隙中的該導電結構及該第二溝槽的該部分中之該導電材料，以將該第二溝槽中的該導電材料與該源極區和該主體區電連接。
  2. 如請求項1的方法，其中在該第二溝槽的該部分中形成該導電材料包括在該第一介電質材料層的上面形成多晶矽。
  3. 如請求項2的方法，更包括在該第一介電質材料層上面的該多晶矽的一部分的上面形成矽化物。
  4. 如請求項3的方法，更包括在該第一介電質材料層上面的該多晶矽和該第二溝槽的該側壁之間形成該間隙。
  5. 如請求項4的方法，其中形成該間隙包括除去在該第一介電質材料層上面的該多晶矽和該第二溝槽的該側壁之間的該第一介電質材料層的該部分。
  6. 如請求項4的方法，其中在該間隙中形成該導電結構包括在該間隙中形成該多晶矽。
  7. 如請求項6的方法，其中在該間隙中的該多晶矽用一第一導電類型雜質材料摻雜。
  8. 如請求項7的方法，更包括將該雜質材料從該間隙中的該多晶矽橫向擴散到該半導體材料中。
  9. 如請求項1的方法，更包括提高該源極區的一部分的一摻雜劑濃度。
  10. 如請求項9的方法，其中形成該第二溝槽包括通過具有經提高摻雜劑濃度之該源極區的該部分而形成該第二溝槽。
  11. 一種用於製造一半導體元件的方法，其包括：提供一半導體材料；在該半導體材料中形成一第一溝槽；在該第一溝槽中形成一閘極結構；在該半導體材料的鄰近該第一溝槽的一部分中形成一第一導電類型的一摻雜區； 在該摻雜區的一部分中形成一源極區；鄰近該第一溝槽形成一場板，該場板延伸到該摻雜區中，其中形成該場板包括：在該半導體材料中形成一第二溝槽，該第二溝槽具有側壁；在該第二溝槽的該等側壁上面形成一第一介電質材料層；以及在該第二溝槽的該等側壁上面形成多晶矽；凹陷該第一介電質材料層的一部分以形成一間隙在該間隙中形成一導電材料；以及形成一自對準的電互連，其接觸該源極區、該半導體材料、該間隙中的該導電材料和該場板。
  12. 如請求項11的方法，更包括在該間隙中形成該多晶矽。
  13. 如請求項12的方法，更包括增加該第一導電類型的該摻雜區的一濃度。
  14. 一種半導體元件，其包括：一半導體材料，其具有一第一主表面和一第二主表面；一閘極結構，其延伸到該半導體材料中，其中該閘極結構包括：一第一溝槽，其從該第一主表面延伸到該半導體材料中，該第一溝槽具有側壁和一底；一第一介電質材料層，其在該第一溝槽的該等側壁和該底上形成； 一第一導電材料，其在該第一介電質材料層上形成，以及更包括一源極區，該源極區鄰近該第一溝槽，並且從該第一主表面延伸到該半導體材料中；以及一場板，其延伸穿過該源極區，其中該場板包括：一第二溝槽，其穿過該源極區延伸到該半導體材料中，該第二溝槽具有側壁和一底；一第二介電質材料層，其在該等側壁的部分上和該底的上面形成；一第二導電材料，其在該第二介電質材料層的一部分上形成；一間隙，其以一第三導電材料填滿，其中經填滿之該間隙在該第二溝槽的該等側壁的一部分和該第二導電材料之間；一第四導電材料，其與該半導體材料、該第二導電材料以及該第三導電材料電接觸，其中該第四導電材料作為一自對準接觸，其與該場板和該源極區接觸。
  15. 如請求項14的半導體元件，更包括：一第三溝槽，其從該第一主表面延伸到該半導體材料中，該第三溝槽具有側壁和一底；該第一介電質材料層，其在該第三溝槽的該等側壁和該底上形成；該源極區，其鄰近該第三溝槽並且從該第一主表面延伸到該半導體材料中；以及其中該第二溝槽在該第一溝槽和該第三溝槽之間。
  16. 如請求項14的半導體元件，其中該第二導電材料和該第三導電材料是多晶矽。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI405270B (zh) * 2009-01-07 2013-08-11 尼克森微電子股份有限公司 低閘極電荷的溝槽式功率半導體之製造方法及其結構
US7977193B1 (en) * 2010-08-20 2011-07-12 Monolithic Power Systems, Inc. Trench-gate MOSFET with capacitively depleted drift region
TWI455190B (zh) * 2011-02-08 2014-10-01 Advanced Power Electronics Corp 溝渠式功率金氧半場效電晶體陣列及其製造方法
WO2012144147A1 (ja) 2011-04-20 2012-10-26 パナソニック株式会社 縦型ゲート半導体装置およびその製造方法
US8697560B2 (en) 2012-02-24 2014-04-15 Semiconductor Components Industries, Llc Process of forming an electronic device including a trench and a conductive structure therein
US9070585B2 (en) * 2012-02-24 2015-06-30 Semiconductor Components Industries, Llc Electronic device including a trench and a conductive structure therein and a process of forming the same
US8753935B1 (en) 2012-12-21 2014-06-17 Alpha And Omega Semiconductor Incorporated High frequency switching MOSFETs with low output capacitance using a depletable P-shield
US8951867B2 (en) 2012-12-21 2015-02-10 Alpha And Omega Semiconductor Incorporated High density trench-based power MOSFETs with self-aligned active contacts and method for making such devices
US8809948B1 (en) 2012-12-21 2014-08-19 Alpha And Omega Semiconductor Incorporated Device structure and methods of making high density MOSFETs for load switch and DC-DC applications
US9105494B2 (en) 2013-02-25 2015-08-11 Alpha and Omega Semiconductors, Incorporated Termination trench for power MOSFET applications
CN104835739B (zh) * 2014-02-10 2018-06-05 北大方正集团有限公司 功率晶体管的制造方法和功率晶体管
KR102755169B1 (ko) * 2018-11-02 2025-01-17 삼성전자주식회사 반도체 소자 및 그의 제조방법
CN113690301B (zh) * 2020-05-18 2024-01-26 华润微电子（重庆）有限公司 半导体器件及其制备方法
EP3975246A1 (en) 2020-09-25 2022-03-30 Infineon Technologies Austria AG Semiconductor die and method of manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1917233A (zh) * 2005-08-15 2007-02-21 谢福渊 具有低栅极电阻和缩小源极接触空间的高密度沟槽mosfet
US20080073707A1 (en) * 2006-09-27 2008-03-27 Darwish Mohamed N Power MOSFET with recessed field plate

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6156606A (en) * 1998-11-17 2000-12-05 Siemens Aktiengesellschaft Method of forming a trench capacitor using a rutile dielectric material
US6710403B2 (en) * 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US6921699B2 (en) * 2002-09-30 2005-07-26 International Rectifier Corporation Method for manufacturing a semiconductor device with a trench termination
US6887768B1 (en) * 2003-05-15 2005-05-03 Lovoltech, Inc. Method and structure for composite trench fill
GB0327792D0 (en) 2003-11-29 2003-12-31 Koninkl Philips Electronics Nv Trench insulated gate field effect transistor
GB0327791D0 (en) 2003-11-29 2003-12-31 Koninkl Philips Electronics Nv Trench insulated gate field effect transistor
US7183610B2 (en) 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same
US7465986B2 (en) * 2004-08-27 2008-12-16 International Rectifier Corporation Power semiconductor device including insulated source electrodes inside trenches
US7462550B2 (en) * 2005-10-24 2008-12-09 Semiconductor Components Industries, L.L.C. Method of forming a trench semiconductor device and structure therefor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1917233A (zh) * 2005-08-15 2007-02-21 谢福渊 具有低栅极电阻和缩小源极接触空间的高密度沟槽mosfet
US20080073707A1 (en) * 2006-09-27 2008-03-27 Darwish Mohamed N Power MOSFET with recessed field plate

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