[go: up one dir, main page]

TWI472213B - 串連半導體裝置中用於時脈信號同步化之方法及設備 - Google Patents

串連半導體裝置中用於時脈信號同步化之方法及設備 Download PDF

Info

Publication number
TWI472213B
TWI472213B TW097105903A TW97105903A TWI472213B TW I472213 B TWI472213 B TW I472213B TW 097105903 A TW097105903 A TW 097105903A TW 97105903 A TW97105903 A TW 97105903A TW I472213 B TWI472213 B TW I472213B
Authority
TW
Taiwan
Prior art keywords
clock signal
clock
configuration
devices
output
Prior art date
Application number
TW097105903A
Other languages
English (en)
Other versions
TW200904110A (en
Inventor
吳學俊
Original Assignee
考文森智財管理公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 考文森智財管理公司 filed Critical 考文森智財管理公司
Publication of TW200904110A publication Critical patent/TW200904110A/zh
Application granted granted Critical
Publication of TWI472213B publication Critical patent/TWI472213B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

串連半導體裝置中用於時脈信號同步化之方法及設備
本發明主要有關於半導體裝置，更詳言之，有關於沿著此種裝置的串聯組態傳播的時脈信號之同步化的方法及設備。
以電腦為基礎之系統典型含有半導體裝置，如記憶體。半導體裝置由控制器所控制，控制器可形成電腦之中央處理單元(CPU)的一部份或可與其分開。控制器具有與半導體裝置交流資訊之介面。當數個半導體裝置希望通訊時，可有各種組態。尤其係，可藉由透過半導體裝置的介面以點對點的方式互相連接半導體裝置來形成串連半導體裝置的組態。
根據第一廣義態樣，本發明嘗試提供一種用於串連裝置組態中之半導體裝置。此半導體裝置包含用以接收源自該組態中之前一個裝置的時脈信號之輸入、用以提供預定給該組態中之後繼一個裝置之同步化的時脈信號之輸出、組態成藉由處理該已接收的時脈信號及該同步化時脈信號的較早版本而產生該同步化時脈信號之時脈同步化器、以及組態成調整該時脈同步化器用來處理該同步化時脈信號之該較早版本之參數之控制器。
根據第二廣義態樣，本發明嘗試提供一種方法，其包含接收源自串連裝置的組態中的前一裝置的時脈信號、藉由處理該已接收的時脈信號及同步化時脈信號的較早版本而產生預定給該組態中之後繼一個裝置之該同步化時脈信號、調整該時脈同步化器用來處理該同步化時脈信號之該較早版本之參數、以及輸出該同步化時脈信號。
根據第三廣義態樣，本發明嘗試提供一種系統，其包含串連半導體裝置之組態、控制器，其組態成產生時脈信號，該時脈信號被傳送至該組態中之該些裝置之第一者、被序列傳播經過該組態中之該些裝置的其他者、以及由該組態中的該些裝置之最後一者返回至該控制器，其中在該組態中之該些裝置的每一個之該時脈信號的個別版本控制那個裝置的操作。該組態中之該些裝置的至少一者包含個別的時脈同步化器，其組態成處理該時脈信號的該個別版本，以分佈至該組態中之該些裝置的後繼一者或返回至該控制器。該控制器進一步組態成根據傳送至該組態中之該些裝置的該第一者之該時脈信號以及由該組態中之該些裝置的該最後一者所返回之該時脈信號之處理，調整至少一該時脈同步化器的參數。
根據第四廣義態樣，本發明嘗試提供一種方法，其包含提供第一時脈信號至串連半導體裝置之組態的第一裝置、從該組態中的第二裝置接收第二時脈信號，該第二時脈信號對應至第一時脈信號已經歷該組態中之該些裝置的至少一者中的時脈同步化器的處理之版本、處理該第一及第 二時脈信號以偵測兩者間的相位差、以及根據該相位差命令對該組態中之該些裝置的至少一者中的該時脈同步化之調整。
根據第五廣義態樣，本發明嘗試提供一種用於串連半導體裝置之組態之控制器。控制器包含組態成提供第一時脈信號至該組態中之第一裝置的輸出、組態成從該組態中的第二裝置接收第二時脈信號之輸入，該第二時脈信號對應至第一時脈信號已經歷該組態中之該些裝置的至少一者中的時脈同步化器的處理之版本、用於處理該第一及第二時脈信號以偵測兩者間的相位差之偵測器、以及組態成根據該偵測器所偵測到的該相位差命令對該組態中之該些裝置的至少一者中的該時脈同步化之調整之同步化控制器。
此技藝中具通常知識者在連同附圖閱讀下列本發明之特定實施例的詳細說明後，本發明之這些及其他態樣及特徵將變得更為明顯。
在下列本發明之實施例的詳細說明中，參照對形成說明書之一部份的附圖，其例示性顯示本發明可實行於其中的某些實施例。以使此技藝中具通常知識者能具以實施本發明之足夠細節描述這些實施例，並且應了解到可使用其他的實施例，以及可做出邏輯、電性及其他改變而不背離本發明之範疇。因此不應以限制性方式看待下列詳細說明，本發明的範疇係由所附之申請專利範圍所界定。
一般而言，本發明有關於串連半導體裝置之組態，以及與組態中之裝置通訊之設備及方法。「串連半導體裝置的組態」意指以點對點的形式透過組態中之半導體裝置的介面連接之半導體裝置。例如，組態中之兩相鄰的裝置藉由一裝置的輸出與另一裝置的輸入而互連。在下列美國專利申請案中提供串連半導體裝置的組態之範例，其之全部內容以參考方式包含於此：於2005年9月30日申請之序號60/722,368；於2005年12月30日申請之序號11/324,023；於2006年7月31日申請之序號11/496,278；於2006年9月15日申請之序號11/521,734；於2006年11月29日申請之序號11/606,407；於2007年6月29日申請之序號11/771,023；以及於2007年6月29日申請之序號11/771,241。
在此思量之半導體裝置可為半導體積體電路(IC)，例如記憶體裝置、中央處理單元、徒刑處理單元、顯示控制器IC、碟驅動器IC及固態驅動器。針對記憶體裝置，其之種類可例如為NAND快閃電性可抹除可編程唯讀記憶體(EEPROM)、NOR快閃EEPROM、AND快閃EEPROM、DiNOR快閃EEPROM、序列快閃EEPROM、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、唯讀記憶體(ROM)、電性可編程唯讀記憶體(EPROM)、鐵電隨機存取記憶體(FeRAM或FRAM)、磁阻隨機存取記憶體(MRAM)、相變隨機存取記憶體(PRAM或 PCRAM)，舉其中幾個為例。
在此思量之半導體裝置包括回應於在一或更多輸入埠接收之信號而執行的動作，以及取決於時脈信號之特性而在某些時刻取樣之裝置。一種方式為從系統控制器沿著共享信號供應共同時脈信號；此稱為「多點」時脈分佈系統。然而，由沿著共享信號之時脈信號所行經之路徑針對各個裝置而稍有不同，並導致時脈偏斜，尤其在高操作頻率。此外，共享信號線必須有足夠的功率來支援多個裝置之負載。因此，當串連裝置的數量以及其操作頻率增加時，使用多點時脈分佈系統並非為理想的選擇。
另一種時脈分佈的方式為在各裝置中使用DLL(鎖延迴路)或PLL(鎖相迴路)電路區塊，以從一裝置傳播時脈信號至組態中的其之鄰接裝置，如在2006年12月6日申請之美國臨時專利申請號60/868,773以及在2007年2月21日申請之美國臨時專利申請號60/890,935中所述，其之全部內容以參考方式包含於此。然而，隨著串連裝置的數量增加，相鄰裝置之間的寄生延遲會因晶片對晶片線路負載等等的因素而累積。因此，由組態中最後一個裝置所時控出(以及由系統控制器時控回去)的信號，相較於系統控制器用來驅動組態中的第一個裝置之時脈信號可能有相位不同。此相位不匹配可能嚴重到系統控制器中實施的DLL或PLL都無法復原。
因此，由此可見現有之連接串連半導體裝置的方式會對可以此方式連接之裝置的總數量及/或其之操作頻率有 過於約束的上限。業界中故存在改善在串連半導體裝置的裝置間傳播之時脈信號的同步化之需求。
第1圖顯示根據本發明之一非限制性的系統。參照第1圖，系統控制器102與串連之N個裝置之組態通訊。在所示的實施例中，組態包括「第一個」半導體裝置104－0、－－－、中間半導體裝置104－j－1、另一中間半導體裝置104－j、又一中間半導體裝置104－j－1、－－－，及「最後一個」半導體裝置104－N－1，N為整數，其中1≦j≦N－2。應可理解到組態中半導體裝置的數量104－0－－－N－1並無特別之限制。
半導體裝置104－0－－－N－1可為半導體裝置，如記憶體裝置。在其中半導體裝置104－0－－－N－1為半導體裝置的情況中，系統控制器實施為記憶體控制器。應了解到系統控制器102本身可為半導體裝置。
在第1圖中所示的系統中，在初始化的程序期間，系統控制器102分配裝置位址(或裝置識別符)給組態中的半導體裝置。例如，產生並分配從低至高的接續數字之裝置位址給半導體裝置104－0－－－N－1。半導體裝置104－0－－－N－1的每一個具有自己的位址暫存器(未圖示)以及位址暫存器保存所分配的裝置位址。
在分配裝置位址給半導體裝置104－0－－－N－1之後，為了控制組態之裝置的操作，系統控制器102發送存取命令及其他資訊給第一個裝置104－0，此操作包括例如裝置位址認識及資料處理。一般而言，資料處理的一範例為存取 包括在每一個裝置中的記憶體(未圖示)。例如，在存取命令為寫入命令的情形中，將所提供的資料根據裝置位址寫入目標(所界定)之裝置的記憶體之中。在存取命令為讀取命令的情形中，根據記憶體位址讀取記憶體的資料並將讀取資料傳送至另一裝置及前遞至系統控制器102。在下列美國專利申請案中提供裝置位址分配的範例、裝置位址認識及資料存取之範例，其全部內容以參考方式包含於此：於2006年3月28日申請之美國臨時專利申請案號60/787,710；於2006年5月23日申請之美國臨時專利申請案號60/802,645；以及於2006年12月6日申請之美國臨時專利申請案號60/868,773。
在第1圖之系統中，半導體裝置104－0－－－N－1皆為相同組態。藉由主裝置102所提供之時脈(未圖示)來同步化裝置104－0－－－N－1的特性。例如，可以共同時脈的方式或時脈轉移的方式來提供時脈，容後敘述。
第2A圖顯示第1圖之系統的細節。參照第1及2A圖，系統控制器102(此後稱為「主裝置」)與半導體裝置104－j(此後稱為「從屬裝置」)通訊。在其中從屬裝置104－j為記憶體裝置的情形中，主裝置102可實施為記憶體控制器。
從屬裝置104－j包括從屬控制器106、記憶體陣列108 、時脈同步化器110、及包含複數個埠之介面。將於後詳述，從屬控制器106回應於抵達介面之輸入埠的信號而執行對於記憶體陣列108之存取的各種控制及處理功能，以及透過介面的輸出埠提供輸出信號。從屬控制器106亦提供控制信號SCTRL 至時脈同步化器110。控制信號SCTRL 係回應於透過從屬裝置104－j的介面之輸入埠接收到來自主裝置102之命令而產生。
從屬裝置104－j的介面包括序列輸入埠(此後，「SIP－j埠」)，以及序列輸出埠(此後，「SOP－j埠」)。SIP－j埠用來將輸入資訊信號SSIP－j 所承載之資訊(亦即，位址與資料資訊)轉移到從屬裝置104－j之中；此資訊的一些可為預定給從屬控制器106以及一些可為預定給記憶體陣列108者。SOP－j埠用來轉移或轉送來自從屬裝置104－j的資訊至輸出資訊信號SSOP－j 上，其中此資訊的一些源自於記憶體陣列108。應了解到SIP－j或SOP－j可為單一位元寬度或多位元寬度的埠。換言之，SIP－j或SOP－j可各承載一條、二條、四條、八條或其他可想到之數量的信號線。
此外，從屬裝置104－j的介面包括輸入埠致能輸入埠(此後，「IPE－j埠」)以及輸出埠致能輸入埠(此後，「OPE－j埠」)。IPE－j埠接收輸入埠致能信號SIPE－j 。輸入埠致能信號SIPE－j 由從屬裝置104－j用來致能SIP－j埠，使得當輸入埠致能信號SIPE－j 為確立時，透過SIP－j埠輸入資訊至從屬裝置104－j。相同地，OPE－j埠接收輸出埠致 能信號SOPE－j 。輸出埠致能信號SOPE－j 由從屬裝置104－j用來致能SOP－j埠，使得當輸出埠致能信號SOPE－j 為確立時，透過SOP－j埠自從屬裝置104－j輸出資訊。
此外，從屬裝置104－j的介面包括輸入埠致能附和輸出埠(此後，「IPEQ－j埠」)以及輸出埠致能附和輸出埠(此後，「OPEQ－j埠」)。IPEQ－j及OPEQ－j埠輸出信號分別自從屬裝置104－j輸出信號SIPEQ－j 及SOPEQ－j 。信號SIPEQ－j 及SOPEQ－j 分別為輸入埠致能信號SIPE－j 及輸出埠致能信號SOPE－j 的經傳播之版本。
此外，從屬裝置104－j的介面包括時脈輸入埠(此後，「RCK－j埠」)。RCK－j埠接收輸入時脈信號SRcK－j ，其用來控制在SIP－j埠(其可具有一或更多信號線的寬度)上的信號至從屬裝置104－j內部的暫存器中之閂鎖，以及自從屬裝置104－j內部的暫存器之信號至SOP－j埠上之閂鎖。時脈信號SRCK－j 亦用來控制在IPE－j及OPE－j埠之信號分別至從屬裝置104－j內部的暫存器中及至IPEQ－j及OPEQ－j埠上的閂鎖。
此外，從屬裝置104－j的介面包括時脈輸出埠(此後，「TCK－j埠」)。TCK－j埠提供輸出時脈信號STCK－j ，其係傳播至一後繼的裝置，其可例如為另一從屬裝置或主裝置102。輸出時脈信號STCK－j 源自於時脈同步化器110，其從RCK－j埠接收輸入時脈信號SRCK－j 的經緩衝版本連同來自從屬控制器106的控制信號SCTRL 。
操作上，輸入埠致能信號SIPE－j 控制由輸入資訊信號 SSIP－j 所承載之有效資訊的時間窗之「開始」與「結束」，該輸入資訊信號SSIP－j 與輸入時脈信號SRCK－j 同步化。輸出致能信號SOPE－j 控制由輸出資訊信號SSOP－j 所承載之有效資訊的時間窗之「開始」與「結束」，該輸出資訊信號SSOP－j 與輸出時脈信號STCK－j 同步化。
此外，從屬裝置104－j的介面包括晶片選擇埠(未圖示)，其接收致能從屬裝置104－j及可能地同時其他從屬裝置的操作之晶片選擇信號。亦可提供重設埠(未圖示)，為了從主裝置102承載重設信號以重設從屬裝置104－j的一或更多功能。熟悉此項技藝者將理解到在一特定非限制性範例中，可以多點方式提供晶片選擇信號，以及可以點對點方式提供重設信號。當然其他組態亦不背離本發明之範疇。
熟悉此項技藝者亦應理解到可在從屬裝置104－j中設置其他構件，而不背離本發明之範疇，如緩衝器、相位移位器、其他邏輯子電路等等，取決於時脈速率類型(如單倍資料率對雙倍資料率)、時脈回應類型(如來源同步對偏置)以及從屬裝置104－j的功能之各種其他態樣。
例如，在所示的實施例中，從屬裝置104－j包括複數個輸入緩衝器120－1、120－1、120－3及120－4，分別連接至TCK－j、SOP－j、OPEQ－j、及IPEQ－j。
並且，在輸入路徑側上，從屬裝置104－j包括第一組D型正反器124－1、124－2及124－3(或其他閂鎖電路)用以將非時脈輸入信號與時脈信號(其可為)閂鎖成同步， 時脈信號可為輸入時脈信號SRCK－j 或從時脈同步化器110獲得之反饋時脈信號SCLK_FB (如所示)。在其他實施例中，可從輸入時脈信號SRCK－j 或反饋時脈信號SCLK_FB 導出之內部時脈驅動方式獲得用來驅動D型正反器124－1、124－2及124－3之時脈信號。思量到可使用多種內部時脈驅動方式，包括各種組態中的時脈樹。
在此所述的實施例中，從屬裝置104－j的時脈回應類型係假設為邊緣對準來源同步，因此反饋時脈信號SCLK_FB 在實際上提供給D型正反器124－1、124－2及124－3之前會先通過180∘移相器130。這是因為來源同步時控在時脈信號及資料之間提供零度(∘)的相位對準。若時脈回應類型不同(如中央對準來源同步)，則施加至SCLK_FB 之移相量會相應地不同。並且，在此所述的實施例中，從屬裝置104－j的時脈率類型為單一資料率(SDR)；若使用雙倍資料率(DDR)時脈率類型，可使用90∘移相器取代移相器130。
將D型正反器124－1、124－2及124－3輸出之非時脈輸入信號提供給從屬控制器106作進一步的處理。作為回應，從屬控制器106產生提供至輸入側上的第二組D型正反器126－1、126－2及126－3(或其他閂鎖電路)之非時脈輸出信號。D型正反器126－1、126－2及126－3操作以將非時脈輸出信號與一時脈信號同步，該時脈信號可為從時脈同步化器110獲得之中間輸出時脈信號SCLK_INT 。緩衝器元件134代表第二組D型正反器126－1、126－2及126－3 的匹配延遲模型，並且設置在時脈同步化器110與連接至TCK－j埠的輸出緩衝器122－1。
第2B圖顯示第2A圖之從屬裝置的進一步細節。參照第1、2A及2B圖，從屬裝置104的時脈同步化器110實施「外部可調整」鎖延迴路(EA－DLL)。針對此，時脈同步化器110包含可調整延遲單元202、相位偵測器及延遲線控制器(PD－DLC)204及外部可調整反饋延遲單元(EA－FDU)206。
可調整延遲單元202具有用以接收參考時脈信號SCLK_REF 的輸入埠，參考時脈信號SCLK_REF 為連接至RCK－j埠的輸入緩衝器120－1所輸出的信號。換言之，參考時脈信號SCLK_REF 對應至在經過輸入緩衝器120－1之後的輸入時脈信號SRCK－j 。可調整延遲單元202對參考時脈信號SCLK_REF 施加可控制的延遲以產生中間時脈信號SCLK_INT 。
可調整延遲單元202可以各種方式實施，包括數位延遲線或類比延遲線，其之一可為單級或多級。例如，在多級遲單元中，可提供串接延遲元件的相乘性(multiplicity)，各連接有可被計數器驅動之切換器，以將個別延遲元件的輸出信號切換至可調整延遲單元202的書出埠。延遲單元的輸入及輸出埠之間所啟動的延遲元件數量決定可調整延遲單元202所施加之瞬間延遲。當然可有其他實施方式而不背離本發明之範疇。
由在可調整延遲單元202的控制埠所接收之命令信號 SDLY 來提供對於可調整延遲單元202所施加之延遲量的控制。透過PD－DLC 204的輸出埠供應此命令信號SDLY 。PD－DLC 204操作以根據在個別輸入埠接收的兩信號來產生命令信號SDLY 。第一信號為亦饋送至可調整延遲單元202之輸入埠的參考時脈信號SCLK_REF 。第二信號為從時脈同步化器110所輸出之反饋時脈信號SCLK_FB 。
由EA－FDU 206透過其之輸出埠供應的反饋時脈信號SCLK_FB 。EA－FDU 206亦具有接收亦饋送至緩衝器元件134的中間輸出時脈信號SCLK_INT 的輸入埠。EA－FDU 206亦包含自從屬控制器106接收控制信號SCTRL 的控制埠。EA－FDU 206操作成藉由施加延遲至中間輸出時脈信號SCLK_INT 而產生反饋時脈信號SCLK_FB ，此種延遲為控制信號SCTRL 的函數。EA－FDU 206所施加的延遲之現值為從屬控制器106可控制的參數之一範例。
在操作上，PD－DLC 204偵測反饋時脈信號SCLK_FB 與參考時脈信號SCLK_REF 之間的相位差，並且根據偵測到的相位差而輸出命令信號SDLY 。因此，當反饋時脈信號SCLK_FB 的相位對應至參考時脈信號SCLK_REF 的相位時，PD－DLC 204的輸出為零。此時，時脈同步化器110已達到「鎖住延遲」的狀態。在此種狀態中，可觀察到反饋時脈信號SCLK_FB 為中間輸出時脈信號SCLK_INT 之經延遲的版本。換言之，中間輸出時脈信號SCLK_INT 為反饋時脈信號SCLK_FB 的較早版本，反饋時脈信號SCLK_FB 在鎖住延遲狀態期間與參考時脈信號SCLK_REF 有相同的相位。
中間輸出時脈信號SCLK_INT 先於參考時脈信號SCLK_REF 的時間量(亦即，前置時間量)會對應於EA－FDU 206所供應之延遲的現值。此延遲可細分成兩分量，亦即固定分量tF 與可變分量tEAFD 。固定分量tF ，其可根據模擬結果在設計階段時決定，近似輸入時脈信號SRCK－j 經過從屬裝置104－j(亦即從RCK－j埠至時脈同步化器110，以及從時脈同步化器110至TCK－j埠)的傳播延遲。詳言之，假設可變分量tEAFD 為零，固定分量tF 會使時脈同步化器110產生反饋時脈信號SCLK_FB ，其之相位比中間輸出時脈信號SCLK_INT 的相位(以及亦比參考時脈信號SCLK_REF 的相位)要早對應於經過從屬裝置104－j之所估計的傳播延遲之量。結果為輸出時脈信號STCK－j 的相位，在經過從屬裝置104－j之傳播影響後，會大約對齊輸入時脈信號SRCK－j 的相位，
舉一特定範例，考量經過輸入緩衝器120－1、120－2、120－3、120－4的每一個之傳播延遲為tD1 ，以及經過輸出緩衝器122－1、122－2、122－3、122－4的每一個之傳播延遲為tD2 。因此在設計階段期間將EA－FDU 206所施加之延遲的固定分量設定成tF ＝tD1 ＋tD2 。當然，在設計階段期間可辨別出經過從屬裝置104－j的傳播延遲之其他來源並藉由固定分量tF 納入考量。
第3A圖為描繪第2B圖之EA－FDU 206所施加之延遲的固定分量之影響的時序圖(在此情況中已設定成tF ＝tD1 ＋tD2 )。參照第2B及3A圖，特別地，顯示輸入時脈 信號SRCK－j 、輸出時脈信號STCK－j 、參考時脈信號SCLK_REF 、中間時脈信號SCLK_INT 、反饋時脈信號SCLK_FB 及180度移相器130的輸出，標示為SCLK_FB# 。提供來自連接至SIP－j埠的輸入緩衝器120－1的出口之輸入資訊信號SSIP－j 的版本，此信號標示為SSIP－j_I 作為對照。可見到輸出時脈信號STCK－j 的相位與輸入時脈信號SRCK－j 的相位對齊。當然，此對齊僅為概略，取決於在設計階段時多準確估計經過輸入緩衝器120－1、120－2、120－3、120－4及輸出緩衝器122－1、122－2、122－3、122－4的傳播延遲。應理解到時序圖針對不同時脈率類型或時脈回應類型而呈現不同特徵。
茲返回第2B圖，並且根據本發明之一實施例，操縱EA－FDU 206所施加的延遲之可變分量tEAFD 以根據從主裝置102接收到的命令來微調輸出時脈信號STCK－j 的相位。這些命令由從屬控制器106解釋並翻譯成饋送至EA－FDU206的控制埠之控制信號SCTRL 。
當對可變分量tEAFD 做出調整時，反饋時脈信號SCLK_FB 會經歷對應的時間位移。PD－DLC 204偵測反饋時脈信號SCLK_FB 及參考時脈信號SCLK_REF 之間的新相位差，並根據偵測到的相位差輸出命令信號SDLY 的新實例。回應於可調整延遲單元202調整施加至參考時脈信號SCLK_REF 之延遲的現值，此輸出命令信號SDLY 的新實例將為非零(正或負)，藉此在可調整延遲單元202的輸出埠產生中間時脈信號SCLK_INT 的位移版本。此位移版本的中 間時脈信號SCLK_INT 返回至EA－FDU 206，其產生反饋時脈信號SCLK_FB 的進一步位移版本。上述程序持續到達成鎖住延遲的狀態，在該時反饋時脈信號SCLK_FB 的相位對應於參考時脈信號SCLK_REF 的相位。
參照第3B圖，顯示與第3A圖類似的時序圖，但描繪可變分量tEAFD 的額外影響。可見到EA－FDU 206所施加之延遲的現值(亦即tEAFD ＝tD1 ＋tD2 ＋tEAFD )會使輸出時脈信號STCK－j 的相位不再與輸入時脈信號SRCK－j 的相位對齊。不對齊的量取決於可變分量tEAFD ，並且為故意導致以將從屬裝置104－j及串連式連接的其他裝置(未圖示)之間的寄生延遲納入考量。
當然，雖在本範例中，tEAFD 為正的值，造成輸出時脈信號STCK－j 前導輸入時脈信號SRCK－j ，但可理解到，tEAFD 可為負的值，造成輸出時脈信號STCK－j 落後輸入時脈信號SRCK－j 。
亦應理解到控制信號SCTRL 提供的彈性允許放鬆時脈同步化器110的設計階段之要求。例如，在設計階段，可將固定分量tF 初始化成僅tD1 ＋tD2 的大約估計，並使用SCTRL 來調整可變分量tEAFD 直到補償了任何錯誤，除了提供輸出時脈信號STCK－j 及輸入時脈信號SRCK－j 之間所需的相位落後或前導。事實上，可甚至將固定分量tF 減成零並且使用tD1 ＋tD2 的大約估計作為可變分量tEAFD 的初始值，再從其透過控制信號SCRTL 作進一步的調整。
回想到由從屬控制器106並且根據從主裝置102接收 到的命令來產生提供控制信號SCRTL 。更詳言之，以及於參照第2B圖的範例中，從屬控制器106可包含外部可調整反饋延遲(EA－FD)暫存器220，其能夠由主裝置102所寫入。在一特定實施例中，EA－FD暫存器220含有指明相較於由EA－FDU 206施加之延遲的現值希望的延遲調整之位元格式。從屬控制器106組態成發出控制信號SCTRL ，指示EA－FD暫存器220的內容。尤其係，將控制信號SCTRL 格式化，使得當EA－FDU 206在其控制埠接收並解釋時，控制信號SCTRL 會導致相較於施加至中間時脈信號SCLK_INT 的延遲之現值的對應延遲調整。可在數個「延遲單元」中指明延遲調整，其中一延遲單元的時期為設計參數，並可變成滿足操作要求所需一般大或小。
在下列表1中提供含在EA－FD暫存器220中的各種位元格式，以及各此種位元格式以相較於施加至EA－FDU206的延遲之現值的希望延遲調整而言可能的意義：
應了解到表1僅例示性地顯示位元格式定義。若希望的延遲調整需要更細或更粗的單位，可輕易變更及/或擴展位元格式。
熟悉該技藝者將理解到可設計從屬控制器106以在讀取後立刻清除EA－FD暫存器220，或設計成在每次主裝置102寫入之後僅讀取EA－FD暫存器220一次。
回想到從屬控制器106在接收並識別來自主裝置102的命令後寫至EA－FD暫存器220。可藉由控制出現在SIP－j及IPE－j埠上的信號來發出此種命令，此後稱為「寫入EA－FDU」命令。更詳言之，假設保持IPE－j埠的信號確立，「寫入EA－FDU」命令的一範例可具有下列3位元組的格式：
在上述範例格式中，第一位元組(「裝置位址」)以個別或一群的一部份為基礎來辨認從屬裝置104－j。換言之，從屬裝置104－j具有其知道的一或更多位址。可在初始化程序期間學習這些位址。這些位址之一可為「特定位址」，其為相較於其他從屬裝置為獨一無二者，而這些位址的另一可為「共同位址」，其可被從屬裝置104－j及連接至主裝置102的(若有的話)一(或更多或所有)其他從屬裝置認出。藉由在已接收的資訊中辨認其本身的位址(或其本身的多個位址之一)，從屬控制器106將預期接收命令之進一步的位元組，並預期必須對此作回應。
在上述範例格式中，第二位元組(B0h)為「寫入EA－FDU」的「進一步位元組」，並且代表十六進位值指示命令為「寫入EA－FDU」命令而非其他的命令。這幫助從其他命令中辨別出從屬控制器組態成要回應之此命令。當然，「寫入EA－FDU」命令之精確的十六進位值為設計參數，並且在此範例中除了例示性的目的外不具有任何意義。
在上述範例中，第三位元組(資料)代表欲寫至EA－FD暫存器220的位元格式，其可依照前表。
茲假設從屬裝置104－j具有特定位址「00」，以及共同位址「FFh」。第4A及4B圖各顯示，在相較於EA－ FDU 206所施加之延遲的現值之希望的延遲調整為＋1延遲單元的增額之情況中，「寫入EA－FDU」命令之基本時序圖。在第4A圖的情況中，「寫入EA－FDU」命令特別預定給從屬裝置104－j，而在第4B圖的情況中，從屬裝置104－j僅為可能的數個「寫入EA－FDU」命令之預定接收者之一。
在這些時序圖中，非限制性例示顯示使用一對輸入時脈信號SRCK－j ＋SRCK－j# 之差動時控方式。並且，非限制性例示顯示雙倍資料率(DDR)的方法。此外，在此特定範例中，輸入至輸出潛伏(或「流通潛伏」，標示為tIOL )對應於一(1)時脈週期(或二(2)DDR週期)。當然，在其他實施方法中，可使用單端時控方式，以及不同的時脈率類型與埠寬度。
茲參照第5圖，其顯示包括串連半導體裝置104－0－－－7的組態之系統502。在此範例中，系統502包括先前描述的主裝置102及八(8)個從屬裝置104－0－－－7，各個之結構與先前描述的從屬裝置104－j類似。對此技藝中具通常知識者理應很明顯地，系統502可包括以點對點方式連接的任何數量之從屬裝置。
從屬裝置104－0－－－7的每一個在結構上與先前描述的從屬裝置104－j類似。換言之，從屬裝置104－0－－－7的每一個具有與先前描述之從屬裝置104－j的介面相容之介面。因此，從屬裝置104－0－－－7的每一個具有下列介面，包含序列輸入埠(SIP－0－－－7)、序列輸出埠(SOP－0－－－7)、輸 入埠致能輸入埠(IPE－0－－－7)、輸出埠致能輸入埠(OPE－0－－－7)、輸入埠致能附和輸出埠(IPEQ－0－－－7)、輸出埠致能附和輸出埠(OPEQ－0－－－7)、時脈輸入埠(RCK－0－－－7)及時脈輸出埠(TCK－0－－－7)。此外，從屬裝置104－0－－－7的每一個之介面可包括晶片選擇埠(未圖示)及重設埠(未圖示)。
應理解到可利用不同類型的從屬裝置，只要其具有相容的介面。一般而言，系統502可包含各種半導體積體電路作為組態中的從屬裝置。例如，當從屬裝置為記憶體裝置時，此種記憶體裝置可為相同類型(如皆具有NAND快閃記憶體核心)，或可為不同類型(如一些具有NAND快閃記憶體核心及其他具有DRAM記憶體核心)。熟悉該項技藝者所知之其他記憶體類型及裝置類型的組合係在本發明的範疇內。
主裝置102具有包含複數個輸出埠的介面，此等輸出埠提供一群信號至組態中的第一從屬裝置104－0。特別係，主裝置102的介面包含主輸出時脈埠(此後，「TCK埠」)，透過其輸出主輸出時脈信號STCK 、主序列輸出埠(此後，「SOP埠」)，透過其提供主序列輸出資訊信號SSOP 、主序列輸入埠致能輸出埠(此後，「IPE埠」)，透過其提供主序列輸入埠致能信號SIPE 、以及主序列輸出埠致能輸出埠(此後，「OPE埠」)，透過其提供主序列輸入埠致能信號SOPE 。
主裝置102的介面可進一步包含各種埠，透過其可提 供預定給從屬裝置104－0－－－7的晶片選擇信號、重設信號及各種其他控制與資料資訊。
主裝置102的介面進一步包含複數個輸入埠，透過其自組態的最後一從屬裝置104－7接收一群信號。特別係，主裝置102的介面包含主時脈輸入埠(此後，「RCK埠」)，透過其接收主輸入時脈信號SRCK 、主序列輸入埠(此後，「SIP埠」)，透過其提供主序列輸入資訊信號SSIP 、主序列輸入埠致能附和輸入埠(此後，「IPEQ埠」)，透過其提供主序列輸入埠致能附和信號SIPEQ 、以及主序列輸出埠致能附和輸入埠(此後，「OPEQ埠」)，透過其提供主序列輸出埠致能附和信號SOPEQ 。
系統502以環形方式形成閉式反饋迴路。換言之，主裝置102的輸出埠(亦即TCK、SOP、IPE、OPE埠)連接至第一從屬裝置104－0的輸入埠(亦即分別RCK－0、SIP－0、IPE－0、OPE－0埠)，其之輸出埠(亦即TCK－0、SOP－0、IPEQ－0、OPEQ－0埠)連接至從屬裝置104－1的輸入埠(亦即分別RCK－1、SIP－1、IPE－1、OPE－1埠)。接著，從屬裝置104－1的輸出埠(亦即TCK－1、SOP－1、IPEQ－1、OPEQ－1埠)連接至從屬裝置104－2的輸入埠(亦即分別RCK－2、SIP－2、IPE－2、OPE－2埠)，其之輸出埠(亦即TCK－2、SOP－2、IPEQ－2、OPEQ－2埠)連接至從屬裝置104－3的輸入埠(亦即分別RCK－3、SIP－3、IPE－3、OPE－3埠)。此持續直到從屬裝置104－7，其之輸入埠(亦即分別RCK－7、SIP－7、IPE－7、OPE－7埠)連接至從 屬裝置104－6的輸出埠(亦即TCK－6、SOP－6、IPEQ－6、OPEQ－6埠)，以及其之輸出埠(亦即TCK－7、SOP－7、IPEQ－7、OPEQ－7埠)連接至主裝置102的輸入埠(即分別RCK、SIP、IPE、OPE埠)。
為了簡化說明，系統502顯示(及其餘的描述集中於)單一位元寬(x1)輸入及輸出信號；然而，應很明顯地，輸入及輸出信號可比x1更寬而不被背離本發明之精神，例如舉幾個例子而言，x2、x4及x8。
第5圖中所示的組態允許主時脈輸出信號STCK 以及主序列輸入埠致能信號SIPE 及主序列輸出埠致能信號SOPE 從另一從屬裝置傳播至下一個，直到這些信號最終分別以主時脈輸入信號SRCK 、主序列輸入埠致能附和信號SIPEQ 及主序列輸出埠致能附和信號SOPEQ 形式返回主裝置102。
應理解到相鄰裝置的埠之間的互連經由「互連負載」發生，圖中顯示為504。互連負載504可由一或更多下列者所構成：封裝內之接合線負載、PCB(印刷電路板)跡線負載、封裝焊球負載、及類似者。當系統502在包括複數個從屬裝置(在此情況中，八個從屬裝置104－0－－－7，但可為任何數量)及主裝置102的單一封裝中實施時，此稱之為多晶片封裝(MCP)並且在此種情況中，互連負載504可由MCP之晶片間的線路互連之負載所構成。裝置之間的互連負載504可因各種條件而有變化，如PCB層之長度及形狀不匹配。並且，在MCP實體中，MCP內的互連 負載504與來自PCB之互連負載504不同。因此，雖圖中以單一元件符號標示互連負載504，在現實中應了解到此負載可隨不同互連而變。
操作中，主裝置102產生主時脈信號STCK ，其發送至第一從屬裝置104－0並經由互連負載504以輸入時脈信號SRCK－0 的形式抵達後者之RCK－0埠。主裝置102亦產生主序列輸出資訊信號SSOP 形式的序列資訊，其與主時脈信號STCK 同步發送至第一從屬裝置104－0。由第一從屬裝置104－0經由互連負載504在其之SIP－0埠接收序列輸入資訊信號SSIP－0 形式的序列資訊。主裝置102亦確保主序列輸出資訊信號SSOP 與主序列輸入埠致能信號SIPE 對齊，其以輸入埠致能信號號SIPE－0 形式經由互連負載504由第一從屬裝置104－0在其之IPE－0埠接收。
第一從屬裝置104－0的從屬控制器106判斷序列資訊是否預定給第一從屬裝置104－0。若序列資訊預定給第一從屬裝置104－0，則從屬控制器106解釋此資訊並採取行動。例如，在第一從屬裝置104－0為記憶體裝置的情況中，序列資訊可為讀取命令或寫入命令。在寫入命令的情況中，進一步的位址及資料資訊預期透過SIP－0埠抵達，其中資料資訊由從屬控制器106傳送至記憶體陣列108中。在讀取命令的情況中，進一步的位址及資料資訊預期透過SIP－0埠抵達，並且指示來自記憶體陣列108的哪個資訊將放置在SOP－0埠上。從屬控制器106亦確保從記憶體陣列108讀取之資訊與主序列輸出埠致能信號SOPE 對齊， 其以輸出埠致能信號SOPE－0 的形式由第一從屬裝置104－0經由互連負載104在其之OPE－0埠接收。
另一方面，若序列資訊並非預定給第一從屬裝置104－0，則第一從屬裝置104－0即重新傳送接收到的序列資訊至下一個從屬裝置104－1，與輸出時脈信號STCK－0 同步。亦即，從屬控制器106傳送經由SIP－0埠接收的序列資訊至SOP－0埠。
此外，不論序列資訊是否預定給第一從屬裝置104－0，從屬控制器106分別傳送出現在IPE－0及OPE－0埠的信號至IPEQ－0及OPEQ－0埠。
此外，輸入時脈信號SRCK－0 係傳播至下一個從屬裝置104－1。詳言之，由時脈同步化器110處理輸入時脈信號SRCK－0 ，並輸出中間時脈信號SCLK_INT 。中間時脈信號通過緩衝器元件134及輸出緩衝器122－1後經由TCK－0埠以輸出時脈信號STCK－0 的形式輸出。在初始條件下，輸出時脈信號STCK－0 將大約鎖定時脈輸入信號SRCK－0 的相位。
在下一個從屬裝置104－1執行相同的基礎操作。應注意到某時出現在從屬裝置104－0－－－7的給定之一的SOP－j埠上的資訊含有預定給主裝置102的資訊。尤其係在對從屬裝置發出讀取命令的情況中。此資訊持續傳播直到由最後一從屬裝置104－7經由其之SOP－7埠以序列輸出資訊信號SSOP－7 的形式傳送。最後一從屬裝置104－7的從屬控制器106輸出與輸出時脈信號STCK－7 同步序列輸出資訊信號SSOP－7 。序列輸出資訊信號SSOP－7 經由互連負載504以主 序列輸入資訊信號SSIP 的形式在主裝置102的SIP埠接收。類似地，輸出時脈信號STCK－7 在橫跨互連負載504後以主輸入時脈信號SRCK 的形式在主裝置102的RCK埠接收。
可從上述說明理解到，主裝置102可藉由使用TCK、SIP、IPE、及OPE埠來發送指令以控制組態中之從屬裝置104－0－－－7的選定之一(或更多)的特性。接著，選定的從屬裝置回應來自主裝置102的指令並沿組態往下傳送適當的回應。最終，主裝置102經由其之SIP、IPEQ、及OPEQ埠接收該回應。
應進一步注意到存在於從屬裝置之間，以及主裝置102與第一從屬裝置104－0還有最後一裝置104－7之間的互連負載504增加傳播信號(包括時脈信號)的延遲。因此，主裝置102與第一從屬裝置104－0之間的互連負載504會使第二從屬裝置104－1見到與輸出時脈信號STCK－0 相比稍微傾斜或延遲的輸入時脈信號SRCK－1 。第二從屬裝置104－1中的時脈同步化器110則根據輸入時脈信號SRCK－1 執行鎖定程序並且產生輸出時脈信號STCK－1 ，其在初始條件下，大約鎖定輸入時脈信號SRCK－1 的相位。接著，第二與第三從屬裝置104－1及104－2之間的互連負載504使第三從屬裝置104－2見到與輸出時脈信號STCK－1 相比稍微傾斜或延遲的輸入時脈信號SRCK－2 。第三從屬裝置104－2中的時脈同步化器110則根據輸入時脈信號SRCK－2 執行鎖定程序並且產生輸出時脈信號STCK－2 ，其在初始條 件下，大約鎖定輸入時脈信號SRCK－2 的相位。此程序持續，直到最後一從屬裝置104－7產生輸出時脈信號STCK－7 ，其經由互連負載504在主裝置102的RCK埠接收。
因此，在RCK埠的主輸入時脈信號SRCK 為已藉由從屬裝置104－0－－－7的每一個之中的時脈同步化器110重新同步化之主輸出時脈信號STCK 的經傳播之版本。各個互連負載504會導致「互連負載延遲」，其在初始條件下，會使主輸入時脈信號SRCK 與主輸出時脈信號STCK 相比之下有顯著的相位誤差。若已知互連負載延遲，則可在設計階段選擇從屬裝置104－0－－－7的每一個之中的EA－FDU 206所施加之延遲的固定分量之適當值(亦即固定分向tF )，以抵消互連負載延遲。然而，互連負載延遲會變化且無法預測，因此無法在設計階段設想到。故，在本發明之一實施例中，主裝置102組態成動態更新從屬裝置104－0－－－7的每一個之中的EA－FD暫存器220。
更詳言之，如第5圖中所示，除了其他用來產生各種輸出信號及處理各種輸入信號的構件之外，主裝置102包含相位頻率偵測器(PFD)506及主控制器508。PFD 506具有連接至RCK埠之第一輸入埠及並從該處接收主時脈輸入信號SRCK 。此外，PFD 506具有接收主輸出時脈信號STCK 的版本之第二輸入埠。針對此，PFD 506的第二輸入埠可自TCK埠分支而來，或可經由主裝置102內部的時脈分佈樹來獲得主輸出時脈信號STCK 。PFD 506組態成判斷在這兩個輸入埠之時脈信號的相位及/或頻率差，並且 在PFD 506的輸出埠提供指示此差異的差異信號。
PFD 506輸出的差異信號SDIFF 係提供至主控制器508的輸入埠。主控制器508組態成執行同步化程序，以根據從PFD 506接收到的差異信號SDIFF 來調整在從屬裝置104－0－－－7的一或更多中之EA－FDU 206所施加的延遲之現值。這係藉由經由SIP及IPE埠發出諸如「寫入EA－FDU」命令之命令來達成此。參照第6圖中所示的步驟順序於下提供同步化程序的一實施例的細節。
在步驟610，主控制器508等待在從屬裝置104－0－－－7的每一個中將執行的初始化程序。詳言之，施加系統功率並且，作為回應，系統502中的從屬裝置104－0－－－7各執行根據設計規格的個別初始化程序。初始化程序包括使用固定分量tF 之各從屬裝置的個別EA－FDU 206的初始鎖定，固定分量tF 可對應於經過該從屬裝置的傳播延遲的估計。在完成初始鎖定後，從屬裝置104－0－－－7的每一個已將其輸出時脈信號STCK－j ，變成與其輸入時脈信號SRCK－j 同相，藉由將此傳播延遲的估計納入考量。可執行其他初始化功能，如自我發現及裝置位址分配程序而不背離本發明之範疇。
於步驟620，一旦完成初始化程序，主控制器508取得主輸入時脈信號SRCK 及主輸出時脈信號STCK 之間的相位差(標示為△p)。可藉由讀取PFD 506的輸出來達成此。回想到△p可能會因從屬裝置之間及主裝置102與第一從屬裝置104－0還有最後一從屬裝置104－7之間的互連 負載504的存在而非零。
於步驟630，將步驟620判斷出的△p與零比較(或視為指示「穩定性」之值的範圍)。若△p為零(或在視為指示「穩定性」之值的範圍內)，系統502視為穩定，並且同步化程序結束。若否，則主控制器508開始相位調整次常規。相位調整次常規具有兩分支，第一分支640A針對△p小於180度的情況，而第二分支640B針對△p大於180度的情況。第一及第二分支640A及640B於下詳述。
在相位調整次常規之第一分支640A中，△p小於180度，並因此主控制器508將試圖減少主輸入時脈信號SRCK 及主輸出時脈信號STCK 之間的相位差。針對此，主控制器508發出「寫入EA－FDU」命令至一或更多目標從屬裝置，以使這些目標從屬裝置增加其個別的EA－FDU 206所施加的延遲之現值。
在相位調整次常規之第二分支640B中，△p大於180度，並因此主控制器508將試圖增加主輸入時脈信號SRCK 及主輸出時脈信號STCK 之間的相位差。針對此，主控制器508發出「寫入EA－FDU」命令至一或更多目標從屬裝置，以使這些目標從屬裝置減少其個別的EA－FDU 206所施加的延遲之現值。
可根據設計參數選擇「寫入EA－FDU」命令所指明的位元格式，以及發送此命令之對象的目標從屬裝置的數量、識別及順序。例如，若△p夠接近零(或360)度，發 送「寫入EA－FDU」命令至單一目標從屬裝置係在本發明的範疇內，此種命令指明－1、－2、－4、及－8延遲單元的減額。
然而，若△p明顯大於零度(及明顯小於360度)，要求單一目標從屬裝置如此大量地調整其之EA－FDU 206所施加之延遲的現值可能會導致故障(其可能因缺乏輸入/輸出閂鎖電路中的設定/保持時間餘裕而發生)。故，主控制器508可將△p分佈於複數個目標裝置之間，依序寫入。欲解決之相位差越大，接收「寫入EA－FDU」命令之目標裝置的數量越大。結果為，主控制器508可能發送「寫入EA－FDU」命令至從屬裝置的子集，非僅一或兩目標從屬裝置而係較大量的目標從屬裝置，藉此達成對系統502之希望的延遲調整之較均勻的分佈，並因而更穩定的系統性能。當欲寫入多個目標從屬裝置時，發展出一種定址方式來用單一「寫入EA－FDU」命令與超過一目標從屬裝置取得聯繫係在本發明之範疇內。
當△p夠接近180度時甚至可能需要每一個從屬裝置以至少一延遲單元調整其個別的EA－FDU 206所施加之延遲的現值。在此種情況下，依序發送「寫入EA－FDU」命令給從屬裝置或替代地發出廣播命令係在本發明之範疇內。欲判斷△p是否真的夠接近180度而值得考慮廣播命令，其之大小|△p|可與主體延遲因子TMAX 作比較。主體延遲因子TMAX 代表在整個系統502上估計的總互連負載延遲。當組態中有N個從屬裝置時，主體延遲因子TMAX 可 設定成估計的個別互連負載延遲(標示為tDLY )的N倍。在目前的範例中，N＝8，以及主體延遲因子TMAX 等於8 x tDLY ，雖然一般N不限於任何特定值。若|△p|大於主體延遲因子TMAX ，則發出廣播「寫入EA－FDU」命令，其導致在從屬裝置104－0－－－7的每一個中之EA－FDU 206所施加的延遲之現值的調整。
仍有其他技術可用來選擇欲接收「寫入EA－FDU」命令之個別的目標從屬裝置，以及用來判斷相較於那些目標從屬裝置中的EA－FDU 206所施加的延遲之現值的希望的延遲調整，目的在於將△p帶到可接受的範圍內；應了解到可使用任何這些技術而不背離本發明之範疇。
從上述一實施例的說明中可理解到，在分支640A或640B的執行期間，主控制器508產生預定給一或更多目標從屬裝置之一或更多「寫入EA－FDU」命令，各此命令的含有指示，相較於在個別的一或更多目標從屬裝置中的EA－FDU 206所施加的延遲之現值，希望的延遲調整之個別的位元格式。
舉一特定非限制性範例，假設希望的延遲調整為＋1延遲單元。因此，根據先前位元格式的定義，發送具有「00h」的資料位元組之「寫入EA－FDU」命令至(i)特定目標從屬裝置或(ii)從屬裝置的一子集或(iii)所有從屬裝置，取決於上述的準則。這會使各目標從屬裝置中的EA－FDU 206所施加的延遲之現值增加一延遲單元。目標從屬裝置中的EA－FDU 206偵測到反饋時脈信號SCLK_FB 落後一延遲單元時，執行重新鎖定程序，這會令輸出時脈信號STCK－x (以及最終主輸入時脈信號SRCK )將其相位提前一額外的延遲單元。在等待特定時間量(其可預先決定)以允許目標從屬裝置(及若有的話，其他非目標從屬裝置)回應於在分支640A或640B期間發出的「寫入EA－FDU」命令之後，同步化控制器返回至步驟620，其中主控制器508開始獲得指示主輸入時脈信號SRCK 及主輸出時脈信號STCK 之間的相位差之△p。
第7圖顯示一時序圖，其描繪在沒有時脈同步化器110的外部調整，而僅仰賴於各時脈同步化器110中的EA－FDU 206所施加的延遲之固定分量tF ，組態之性能會像什麼樣子(假設在此範例中實際的互連負載延遲對應於tDLY ，先前敘述之估計的個別互連負載延遲)。相比之下，第8圖顯示一時序圖，其描繪在有時脈同步化器110的外部調整下使用上述的同步化程序而將△p帶到可接受範圍內後之組態的性能。
在第8圖的情況中，其中假設從屬裝置104－0－－－7之間均勻分佈延遲，一給定從屬裝置104－j中的EA－FDU 206所施加的延遲之現值會收斂至tDLY 。應注意到雖假設各從屬裝置的tDLY 相同，應理解到實際上，從屬裝置104－0－－－7之給定者的tDLY 可為不同。並且，並不需要在從屬裝置104－0－－－7之間均勻分佈延遲。
因此，可理解到藉由對一或更多從屬裝置104－0－－－7中的EA－FDU 206所施加的延遲之現值做出調整，可達成 在主裝置102將主輸出時脈信號STCK 之相位鎖定至主輸入時脈信號SRCK 的相位。因而很明顯地，可使用任意大量的從屬裝置及增加其之操作頻率。此外，在操作期間，主裝置102若有需要(例如當系統502的溫度改變等等時)，可藉由發出「寫入EA－FDU」命令，重新調整一或更多從屬裝置104－0－－－7中的EA－FDU 206所施加的延遲之現值。亦應理解到無需於主裝置102中含括昂貴的資料接收與處理電路以適應TCK及RCK時域中的差異。
回想到從屬裝置104－j的從屬控制器106在接收並辨認來自主裝置102的「寫入EA－FDU」命令時寫入至個別的EA－FD暫存器220。此外，熟悉該項技藝者應理解到從屬裝置104－j的從屬控制器106在接收並辨認來自主裝置102的「讀取EA－FDU」命令時亦可從EA－FD暫存器220讀取。此種命令可在其中主裝置102想知道從屬裝置104－0－－－7的特定一者中之EA－FD暫存器220的現值之實施例中使用。
可藉由控制出現在SIP－j、IPE－j、及OPE－j埠上的信號來發訊「讀取EA－FDU」命令。更詳言之，假設在IPE－j埠的信號維持為高，則「讀取EA－FDU」命令的一範例可具有下列2位元組的格式：
在上述範例格式中，第一位元組(「裝置位址」)藉由其特定位址來辨別從屬裝置104－j。藉由辨認出接收到的資訊中之其自己的位址，從屬控制器106預期接收命令之進一步位元組，並預期對此做出回應。
在上述範例格式中，第二位元組(B1h)為「讀取EA－FDU」命令之「進一步」位元組，並代表十六進位值，指示命令為「讀取EA－FDU」命令而非某其他命令。這幫助自從屬控制器106組態成回應之其他命令(如「寫入EA－FDU」命令)中區分出此命令。當然，「讀取EA－FDU」命令之精確的十六進位值為設計參數，並且在此範例中除了例示性的目的外不具有任何意義。
茲假設從屬裝置104－j具有特定位址「00h」。第9圖顯示「讀取EA－FDU」命令之基本時序圖。注意到出現在OPE－j埠之輸出埠致能信號SOPE－j 由主裝置102設定成高，以發訊告知從屬控制器106被允許且預期傳送EA－FD暫存器220的內容到SOP－j埠上的時間期間。
在這些時序圖中，非限制性舉例顯示差動時控方式，使用一對輸入時脈信號SRCK－j ＋SRCK－j# 。並且，非限制性舉例顯示雙倍資料率(DDR)。此外，在此特定範例中，輸入至輸出潛伏(或「流通潛伏」，標示為tIOL )對應於一(1)時脈週期(或二(2)DDR週期)。當然，在其他實施方法中，可使用單端時控方式，以及不同的時脈率類型與埠寬度。
茲參照第10圖，其顯示可存在於從屬裝置104－j中的 額外特徵，從屬裝置104－j代表從屬裝置104－0－－－7之一或更多。詳言之，從屬裝置104－j具備有可變輸出驅動強度控制。
在說明輸出驅動力控制特徵前，應敘明第10圖從屬裝置104－j的實施例，其中利用差動時控方式(相對於單端時控方式)。差動時控方式常用於在一些高速應用中。詳言之，取代輸入時脈信號SRCK－j ，顯示抵達埠RCK－j及RCK－j#之一對差動輸入信號SRCK－j 及SRCK－j# 。類似地，取代輸出時脈信號STCK－j ，顯示經由埠TCK－j及TCK－j#輸出一對差動輸出信號STCK－j 及STCK－j# 。差動輸出信號STCK－j 及STCK－j# 係從中間時脈信號SCLK_INT 衍生而來，中間時脈信號SCLK_INT 可為單端，雖其亦可為差動式。
有許多在從屬裝置104－j內部處置差動時控方式的不同方法，以及可用任何此種方法而不背離本發明之範疇。例如，在第10圖中所示的非限制性實施例中，設置新的輸入緩衝器1010以從差動輸入信號SRCK－j 及SRCK－j# 驅動上述參考時脈信號SCLK_REF 。其他輸入緩衝器120－2、120－3、及120－4可同前。
茲討論輸出驅動強度控制特徵，應注意到從屬裝置104－j包括複數個可變強度輸出驅動器1022－1、1022－2、1022－3、及1022－4。可變強度輸出驅動器1022－1連接至TCK－j及TCK－j#埠。可變強度輸出驅動器1022－2、1022－3、及1022－4分別連接至SOP－j、OPEQ－j及IPEQ－j。在所示的實施例中，可變強度輸出驅動器1022－1、1022－2、 1022－3、1022－4取代第2B圖中所示的輸出緩衝器122－1、122－2、122－3、及122－4，但應理解到在其他實施例中可變強度輸出驅動器1022－1、1022－2、1022－3、及1022－4可加在輸出緩衝器122－1、122－2、122－3、及122－4之外。
可變強度輸出驅動器1022－1、1022－2、1022－3、及1022－4能夠以希望的驅動強度來驅動其個別的輸出信號，由已變更之從屬控制器106所控制。可變強度輸出驅動器1022－1、1022－2、1022－3、及1022－4係當根據延伸模式暫存器設定值在例如「全驅動強度」及「半驅動強度」之間改變輸出驅動強度的時候。熟悉此項技藝者可想出其他的可能。
在本發明之一實施例中，可變強度輸出驅動器1022－1、1022－2、1022－3、及1022－4所提供的彈性用來故意改變從屬裝置104－j所輸出的信號之跳越率。跳越率因組態中之裝置間的互連負載而對輸出驅動強度特別敏感。當給定信號的跳越率改變時，對系統502後繼下游裝置而言信號看似稍微被延遲。
因此，可對可變強度輸出驅動器1022－1、1022－2、1022－3、及1022－4的輸出驅動強度做出調整，以補充上述對於EA－FD暫存器220之調整，以在主裝置102達成主輸出時脈信號STCK 及主輸入時脈信號SRCK 之間之改善的時脈同步化。
針對此，在一範例中，已變更的從屬控制器106可包 含輸出驅動強度(此後「ODSR」)暫存器1020，其可被主裝置102寫入。在一特定實施例中，ODSR暫存器1020含有位元格式，其指明由可變強度輸出驅動器1022－1、1022－2、1022－3、及1022－4施加之希望的強度。從屬控制器106組態成發出ODSR控制信號SODSR ，其指示ODSR暫存器1020的內容。可將ODSR控制信號SODSR 提供給可變強度輸出驅動器1022－1、1022－2、1022－3、及1022－4之每一個的控制埠。可將ODSR控制信號SODSR 格式化，使得當由可變強度輸出驅動器1022－1、1022－2、1022－3、及1022－4在其個別的輸入埠接收到並解釋時，ODSR控制信號SODSR 會使可變強度輸出驅動器1022－1、1022－2、1022－3、及1022－4施加希望的強度。希望的強度為設計參數且可變成依照滿足操作要求所需一般大或小。
當然，應理解到使用差動或單端時控方式不會減損達成主輸出時脈信號STCK 及主輸入時脈信號SRCK 之間之同步化的能力，藉由發出寫入操作至EA－FD暫存器220及可能亦至ODSR暫存器1020。
在下列表2中提供可含在ODSR暫存器1020中的各個位元格式，以及以由可變強度輸出驅動器1022－1、1022－2、1022－3、及1022－4所施加之希望的強度而言各此種位元格式的可能之意義：
應了解到表2顯示僅例示性顯示範例位元定義。若希望強度需要更細或更粗的單位時，可輕易變更及/或擴展位元格式。
回想到已變更的從屬控制器106在接收並辨認來自主裝置102的命令時寫入至ODSR暫存器1020。可根據在主裝置102的PFD 506之輸出的測量制定此種命令。此種命令，此後稱為「寫入ODSR」命令，可藉由控制出現在SIP－j及IPE－j埠上的信號來予以發訊。更詳言之，假設在IPE－j埠的信號維持為高，則「寫入ODSR」命令的一範例可具有下列3位元組的格式：
在上述範例格式中，第一位元組(「裝置位址」)以個別或一群的一部份為基礎來辨別從屬裝置104－j。藉由 在已接收的資訊中辨認其本身的位址(或其本身的多個位址之一)，已變更的從屬控制器106將預期接收命令之進一步的位元組，並預期必須對此作回應。
在上述範例格式中，第二位元組(B2h)為「寫入ODSR」的「進一步位元組」，並且代表十六進位值，指示命令為「寫入ODSR」命令而非其他的命令。這幫助從已變更的從屬控制器106組態成要回應之其他命令中(如「寫入EA－FDU」及「讀取EA－FDU」命令)辨別出此命令。當然，「寫入ODSR」命令之精確的十六進位值為設計參數，並且在此範例中除了例示性的目的外不具有任何意義。
在上述範例中，第三位元組(資料)代表欲寫至ODSR暫存器1020的位元格式，其可依照前表。
茲假設從屬裝置104－j具有特定位址「07h」，以及共同位址「FFh」。第11A及11B圖各顯示「寫入ODSR」命令之基本時序圖。在第11A圖的情況中，「寫入ODSR」命令特別預定給從屬裝置104－j(其中可變強度輸出驅動器1022－1、1022－2、1022－3、及1022－4所施加之希望的強度為正常強度)，而在第11B圖的情況中，從屬裝置104－j僅為可能的數個「寫入ODSR」命令之預定接收者之一(其中可變強度輸出驅動器1022－1、1022－2、1022－3、及1022－4所施加之希望的強度為半強度)。
在這些時序圖中，非限制性例示顯示使用一對輸入時脈信號SRCK－j ＋SRCK－j# 之差動時控方式。並且，非限制性 例示顯示雙倍資料率(DDR)的方法。此外，在此特定範例中，輸入至輸出潛伏(或「流通潛伏」，標示為tIOL )對應於一(1)時脈週期(或二(2)DDR週期)。當然，在其他實施方法中，可使用單端時控方式，以及不同的時脈率類型與埠寬度。
此外，熟悉該項技藝者應理解到從屬裝置104－j的已變更之從屬控制器106在接收並辨認來自主裝置102的「讀取ODSR」命令時，亦可從ODSR暫存器1020讀取。此種命令可在其中主裝置102想知道從屬裝置104－0－－－7的特定一者中之ODSR暫存器1020的現值之實施例中使用。
可藉由控制出現在SIP－j、IPE－j、及OPE－j埠上的信號來發訊「讀取ODSR」命令。更詳言之，假設在IPE－j埠的信號維持為高，則「讀取ODSR」命令的一範例可具有下列2位元組的格式：
在上述範例格式中，第一位元組(「裝置位址」)藉由其特定位址來辨別從屬裝置104－j。藉由辨認出接收到的資訊中之其自己的位址，從屬控制器106預期接收命令之進一步位元組，並預期對此做出回應。
在上述範例格式中，第二位元組(B3h)為「讀取 ODSR」命令之「進一步」位元組，並代表十六進位值，指示命令為「讀取ODSR」命令而非某其他命令。這幫助自從屬控制器106組態成回應之其他命令(如「寫入EA－FDU」、「讀取EA－FDU」及「寫入ODSR」命令)中區分出此命令。當然，「讀取ODSR」命令之精確的十六進位值為設計參數，並且在此範例中除了例示性的目的外不具有任何意義。
茲假設從屬裝置104－j具有特定位址「07h」。第12圖顯示「讀取ODSR」命令之基本時序圖。注意到出現在OPE－j埠之輸出埠致能信號SOPE－j 由主裝置102設定成高，以發訊告知已變更的從屬控制器106被允許且預期傳送ODSR暫存器1020的內容到SOP－j埠上的時間期間。
在一些情況中，可藉由時脈同步化器110所提供之單一控制信號來調整頻率及相位兩者。例如，參照第13圖，顯示從屬裝置104－j的一實施例，包含實施外部可調整鎖相迴路之時脈同步化器1410。針對此，時脈同步化器1410包含相位頻率偵測器(PFD)1402、充電泵1404、迴路過濾器及偏壓產生器1406、壓控振盪器(VCO)1408及先前敘述的外部可調整反饋延遲單元(EA－FDU)206。
PFD 1402操作成根據在其個別的輸入埠接收到的兩個信號來產生充電泵控制信號SCP 。第一信號為參考時脈信號SCLK_REF 。第二信號為EA－FDU 206所輸出的反饋時脈信號SCLK_FB 。PFD 1402經由輸出埠提供充電泵控制信號SCP 。在一實施例中，充電泵控制信號SCP 可指示充電 泵1404將施加之電壓增額或減額。
充電泵1404具有從PFD 1402接收充電泵控制信號SCP 之輸入埠。充電泵1404根據充電泵控制信號SCP 來產生電壓控制信號SV_CTRL 。在充電泵1404的輸出埠電壓控制信號SV_CTRL 並將其饋送至迴路過濾器及偏壓產生器1406。
迴路過濾器及偏壓產生器1406從充電泵1404經由輸入埠接收電壓控制信號SV_CTRL 。迴路過濾器及偏壓產生器1406根據電壓控制信號SV_CTRL 產生兩個電壓控制信號SVBP (PMOS偏壓電壓)及SVBN (NMOS偏壓電壓)。在迴路過濾器及偏壓產生器1406的輸出埠提供這兩電壓控制信號SVBP 及SVBN 並且將其饋送至VCO 1408。
VCO 1408從迴路過濾器及偏壓產生器1406經由個別的輸入埠接收兩電壓控制信號SVBP 及SVBN 。VCO 1408根據這兩電壓控制信號SVBP 及SVBN 產生中間時脈信號SCLK_INT 。在VCO 1408的輸出埠提供中間時脈信號SCLK_INT 並且將其饋送至EA－FDU 206的輸入埠。欲得知更多有關VCO 1408之操作的細節，請參照John G.Maneatis所著之「基於自我偏壓技術之低抖動程序獨立DLL及PLL」，IEEE固態電路期刊、第31冊、第11號、第1723頁、1996年11月，其全部內容以參考方式包含於此。
回想EA－FDU 206包含接收來自已變更的從屬控制器106的控制信號SCRTL 之控制埠。EA－FDU 206操作成藉由 對中間輸出時脈信號SCLK_INT 施加延遲而產生反饋時脈信號SCLK_FB ，此延遲為控制信號SCRTL 之函數。如前述，由EA－FDU 206所施加之延遲的現值為可由已變更之從屬控制器106控制的參數之一範例。
在操作中，PFD 1402偵測反饋時脈信號SCLK_FB 與參考時脈SCLK_REF 之間的相位差，並且根據偵測到的相位差輸出充電泵控制信號SCP 。因此，當反饋時脈信號SCLK_FB 的相位對應至參考時脈SCLK_REF 之相位，PFD 1402的輸出為零。此時，時脈同步化器1410已達到「鎖相」狀態。在此種狀態中，可觀察到反饋時脈信號SCLK_FB 為中間時脈信號SCLK_INT 的延遲版本。換言之，中間時脈信號SCLK_INT 為反饋時脈信號SCLK_FB 的較早版本，在鎖相狀態期間反饋時脈信號SCLK_FB 會與參考時脈SCLK_REF 有相同相位。
應了解於本發明之替代實施例中，可有連同EA－FDU206之其他鎖相迴路的實施。
在某些情況中，主輸出時脈信號STCK 與主輸出時脈信號SRCK 不僅相位不同，還有互相間的頻率偏置。換言之，於步驟620獲得之PFD 506的輸出指示除了相位差△p或取代相位差△p有頻率差(標示為△f)。欲適應此可能性，並且仍參照第13圖，時脈同步化器110除了或取代EA－FDU 206還包含外部可調整反饋頻率單元(標示為EA－FFU)1306。
EA－FFU 1306，其為非必要的，可以可變頻率轉換器 (如乘法器或除法器)的形式或熟悉該項技藝者已知的其他電路加以實施。EA－FFU 1306具有用於接收中間時脈信號SCLK_INT 的輸入埠，以及用於供應另一中間時脈信號SCLK_INT2 以供EA－FDU 206處理(若的確有EA－FDU 206)之輸出埠。EA－FFU 1306亦包含用於自從屬控制器106接收頻率控制信號SFREQ 的控制埠。EA－FFU 1306操作成藉由對中間時脈信號SCLK_INT 施加頻率偏置而產生中間時脈信號SCLK_INT2 ，此種頻率偏置為頻率控制信號SFREQ 的函數。EA－FFU 1306所施加的頻率偏置為可由從屬控制器106所控制的參數之另一範例。
應了解到可保留EA－FDU 206與EA－FFU 1306之間的互連順序(若的確有EA－FDU 206)。
熟悉該項技藝者應理解到本發明之實施例可連同有關串列式互連的半導體裝置之配置的其他發明一起使用。可在各種專利申請書中找到此種其他發明的範例，其之一些包括：於2005年9月30日申請之序號60/722,368；於2005年12月30日申請之序號11/324,023；於2006年7月31日申請之序號11/496,278；於2006年9月15日申請之序號11/521,734；於2006年11月29日申請之序號11/606,407；於2007年6月29日申請之序號11/771,023；以及於2007年6月29日申請之序號11/771,241。
雖上述實施例已描述「寫入EA－FDU」命令為含有位 元格式，其指明相較於EA－FDU 206所施加之延遲的現值希望的延遲調整，不應將此視為本發明之限制。例如，在一替代實施例中，「寫入EA－FDU」命令可含有指明EA－FDU 206所施加之延遲的希望實際值之位元格式。在此種情況中，必須注意要確保「寫入EA－FDU」命令的格式提供足夠的動態範圍。此外，由於在此替代實施例中，EA－FD暫存器220指明希望的延遲而非希望的延遲調整，從屬控制器106不需考慮在讀取EA－FD暫存器220後立刻清除EA－FD暫存器220，或在主裝置120寫入EA－FD暫存器220之後僅讀取其一次。
並且，雖上述實施例已描述「寫入ODSR」命令為含有位元格式，其指明可變強度輸出驅動器1022－1、1022－2、1022－3、及1022－4所施加之希望的強度，不應將此視為本發明之限制。例如，在一替代實施例中，「寫入ODSR」命令可含有位元格式，其指明對於可變強度輸出驅動器1022－1、1022－2、1022－3、及1022－4所施加之現有的強度之希望的調整。在此種情況中，ODSR暫存器1020可設計成在被讀取後立刻被清除，或在主裝置120寫入後僅被讀取其一次。
此外，雖上述實施例已描述「寫入ODSR」命令為含有位元格式，其指明在一給定的目標從屬裝置中之所有的可變強度輸出驅動器1022－1、1022－2、1022－3、及1022－4所施加之希望的強度，不應將此視為本發明之限制。例如，在一替代實施例中，可有多個ODSR暫存器，每一個可 變強度輸出驅動器1022－1、1022－2、1022－3、及1022－4各一個。因此，可產生多「寫入ODSR」命令，各含有指明對可變強度輸出驅動器1022－1、1022－2、1022－3、及1022－4的個別者所施加之現有強度之希望的調整之位元格式。
並且，雖上述實施例已描述從屬裝置104－0－－－7的時脈回應類型為邊緣對準來源同步的，不應將此視為本發明之限制。在一替代實施例中，時脈回應類型可為中央對準來源同步的。可思量到其他可能性而不背離本發明之範疇。
此外，雖上述實施例已描述從屬裝置104－0－－－7的時脈率類型為單倍資料率(SDR)或雙倍資料率(DDR)，不應將此視為本發明之限制。例如，從屬裝置104－0－－－7的時脈率類型可為四倍資料率(QDR)、八倍資料率(ODR)、或圖形雙倍資料率(GDDR)，舉數例而言。
並且，雖系統502的各個裝置的構件與電路已描述為對「主動高」信號回應，不應將此視為本發明之限制。例如，系統502的各個裝置的構件與電路可對「主動低」信號回應，取決於設計喜好。
另外，在系統502的各個裝置的構件與電路描繪為互相連接之處，應理解到此僅為了簡化而作，並且可在其之間放置或耦合其他構件及電路而不減損本發明之精神。結果為，圖中看似為直接連接者事實上可在實際實現中以間接連結實施。
此外，應理解到在一些實施例中，可使用差動時控方式，而在其他實施例中，可使用單端時控方式。
另外，雖在從屬裝置及其他從屬裝置之間，或在從屬裝置及主裝置之間行進的許多信號已描述並描繪為具有單一位元寬度，變更系統502之各種構件及其介面以允許多位元寬度的信號為在熟悉該項技藝者的範疇內。並且，提供各具有單一位元寬度之多組信號也在本發明之範疇內。因此，例如，希望兩位元寬的時脈時，可藉由使用多個單一位元寬度時脈子信號或使用兩位元寬之單一時脈信號來實施此特徵。針對需要更大位元寬度之信號，可使用子信號的結合，各具有特定位元寬度。
對此技藝中具通常知識者很明顯地，可由硬體或軟體實現上述控制器、處理器及其他元件之某一些的操作及功能。
雖已描述並描繪本發明之特定實施例，對熟悉此技藝者而言很明顯地，可做出各種變更及修改而不背離在所附之申請專利範圍中所界定之本發明的範疇。
102‧‧‧系統控制器
104－0‧‧‧第一個半導體裝置
104－j－1、104－j、104－j＋1‧‧‧中間半導體裝置
104－N－1‧‧‧最後一個半導體裝置
106‧‧‧從屬控制器
108‧‧‧記憶體陣列
110‧‧‧時脈同步化器
120－1、120－2、120－3、120－4‧‧‧輸入緩衝器
122－1、122－2、122－3、122－4‧‧‧輸出緩衝器
124－1、124－2、124－3‧‧‧D型正反器
126－1、126－2、126－3‧‧‧D型正反器
130‧‧‧180∘移相器
134‧‧‧緩衝器元件
202‧‧‧可調整延遲單元
204‧‧‧相位偵測器及延遲線控制器(PD－DLC)
206‧‧‧外部可調整反饋延遲單元(EA－FDU)
220‧‧‧外部可調整反饋延遲(EA－FD)暫存器
502‧‧‧系統
504‧‧‧互連負載
506‧‧‧相位頻率偵測器(PFD)
508‧‧‧主控制器
1010‧‧‧輸入緩衝器
1020‧‧‧輸出驅動強度暫存器
1022－1、1022－2、1022－3、1022－4‧‧‧可變強度輸出驅動器
1306‧‧‧外部可調整反饋頻率單元
1402‧‧‧相位頻率偵測器(PFD)
1404‧‧‧充電泵
1406‧‧‧迴路過濾器及偏壓產生器
1408‧‧‧壓控振盪器(VCO)
1410‧‧‧時脈同步化器
參照附圖僅例示性描述本發明之實施例，圖中：第1圖為顯示根據本發明之一實施例的系統之區塊圖，系統包括與系統控制器通訊之串連半導體裝置之組態；第2A圖為顯示根據本發明之一非限制性範例實施例之第1圖的裝置之一的細節之區塊圖； 第2B圖為顯示根據本發明之一非限制性範例實施例之第1圖中所示之裝置之一的進一步細節之區塊圖，包括可調整延遲及外部可調整反饋延遲單元(EA－FDU)；第3A圖為顯示當考量EA－FDU所施加之延遲的固定分量時，第1圖中所示之裝置之一內的某些信號之發展的時序圖；第3B圖為顯示與第3A圖中相同之信號的發展之時序圖，但考量EA－FDU所施加之延遲的固定分量及可變分量兩者；第4A圖為顯示在系統控制器發出特別針對裝置之寫入命令以及承載影響由EA－FDU所施加之延遲的資訊之事態中，第1圖中所示之裝置之一內的某些信號之發展的時序圖；第4B圖為顯示與第4A圖中相同之信號的發展之時序圖，但在由系統控制器廣播命令的事態中；第5圖為顯示第1圖之組態中相鄰裝置間的互連之細節的區塊圖；第6圖為顯示根據本發明之一非限制性範例實施例之由第1圖之系統控制器執行之同步化程序中的步驟之流程圖；第7圖為顯示在裝置內無時脈同步化器時第5圖之裝置間交換的某些信號之發展的時序圖；第8圖為顯示根據本發明之一非限制性範例實施例之當每一個裝置內設有時脈同步化器時第5圖之裝置間交換 的某些信號之發展的時序圖；第9圖為顯示在系統控制器發出特別針對裝置之讀取命令以及請求有關於EA－FDU所施加之延遲的資訊之事態中，第1圖中所示之裝置之一內的某些信號之發展的時序圖；第10圖為顯示根據提供輸出驅動強度調整之本發明的另一非限制性範例實施例之第1圖之裝置之一的一範例之細節的區塊圖；第11A圖為顯示在系統控制器發出特別針對裝置之寫入命令以及承載調整輸出驅動強度的資訊之事態中，第1圖中所示之裝置之一內的某些信號之發展的時序圖；第11B圖為顯示與第11A圖中相同之信號的發展之時序圖，但在由系統控制器廣播命令的事態中；第12圖為顯示在系統控制器發出針對裝置之讀取命令以及請求有關於輸出驅動強度的資訊之事態中，第1圖中所示之裝置之一內的某些信號之發展的時序圖；以及第13圖為顯示第1圖中所示之裝置之一進一步細節之區塊圖，包括壓控振盪器及EA－FDU。
應特別注意到說明及圖示僅作為本發明之某些實施例的解釋並幫助了解。它們並非意圖作為本發明之限度的定義。
102‧‧‧系統控制器
104－j‧‧‧中間半導體裝置
106‧‧‧從屬控制器
108‧‧‧記憶體陣列
110‧‧‧時脈同步化器
120－1、120－2、120－3、120－4‧‧‧輸入緩衝器
122－1、122－2、122－3、122－4‧‧‧輸出緩衝器
124－1、124－2、124－3‧‧‧D型正反器
126－1、126－2、126－3‧‧‧D型正反器
130‧‧‧180∘移相器
134‧‧‧緩衝器元件
202‧‧‧可調整延遲單元
204‧‧‧相位偵測器及延遲線控制器(PD－DLC)
206‧‧‧外部可調整反饋延遲單元(EA－FDU)
220‧‧‧外部可調整反饋延遲(EA－FD)暫存器

Claims (17)

  1. 一種用於串連裝置組態中之半導體裝置，包含：用以接收源自該組態中之前一個裝置的時脈信號之輸入；用以提供預定給該組態中之後繼一個裝置之同步化的時脈信號之輸出；時脈同步化器，組態成藉由處理該已接收的時脈信號及該同步化時脈信號的較早版本而產生該同步化時脈信號，其中該時脈同步化器包含反饋路徑，該反饋路徑具有該同步化時脈信號作為輸入以及該同步化時脈信號的該較早版本作為輸出；以及控制器，組態成調整由該反饋路徑所施加之延遲的量。
  2. 如申請專利範圍第1項之半導體裝置，其中：該反饋路徑包含數位延遲線；或者該時脈同步化器包含包括該反饋路徑之鎖相迴路。
  3. 如申請專利範圍第1項之半導體裝置，其中該時脈同步化器包含包括該反饋路徑之鎖延迴路，選擇性地，該鎖延迴路進一步包括：第一電路部分，其在該已接收的時脈信號及該反饋路徑所輸出之該同步化時脈信號的該較早版本之間作比較，藉此產生控制信號；以及第二電路部分，其施加可變延遲至該已接收的時脈信 號，該可變延遲由該第一電路部分所產生的該控制信號所控制，該第二電路部分產生該同步化的時脈信號。
  4. 如申請專利範圍第1項之半導體裝置，其中該控制器組態成回應於接收外部產生的命令而調整該反饋延遲，選擇性地，該半導體裝置進一步包含序列資訊輸入埠，透過其接收該外部產生的命令，其中該控制器組態成處理該外部產生的命令以及，作為回應，產生控制信號，格式化成導致該時脈同步化器調整由該反饋路徑所施加的該延遲量，選擇性地，該控制器組態成判斷該外部產生的命令是否預定給該半導體裝置，且僅若是，則產生第二控制信號，其中為了判斷該外部產生的命令是否預定給該半導體裝置，該控制器組態成從該外部產生的命令抽取裝置位址，以及比較該位址及與該半導體裝置關連的至少一位址。
  5. 如申請專利範圍第4項之半導體裝置，進一步包含可變強度輸出緩衝器，其組態成回應於在該序列資訊輸入埠上接收第二外部產生的命令，可控制地施加強度至該同步化時脈信號。
  6. 如申請專利範圍第5項之半導體裝置，其中該控制器組態成處理該第二外部產生的命令以及，作為回應，產生第二控制信號，其格式化成導致該緩衝器調整施加至該同步化時脈信號之該強度。
  7. 如申請專利範圍第1項之半導體裝置，進一步包含 承載非時脈輸入信號之複數個非時脈輸入埠、承載非時脈輸出信號之複數個非時脈輸出埠、以及組態成將該些非時脈輸入信號閂鎖成與該同步化時脈信號的該較早版本同步化之複數個輸入閂鎖電路，選擇性地，該半導體裝置進一步包含以下之至少一者：複數個輸出閂鎖電路，組態成將該些非時脈輸出信號與該同步化時脈信號同步化；及移相器，用以先施加相位位移至該同步化時脈信號或該同步化時脈信號的該較早版本後，將之用於閂鎖該些非時脈輸入信號或該些非時脈輸出信號。
  8. 一種用於時脈信號同步化之方法，包含：接收源自串連裝置的組態中的前一裝置的時脈信號；藉由處理該已接收的時脈信號及同步化時脈信號的較早版本而產生預定給該組態中之後繼一個裝置之同步化時脈信號，該同步化時脈信號的該較早版本為具有該同步化時脈信號作為輸入之反饋路徑的輸出；調整由該反饋路徑所施加之延遲的量。
  9. 一種用於時脈信號同步化之系統，包含：串連半導體裝置之組態；組態成產生時脈信號之控制器，該時脈信號被傳送至該組態中之該些裝置之第一者、被序列傳播經過該組態中之該些裝置的其他者、以及由該組態中的該些裝置之最後一者返回至該控制器，其中在該組態中之該些裝置的每一 個上之該時脈信號的個別版本控制那個裝置的操作；該組態中之該些裝置的至少一者包含個別的時脈同步化器，其組態成處理該時脈信號的該個別版本，以分佈至該組態中之該些裝置的後繼一者或返回至該控制器；該控制器進一步組態成根據傳送至該組態中之該些裝置的該第一者之該時脈信號以及由該組態中之該些裝置的該最後一者所返回之該時脈信號之處理，調整至少一該時脈同步化器的參數。
  10. 一種用於時脈信號同步化之方法，包含：提供第一時脈信號至串連半導體裝置之組態的第一裝置；從該組態中的第二裝置接收第二時脈信號，該第二時脈信號對應至已經歷該組態中之該些裝置的至少一者中的時脈同步化器的處理的第一時脈信號之版本；處理該第一及第二時脈信號以偵測兩者間的相位差；以及根據該相位差命令對該組態中之該些裝置的至少一者中的該時脈同步化器之調整。
  11. 一種用於與串連半導體裝置之組態通訊之設備，包含：組態成提供第一時脈信號至該組態中之第一裝置的輸出；組態成從該組態中的第二裝置接收第二時脈信號之輸入，該第二時脈信號對應至已經歷該組態中之該些裝置的 至少一者中的時脈同步化器的處理之第一時脈信號的版本；用於處理該第一及第二時脈信號以偵測兩者間的相位差之偵測器；以及組態成根據該偵測器所偵測到的該相位差命令對該組態中之該些裝置的至少一者中的該時脈同步化之調整之同步化控制器。
  12. 如申請專利範圍第11項之設備，其中欲命令該調整，該同步化控制器組態成發出一命令，其實現對該組態中之該些裝置的該至少一者中的該時脈同步化器中的反饋路徑所施加之延遲的調整。
  13. 如申請專利範圍第12項之設備，其中該調整為根據該相位差之增額式增加或增額式減少。
  14. 如申請專利範圍第13項之設備，其中當發出該命令至該組態中之複數個裝置時，該調整實質上均勻分佈於該組態中之該複數個裝置之間。
  15. 如申請專利範圍第12項之設備，其中該同步化控制器組態成判斷該相位差的大小是否超過臨限值以及，若是，發出該命令至該組態中之該些裝置的一子集，該子集中之裝置的數量為該相位差之大小的函數。
  16. 如申請專利範圍第15項之設備，其中若該相位差的該大小不超過該臨限值，但超過第二臨限值，則該同步化控制器組態成發出第一命令至該組態中之該些裝置之一，以及接著發出第二命令至該組態中之裝置的新子集， 該新子集中之裝置的數量為從該偵測器獲得之該相位差的新讀取值之大小的函數。
  17. 如申請專利範圍第12項之設備，其中該同步化控制器組態成判斷該相位差的大小是否超過臨限值以及，若是，發出該命令至該組態中所有的裝置。
TW097105903A 2007-03-12 2008-02-20 串連半導體裝置中用於時脈信號同步化之方法及設備 TWI472213B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US89424607P 2007-03-12 2007-03-12
US11/959,996 US7865756B2 (en) 2007-03-12 2007-12-19 Methods and apparatus for clock signal synchronization in a configuration of series-connected semiconductor devices

Publications (2)

Publication Number Publication Date
TW200904110A TW200904110A (en) 2009-01-16
TWI472213B true TWI472213B (zh) 2015-02-01

Family

ID=39758939

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097105903A TWI472213B (zh) 2007-03-12 2008-02-20 串連半導體裝置中用於時脈信號同步化之方法及設備

Country Status (6)

Country Link
US (2) US7865756B2 (zh)
EP (2) EP2428960B1 (zh)
JP (2) JP5334869B2 (zh)
KR (1) KR101454945B1 (zh)
TW (1) TWI472213B (zh)
WO (1) WO2008109981A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI743791B (zh) * 2020-05-18 2021-10-21 瑞昱半導體股份有限公司 多晶片系統、晶片與時脈同步方法

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7635997B1 (en) * 2005-06-29 2009-12-22 Xilinx, Inc. Circuit for and method of changing a frequency in a circuit
US7711328B1 (en) 2005-06-29 2010-05-04 Xilinx, Inc. Method of and circuit for sampling a frequency difference in an integrated circuit
US7876133B1 (en) * 2006-09-27 2011-01-25 Cypress Semiconductor Corporation Output buffer circuit
US7752364B2 (en) 2006-12-06 2010-07-06 Mosaid Technologies Incorporated Apparatus and method for communicating with semiconductor devices of a serial interconnection
US7865756B2 (en) * 2007-03-12 2011-01-04 Mosaid Technologies Incorporated Methods and apparatus for clock signal synchronization in a configuration of series-connected semiconductor devices
WO2009062280A1 (en) * 2007-11-15 2009-05-22 Mosaid Technologies Incorporated Methods and systems for failure isolation and data recovery in a configuration of series-connected semiconductor devices
US8467486B2 (en) 2007-12-14 2013-06-18 Mosaid Technologies Incorporated Memory controller with flexible data alignment to clock
US8781053B2 (en) 2007-12-14 2014-07-15 Conversant Intellectual Property Management Incorporated Clock reproducing and timing method in a system having a plurality of devices
CA2701180A1 (en) 2007-12-21 2009-07-02 Mosaid Technologies Incorporated Non-volatile semiconductor memory device with power saving feature
US8291248B2 (en) * 2007-12-21 2012-10-16 Mosaid Technologies Incorporated Non-volatile semiconductor memory device with power saving feature
US7977983B1 (en) * 2008-05-01 2011-07-12 Freescale Semiconductor, Inc. Device having synchronizing capabilities
US8139390B2 (en) * 2008-07-08 2012-03-20 Mosaid Technologies Incorporated Mixed data rates in memory devices and systems
DE102008050102B4 (de) * 2008-10-06 2010-11-04 Phoenix Contact Gmbh & Co. Kg Kommunikationsentität zur Kommunikation über ein busorientiertes Kommunikationsnetzwerk
TWI391809B (zh) * 2009-05-21 2013-04-01 Mstar Semiconductor Inc 時脈樹分佈方法
CN101599807A (zh) * 2009-06-19 2009-12-09 中兴通讯股份有限公司 一种使主备时钟相位对齐的方法和装置
DE112010004514B4 (de) * 2009-11-20 2021-01-07 Keysight Technologies Singapore (Sales) Pte. Ltd. Verfahren,System und Computerprogrammprodukt zum Messen einer Datenübertragung von einem ersten Gerät zu einem zweiten Gerät
JP5549513B2 (ja) * 2010-10-01 2014-07-16 富士通株式会社 伝送システム、スレーブ伝送装置及びクロック同期方法
JP5741010B2 (ja) * 2011-01-26 2015-07-01 日本電気株式会社 同期システム
EP2673917A1 (en) * 2011-02-11 2013-12-18 ETH Zurich Methods for secure distance bounding/distance ranging between two devices
TW201317802A (zh) * 2011-10-21 2013-05-01 Acer Inc 電子系統及相關之主機裝置及管理方法
US20130128678A1 (en) * 2011-11-21 2013-05-23 Hong Beom Pyeon Power saving methods for use in a system of serially connected semiconductor devices
KR101836510B1 (ko) 2012-05-31 2018-04-19 에스케이하이닉스 주식회사 반도체 장치
US9471484B2 (en) 2012-09-19 2016-10-18 Novachips Canada Inc. Flash memory controller having dual mode pin-out
US8909833B2 (en) * 2012-09-26 2014-12-09 The United States Of America As Represented By The Secretary Of The Navy Systems, methods, and articles of manufacture to stream data
EP2736194B1 (en) * 2012-11-27 2017-09-27 ADVA Optical Networking SE Latency monitoring point
US9494968B2 (en) 2013-01-15 2016-11-15 International Business Machines Corporation Clock skew analysis and optimization
US9225344B2 (en) * 2013-01-16 2015-12-29 Altera Corporation Methods and apparatus for aligning clock signals on an integrated circuit
US9490784B2 (en) 2014-12-09 2016-11-08 Qualcomm Incorporated Apparatus and method for generating quadrupled reference clock from single ended crystal oscillator
US9800132B2 (en) 2015-12-29 2017-10-24 General Electric Company Systems and methods for controlling a plurality of power semiconductor devices
US10884639B2 (en) * 2017-02-27 2021-01-05 Qualcomm Incorporated Providing single data rate (SDR) mode or double data rate (DDR) mode for the command and address (CA) bus of registering clock drive (RCD) for dynamic random access memory (DRAM)
US10332574B2 (en) * 2017-03-24 2019-06-25 Mediatek Inc. Embedded memory with setup-hold time controlled internally or externally and associated integrated circuit
US10366869B2 (en) * 2017-11-20 2019-07-30 Lam Research Corporation Active feedback control of subsystems of a process module
KR20190088234A (ko) * 2018-01-18 2019-07-26 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
TWI658700B (zh) * 2018-07-16 2019-05-01 創意電子股份有限公司 積體電路、多通道傳輸裝置及其信號傳輸方法
FR3086475B1 (fr) * 2018-09-24 2021-05-21 Moduleus Circuit electronique a distribution d'horloge synchronisee
CN113076276B (zh) * 2021-03-18 2023-03-14 四川和芯微电子股份有限公司 Sdo数据相位可调节的spi从机接口
JP2023180573A (ja) * 2022-06-09 2023-12-21 東京エレクトロン株式会社 基板処理装置、制御システム、および制御方法
US12283957B2 (en) * 2022-08-31 2025-04-22 Global Unichip Corporation Interface device and signal transceiving method thereof
GB202301126D0 (en) * 2023-01-26 2023-03-15 Nordic Semiconductor Asa Synchroniser circuit
CN117713983B (zh) * 2024-02-05 2024-05-07 浙江华创视讯科技有限公司 时钟同步监测方法、装置、级联系统和计算机设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6759883B2 (en) * 2001-08-29 2004-07-06 Micron Technology, Inc. Variable delay circuit and method, and delay locked loop, memory device and computer system using same
US20040148482A1 (en) * 2003-01-13 2004-07-29 Grundy Kevin P. Memory chain
US20050062510A1 (en) * 2003-09-23 2005-03-24 Micron Technology, Inc. Apparatus and method for suppressing jitter within a clock signal generator
US7095261B2 (en) * 2004-05-05 2006-08-22 Micron Technology, Inc. Clock capture in clock synchronization circuitry

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02107036A (ja) * 1988-10-17 1990-04-19 Nec Corp ビット位相同期回路
US5087829A (en) * 1988-12-07 1992-02-11 Hitachi, Ltd. High speed clock distribution system
US5430859A (en) * 1991-07-26 1995-07-04 Sundisk Corporation Solid state memory system including plural memory chips and a serialized bus
JP3487309B2 (ja) * 1993-06-30 2004-01-19 株式会社ルネサステクノロジ 半導体集積回路装置
US5404460A (en) * 1994-01-28 1995-04-04 Vlsi Technology, Inc. Method for configuring multiple identical serial I/O devices to unique addresses through a serial bus
US5475854A (en) * 1994-01-28 1995-12-12 Vlsi Technology, Inc. Serial bus I/O system and method for serializing interrupt requests and DMA requests in a computer system
US5729683A (en) * 1995-05-18 1998-03-17 Compaq Computer Corporation Programming memory devices through the parallel port of a computer system
US5768173A (en) * 1995-11-11 1998-06-16 Samsung Electronics Co., Ltd. Memory modules, circuit substrates and methods of fabrication therefor using partially defective memory devices
US6065126A (en) * 1998-02-02 2000-05-16 Tran; Thang Minh Method and apparatus for executing plurality of operations per clock cycle in a single processing unit with a self-timed and self-enabled distributed clock
WO1999050852A1 (en) * 1998-04-01 1999-10-07 Mosaid Technologies Incorporated Semiconductor memory asynchronous pipeline
JP2000030448A (ja) * 1998-07-15 2000-01-28 Mitsubishi Electric Corp 同期型半導体記憶装置
US6144576A (en) * 1998-08-19 2000-11-07 Intel Corporation Method and apparatus for implementing a serial memory architecture
US6304921B1 (en) * 1998-12-07 2001-10-16 Motorola Inc. System for serial peripheral interface with embedded addressing circuit for providing portion of an address for peripheral devices
US6373784B2 (en) * 2000-01-20 2002-04-16 Nec Corporation Semiconductor memory device
US6816933B1 (en) * 2000-05-17 2004-11-09 Silicon Laboratories, Inc. Serial device daisy chaining method and apparatus
JP4480855B2 (ja) * 2000-06-08 2010-06-16 富士通マイクロエレクトロニクス株式会社 半導体デバイスを含むモジュール、及びモジュールを含むシステム
US6928501B2 (en) * 2001-10-15 2005-08-09 Silicon Laboratories, Inc. Serial device daisy chaining method and apparatus
US7032039B2 (en) * 2002-10-30 2006-04-18 Atmel Corporation Method for identification of SPI compatible serial memory devices
US6839301B2 (en) * 2003-04-28 2005-01-04 Micron Technology, Inc. Method and apparatus for improving stability and lock time for synchronous circuits
US7168027B2 (en) * 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
DE10345489B3 (de) * 2003-09-30 2005-04-14 Infineon Technologies Ag Vorrichtung zur Verwendung bei der Synchronisation von Taktsignalen, sowie Taktsignal-Synchronisationsverfahren
US7031221B2 (en) * 2003-12-30 2006-04-18 Intel Corporation Fixed phase clock and strobe signals in daisy chained chips
WO2005106888A1 (en) 2004-04-29 2005-11-10 Koninklijke Philips Electronics N.V. Multiple data rate ram memory controller
US6950325B1 (en) * 2004-10-07 2005-09-27 Winbond Electronics Corporation Cascade-connected ROM
WO2007013444A1 (ja) 2005-07-25 2007-02-01 Yoichiro Ito 標識認証システム及び標識認証方法
US7279946B2 (en) * 2005-08-30 2007-10-09 Infineon Technologies Ag Clock controller with integrated DLL and DCC
US7652922B2 (en) * 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
US20070076502A1 (en) 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
US7321524B2 (en) * 2005-10-17 2008-01-22 Rambus Inc. Memory controller with staggered request signal output
US7411429B2 (en) * 2005-10-28 2008-08-12 Silicon Integrated Systems Corp. System and method for clock switching
US8364861B2 (en) * 2006-03-28 2013-01-29 Mosaid Technologies Incorporated Asynchronous ID generation
US8069328B2 (en) * 2006-03-28 2011-11-29 Mosaid Technologies Incorporated Daisy chain cascade configuration recognition technique
EP2062261A4 (en) 2006-08-22 2010-01-06 Mosaid Technologies Inc EVOLVING MEMORY SYSTEM
US7925854B2 (en) * 2006-12-06 2011-04-12 Mosaid Technologies Incorporated System and method of operating memory devices of mixed type
US7752364B2 (en) * 2006-12-06 2010-07-06 Mosaid Technologies Incorporated Apparatus and method for communicating with semiconductor devices of a serial interconnection
WO2008067636A1 (en) 2006-12-06 2008-06-12 Mosaid Technologies Incorporated Apparatus and method for communicating with semiconductor devices of a serial interconnection
US8433874B2 (en) 2006-12-06 2013-04-30 Mosaid Technologies Incorporated Address assignment and type recognition of serially interconnected memory devices of mixed type
US8984249B2 (en) 2006-12-20 2015-03-17 Novachips Canada Inc. ID generation apparatus and method for serially interconnected devices
US7865756B2 (en) 2007-03-12 2011-01-04 Mosaid Technologies Incorporated Methods and apparatus for clock signal synchronization in a configuration of series-connected semiconductor devices
WO2009062280A1 (en) * 2007-11-15 2009-05-22 Mosaid Technologies Incorporated Methods and systems for failure isolation and data recovery in a configuration of series-connected semiconductor devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6759883B2 (en) * 2001-08-29 2004-07-06 Micron Technology, Inc. Variable delay circuit and method, and delay locked loop, memory device and computer system using same
US20040148482A1 (en) * 2003-01-13 2004-07-29 Grundy Kevin P. Memory chain
US20050062510A1 (en) * 2003-09-23 2005-03-24 Micron Technology, Inc. Apparatus and method for suppressing jitter within a clock signal generator
US7095261B2 (en) * 2004-05-05 2006-08-22 Micron Technology, Inc. Clock capture in clock synchronization circuitry

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI743791B (zh) * 2020-05-18 2021-10-21 瑞昱半導體股份有限公司 多晶片系統、晶片與時脈同步方法

Also Published As

Publication number Publication date
JP5680151B2 (ja) 2015-03-04
JP2010524277A (ja) 2010-07-15
US20110060934A1 (en) 2011-03-10
EP2118902A1 (en) 2009-11-18
US20080226004A1 (en) 2008-09-18
EP2428960B1 (en) 2013-10-09
EP2118902B1 (en) 2012-07-18
KR101454945B1 (ko) 2014-10-27
JP2013236398A (ja) 2013-11-21
EP2428960A1 (en) 2012-03-14
WO2008109981A1 (en) 2008-09-18
EP2118902A4 (en) 2010-11-24
US7865756B2 (en) 2011-01-04
KR20100015511A (ko) 2010-02-12
JP5334869B2 (ja) 2013-11-06
US8713344B2 (en) 2014-04-29
TW200904110A (en) 2009-01-16

Similar Documents

Publication Publication Date Title
TWI472213B (zh) 串連半導體裝置中用於時脈信號同步化之方法及設備
CN101467115B (zh) 集成电路及其上的存储器接口电路和使用集成电路从存储器读取数据的方法
CN100412982C (zh) 存储系统，缓冲器件及操作该存储系统的方法
CN101536313B (zh) 用于在fpga上的ddr3应用的读取对准实现
CN1716783B (zh) 寄存器控制的延迟锁定回路及其控制方法
US8837655B2 (en) Memory controller with flexible data alignment to clock
JP6113215B2 (ja) プログラマブルロジックデバイスにおける書き込みレベリングインプリメンテーション
US8149979B2 (en) Method and apparatus for handling of clock information in serial link ports
US7928770B1 (en) I/O block for high performance memory interfaces
CN106249807A (zh) 用于集成电路时钟分配的系统和方法
US20240021229A1 (en) Low power memory with on-demand bandwidth boost
US7668022B2 (en) Integrated circuit for clock generation for memory devices
TW201027556A (en) Serial-connected memory system with output delay adjustment
US8134391B2 (en) Semiconductor devices with signal synchronization circuits
CN102457271B (zh) 延迟锁定环和包括所述延迟锁定环的集成电路
US11575383B2 (en) Clocking system and a method of clock synchronization
US6918047B1 (en) Apparatus for high data rate synchronous interface using a delay locked loop to synchronize a clock signal and a method thereof
HK1063230B (zh) 存儲系統，緩沖器件及操作該存儲系統的方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees