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TWI470734B - 不同電介質厚度之半導體裝置 - Google Patents

不同電介質厚度之半導體裝置 Download PDF

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TWI470734B
TWI470734B TW97139238A TW97139238A TWI470734B TW I470734 B TWI470734 B TW I470734B TW 97139238 A TW97139238 A TW 97139238A TW 97139238 A TW97139238 A TW 97139238A TW I470734 B TWI470734 B TW I470734B
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transistor
dielectric
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semiconductor device
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TW97139238A
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Gauri V Karve
Mark D Hall
Srikanth B Samavedam
Original Assignee
Freescale Semiconductor Inc
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Publication date
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Description

不同電介質厚度之半導體裝置
此發明大體而言係關於半導體裝置且更具體而言係關於不同電介質厚度之半導體裝置。
此申請案已於2007年10月31日在美國作為專利申請案第11/931,565予以申請。
某些積體電路可包括具有不同電介質厚度之半導體裝置，例如不同之閘極電介質厚度。例如，某些積體電路可具有在一較低電壓域中運作之高速電路及以一較高電壓域運作之I/O電路。該較高電壓域需要具有比該較低電壓域之電晶體厚的閘極電介質之電晶體。
構建一具有不同電介質厚度之裝置之積體電路可具挑戰性，例如，尤其對於具有矽鍺通道、高介電常數(高K)閘極電介質及/或金屬閘極之裝置。
下文陳述一用於實施本發明之方式之詳細說明。該說明意欲圖解闡釋本發明而不應視為對本發明之限制。
圖1係晶圓101之一剖視側視圖，晶圓101係用於製作在不同區域中具有不同電介質厚度之半導體裝置。圖1中所示係晶圓101中將形成不同電介質厚度之半導體裝置之區域117、119及121。晶圓101包括一矽層103，在一個實施例中該矽層係單晶矽。層103可係一塊狀矽層或位於一絕緣體層上，例如，形成一絕緣體上半導體(SOI)組態。在所示之實施例中，在層103上形成一層105單晶矽鍺。在一個實施例中，層105係藉由選擇性磊晶生長形成，但在其他實施例中可藉由其他製程(例如，化學氣相沈積(CVD)、物理氣相沈積(PVD))形成。在某些實施例中，在形成層105之前，於層103中執行用於設定一臨限電壓之井離子植入。
在一個實施例中，可使層105發生應變以增強載流子遷移率。例如，使層105處於一壓縮應變下以增強P通道裝置中之電洞遷移率。此應變係因包括一應變增強鍺雜質而引起，該應變增強鍺雜質使得該層在至少一個方向上具有一不同於實際晶格常數之天然晶格常數(其係該層處於一鬆弛狀態下之晶格常數)。在其他實施例中，層105可包括碳。在一個實施例中，層105將不處於應變狀態。在某些實施例中，層105具有一介於10-100埃之範圍內之厚度，且在一個實施例中具有40埃之厚度。在其他實施例中，層105可具有其他厚度。在一個實施例中，鍺濃度介於10-50%之範圍內，但在其他實施例中可具有其他濃度。在一個實施例中，層105可含有硼以供臨限電壓調整之用。
層105中存在鍺(在其他實施例中，可係硼或碳)可對後續熱循環提出挑戰，尤其在不期望鍺擴散之情況下。
晶圓101包括位於區域117、119及121之間的隔離溝槽109、111、113及115。在一個實施例中，此等溝槽係在層105形成之後形成。在某些實施例中，對於一塊狀矽晶圓而言，此等溝槽具有一介於2000-5000埃之範圍內之深度。在其他實施例中，該等溝槽可延伸至一SOI晶圓之下伏絕緣體層。
在另一實施例中，該矽鍺層(105)將在溝槽109、111、113及115形成之後磊晶生長，以使得絕緣體溝槽形成之高溫製程將不導致層105中之鍺擴散至層103中。
一矽層106包括在層105頂部上分別形成於各自區域117、119及121中之部分107、108、110。在一個實施例中，層106係藉由磊晶生長形成。部分107、108及110將用於生長一高品質電介質層，且在某些區域中，將提供一最大化閘極電介質之介面處之載流子遷移率之通道區域。在某些實施例中，層106具有一介於10-100埃之範圍內之厚度，且在一個實施例中較佳係40埃，但在其他實施例中可具有其他厚度。在某些實施例中，層106大致不具有碳或鍺(0-5%鍺或0-2%碳)。在某些實施例中，層106具有與層105相同量之硼。
在某些實施例中，層106可發生應變。在某些實施例中，層105將不處於應變狀態，且由於矽具有一比矽鍺小之天然晶格常數，層106之晶格常數將係層106發生拉伸應變時的晶格常數。
在其他實施例中，溝槽109、111、113及115可在層106形成之後形成，其中層106將初始形成為一個連續層。
在一個實施例中，層103、105及/或106可具有井摻雜(在原處或植入)之雜質(砷、銻、磷、銦或硼)。
層106之厚度與區域117、119及121之寬度之比率可不同於圖1中所示之比率。例如，區域117、119及121之寬度可明顯較大，以使得可在其中形成多個裝置。此外，該等隔離溝槽可寬於圖1中所示之寬度。然而，圖1以及其他圖中所示之寬度及厚度係用於容易地圖解闡釋在不同區域中形成結構所用之製程。
圖2顯示在氧化物層200分別熱生長於層106上之後之晶圓101。在某些實施例中，層200具有一介於10-100埃之範圍內之厚度且在一個實施例中較佳係40埃。然而，在其他實施例中，層200可具有其他厚度。層200包括分別生長於部分107、108及110上之部分201、203及205。
在某些實施例中，層200係使用一低溫氧化製程生長以將向外擴散至層106及103中之鍺減至最低。在一個實施例中，使用一原位蒸汽產生製程生長層200。在一個實施例中，該原位蒸汽產生製程係在一單個晶圓室中執行，但在其他實施例中可在其他設備中執行。在另一實施例中，可將一電漿氮化製程用於形成層200。在一個實施例中，低溫氧化製程係在950℃或更低之溫度下且較佳在約850℃之溫度下執行。在950℃或更低下執行氧化製程會將鍺擴散減至最低同時形成一高品質且可靠之氧化物。在一個實施例中，在至少750℃之溫度下執行該氧化製程以確保形成一具有特定性能及可靠性之氧化物。在某些實施例中，將一較高品質電介質用作一閘極電介質可提供一較高電壓崩潰及一減少之閘極洩漏電流量。於某些實施例中，在形成層200之後可利用額外退火製程來改良氧化物品質。
在一個實施例中，氧化製程具有一介於少於30分鐘之範圍內且較佳少於5分鐘之"溫度時間"以將鍺之向外擴散減至最低。然而，其他製程可具有其他循環時間。
在一個實施例中，層200具有一介於10-100埃之範圍內之厚度，但在其他實施例中可具有其他厚度。在一個實施例中，層200之厚度係由其中一積體電路之任合裝置將運作之最高運作電壓所支配。
該氧化製程消耗層106之厚度之一部分。在某些實施例中，層106厚度之減少量介於5-70埃之範圍內，且在一個實施例中較佳減少約16埃。然而，在其他實施例中厚度之減少可介於其他範圍內。氧化所消耗之矽量少於層106之厚度，以確保層106在區域117、119及121中之部分在氧化之後仍可用於在其中形成裝置。
圖3顯示已自晶圓101移除層200之氧化物部分203及205之後之晶圓101。在一個實施例中，此等部分可藉由在區域117上方選擇性地形成一遮罩(例如，光阻劑)同時曝光區域119及121來移除。接著使晶圓101經歷一蝕刻(例如，HF酸之濕蝕刻)以將部分203及205之氧化物移除。在其他實施例中可用其他製程進行移除。
圖4顯示晶圓101已經歷一其中氧化物層400之部分401及403分別自部分108及110生長之第二氧化製程之晶圓101。在某些實施例中，部分201之厚度藉由此第二氧化製程進一步增加。
在一個實施例中，用於形成層400之氧化製程係與以上給出用於形成層200相同之溫度範圍內執行。在一個實施例中，此氧化製程之循環時間可端視所期望之層400厚度而與以上給出用於形成層200之循環時間相同或不同。層105之鍺擴散可在此第二氧化製程之製程溫度低於950℃之情形下減至最低。
在某些實施例中，層400可具有一介於10-100埃之範圍內之厚度且在一個實施例中較佳係25-30埃厚。然而，在其他實施例中，層400具有其他厚度。在一個實施例中，部分201之厚度可藉由第二氧化製程在一0-20埃之範圍內增加，但在其他實施例中可增加其他量。
在第二氧化製程中，部分107、108及110之上部分被消耗掉。在某些實施例中，部分108及110之厚度減少一介於5-50埃之範圍內之量，且在一個實施例中較佳減少10-12埃。然而，在其他實施例中，該等部分可減少其他量。部分107之厚度可減少一較少量，此乃因在氧化期間其被部分201覆蓋。在一個實施例中，在第二氧化之後留下約8-12埃之部分108及110。
圖5顯示已自區域121移除部分403之後之晶圓101。在一個實施例中，可藉由遮掩區域117及119且使晶圓101經歷一濕蝕刻來移除部分403。在一較佳實施例中，藉由控制層106之厚度以及第一及第二氧化之氧化時間，可在第一及第二氧化之後仍保留一層約8-10埃之矽。此矽層改良高K電介質介面處之介面狀態密度，由此增加P通道裝置之電洞遷移率。
在圖5中所示階段之後，晶圓101可經歷一清洗製程。在一個實施例中，晶圓101可經歷一鹽酸、過氧化氫及水之濕溶液清洗。在其他實施例中，可使用其他清洗製程來構建所期望之介面特性。亦可在其他階段執行其他清洗製程。例如，可在上述每一氧化製程之前執行清洗製程。
在一個實施例中，以不同之前驅物執行第一及第二氧化製程以提供具有不同之所期望特性之氧化物。例如，可以比用於形成層400之氧化製程中少的氮來執行形成層200之氧化製程。
圖6顯示在晶圓101上沈積一高K電介質層601、金屬層603及一層605多晶矽之後之晶圓101。在一個實施例中，此等層之每一者皆係等形的。
在某些實施例中，高K電介質層601可包括鉿、鑭、鋁、矽、鋯或其他金屬。例如，層601可包含氧化鉿、矽酸鉿、鋁酸鉿、氧化鋯、矽酸鋯、鋯酸鉿或其他適當之高K材料。在一個實施例中，層601可包括一金屬或金屬氧化物頂蓋層，例如鑭、鎂、氧化鑭、氧化鎂、鋁或氧化鋁。在一個實施例中，此頂蓋層具有一介於1-10埃之範圍內之厚度。
在某些實施例中，層601具有一介於5-50埃之範圍內之厚度且在一個實施例中較佳係20埃。然而，在其他實施例中層601可具有其他厚度。一高K電介質係一具有一7.0或更大介電常數之材料。利用一高K電介質為形成於區域121中之裝置提供較高電容以達成更佳之通道控制。
在一個實施例中，層601係藉由在部分110上一3-15埃之初始薄氧化矽生長後跟隨一含金屬之電介質層之一沈積所形成。在一個實施例中，此薄氧化矽層係以化學方式生長。在一個實施例中，可藉由一化學氣相沈積(CVD)製程執行此沈積。在其他實施例中可藉由其他方法來形成層603。
在一個實施例中，金屬層603係由碳化鉭、氮化鈦、鈦鋁氮化物、鈦鎂碳化物、氮化鉭或其他材料製成。embodiment在某些實施例中，層603具有一介於20-200埃之範圍內之厚度，且在一個實施例中較佳係100埃。在其他實施例中，層603可具有其他厚度。金屬層603可消除具有以層603構造之閘極(場效電晶體(FET)之控制電極)之電晶體之多晶矽空乏。此可提供增加之對通道之閘極耦合。在一個實施例中，層603係藉由一CVD製程形成，但可藉由其他製程(例如，藉由濺鍍或原子層沈積)形成。
多晶矽層605係藉由濺鍍、一電漿CVD製程，或藉由其他製程形成。在某些實施例中，層605具有一介於200-1000埃之範圍內之厚度，但在其他實施例中可具有其他厚度。
在圖6中所示階段之後，圖案化層605、603、601、200及400以在區域117、119及121中形成各種半導體裝置。例如，可圖案化該等區域以形成用於形成於該等區域中之裝置(例如，電晶體、二極體、電容器)之電極堆疊(例如，一控制電極堆疊、一電容性電極堆疊)。
圖7係一形成於晶圓101之區域117中之電晶體之局部側視剖視圖。在所示實施例中，電晶體701包括一藉由圖案化層605、603及601及部分201所形成之閘極堆疊709。在所示實施例中，在圖案化之後，將電流電極摻雜物(例如硼、磷、銻、砷)植入至電流電極區域705及707中以形成該等電流電極區域之延伸區域。可在摻雜物植入之前形成一額外間隔件。所植入摻雜物之類型取決於電晶體之極性。例如，一諸如硼或氟化硼之摻雜物用於P型電晶體，且一諸如砷或磷之摻雜物用於N型電晶體。另外，可在此步驟植入一相反類型之摻雜物(例如，將砷或磷用於P型電晶體且將硼或氟化硼用於N型電晶體)作為一暈圈植入物以最佳化短通道長度裝置之效能。此後，形成間隔件703且將一第二植入之電流電極摻雜物植入(以較高能量)至區域705及707未被間隔件703覆蓋之各區中，以形成較深的區域705與707之接面。在所示實施例中，將電流電極摻雜物植入至層103及105以及部分107中。所植入摻雜物之類型取決於電晶體之極性(例如，硼或氟化硼用於P型電晶體且砷或磷用於N型電晶體)。然而，在其他實施例中，一電晶體可藉由其他製程形成，可係其他材料且可具有其他組態。
在所示實施例中，層601及部分201用作電晶體701之閘極電介質(一FET之控制電極電介質)。在一個實施例中，部分201可介於15至150埃之範圍內且層601可介於5-50埃之範圍內。然而，在其他實施例中此等層可具有其他厚度。部分201及層601之厚度及組成為一電晶體提供一足以在區域117中之裝置電壓範圍內運作之閘極電介質。
在一個實施例中，電晶體701係一P通道場效電晶體。然而，區域117中之N通道電晶體亦可具有一與閘極堆疊709相似之閘極堆疊。
圖8係一形成於晶圓101之區域119中之電晶體之局部側視圖。在所示實施例中，電晶體801包括一藉由圖案化層605、603及601以及部分401所形成之閘極堆疊809。在所示實施例中，在圖案化之後，將電流電極摻雜物(例如，硼、磷、銻、砷)植入至電流電極區域805及807以形成該等電流電極區域之延伸區域。所植入摻雜物之類型取決於電晶體之極性。可在摻雜物植入之前形成一額外間隔件(未顯示)。同樣，亦可執行用於最佳化短通道長度裝置之暈圈植入。此後，形成間隔件803且將第二植入之電流電極摻雜物植入至區域805及807未被間隔件803覆蓋之各區中，以形成較深的區域805與807之接面。所植入之摻雜物之類型取決於電晶體之極性。在所示實施例中，將電流電極摻雜物植入至層103及105以及部分107中。然而，在其他實施例中，一電晶體可藉由其他製程形成，可係其他材料且可具有其他組態。
在所示實施例中，層601及部分401用作電晶體801之閘極電介質。在一個實施例中，部分401可介於10-100埃之範圍內且層601可介於5-50埃之範圍內。然而，在其他實施例中此等層及部分可具有其他厚度。部分401及層601之厚度及組成為電晶體801提供一足以在區域119中之裝置電壓範圍內運作之閘極電介質。
在所示實施例中，電晶體801之閘極電介質具有一與電晶體701之閘極電介質(層601及部分201)之厚度不同之厚度(一較小厚度)。因此，本文所述之製程可有利地用於為具有SiGe通道區域之相同導電類型之電晶體提供不同厚度之閘極電介質，其中至少某些閘極電介質層係由可產生較佳品質且更可靠閘極電介質之熱氧化製程所形成。藉助上述製程，此等不同之電介質層可自單獨熱氧化製程形成，同時在彼等製程中禁止鍺擴散。
在一個實施例中，電晶體801係一P通道場效電晶體。然而，區域119中之N通道電晶體亦可具有一與閘極堆疊809相似之閘極堆疊。
可在區域117及119中製作其他類型之半導體裝置。例如，可在此等區域其中層605及603用作一電容器之電極之任一區域中製作一電容器。在此等實施例中，此等層之寬度可大於一電晶體閘極之寬度。在圖8之實施例中，層601及部分401可用作該電容器之電介質，其中部分108以及層105及103之多個部分將用作另一電容器電極。在此等區域中可形成其他類型之半導體裝置(例如，閘控二極體電容器，及電阻器)。
圖9係一形成於晶圓101之區域121中之電晶體之局部側視圖。在所示實施例中，電晶體901包括一藉由圖案化層605、603及601所形成之閘極堆疊909。在所示實施例中，在圖案化之後，將電流電極摻雜物(例如，硼、磷、銻、砷)植入至電流電極區域905及907中以形成該等電流電極區域之延伸區域。所植入摻雜物之類型將取決於裝置之極性。在某些實施例中，可在摻雜物植入之前形成一額外間隔件。在某些實施例中，可執行一用於最佳化短通道長度裝置效能之暈圈植入。此後，形成間隔件903且將一第二植入之電流電極摻雜物植入(以一較高能量)至區域905及907未被間隔件903覆蓋之各區中，以形成較深的區域905與907之接面。所植入摻雜物之類型取決於裝置之極性。在所示實施例中，將電流電極摻雜物植入至層103及105以及部分107中。然而，在其他實施例中，一電晶體可藉由其他製程形成，可係其他材料且可具有其他組態。
在所示實施例中，層601用作電晶體701之閘極電介質。為電晶體901提供一高K閘極電介質可為電晶體901提供一較高電容以達成較佳之通道控制。因此，電晶體901可以比區域117及119之電晶體更多之驅動電流及更少之洩漏電流運作。可在區域121中形成其他類型之半導體裝置。
在所示實施例中，部分107、108及110之厚度之大小經確定，以使得部分110在兩個氧化製程及任何清洗製程之後仍可保留至少某一厚度。在一個實施例中，期望在圖9中所示階段之後(在第二氧化之後)部分110係至少8-10埃厚。然而，在其他實施例中，可期望係其他最小厚度。在一個實施例中，部分110具有一小於30埃之厚度。在圖7之實施例中，所得覆蓋部分107將厚於(例如，在一個實施例中厚15-25埃)電晶體701及901係P通道裝置之實施例中之覆蓋部分110。
在一個實施例中，可利用形成於區域121中之電晶體來形成高速邏輯、SRAM單元、控制邏輯或處理器核心。此等電路通常在一積體電路之較低電壓域中運作且以較高速度運作。區域117之電晶體通常將在一積體電路上以較高電壓運作。例如，區域117之電晶體可用於I/O電路以及去耦合電容器。可利用區域119之電晶體來形成一中間電壓區域之電晶體及電容器。例如，區域119中之電晶體可用於支援較低電壓I/O電路或在需要較低備用功率消耗之電路中使用。該中間區域亦可用於其中需要對速度及功率消耗要求進行平衡之電路。該中間區域中之裝置亦可用於去耦合電容器。
在圖7、8及9中所陳述階段之後，可在晶圓101上執行其他製程，包括形成矽化物、互連、層間電介質以及外部連接器(例如，接合墊)。此後，將晶圓101單個化(例如，用一晶圓鋸)成個別積體電路，其中每一積體電路包括一區域117、一區域119及一區域121。一積體電路之此等區域之每一者可具有多個N通道電晶體及P通道電晶體。
在一個實施例中，電晶體701、801及901皆係相同之導電類型(例如，一場效電晶體之P通道類型或N通道類型)。在其他實施例中，該等電晶體可係不同之導電類型。在一個實施例中，每一區域可具有每一導電類型之若干電晶體。
雖然以上說明闡述了兩個氧化製程(例如，一形成層200之氧化製程及一形成層400之氧化製程)，但其他實施例可包括一不同數量之氧化製程。例如，一個實施例可僅包括一個氧化製程，其中僅形成兩個不同閘極電介質厚度之區域。其他實施例可包括3個或更多個氧化製程，其中每一個製程形成一個不同之電介質厚度。在某些實施例中，層106之開始厚度係基於該層將經歷而使得電晶體901中之部分110之厚度係至少8-10埃之氧化製程數量。
本文闡述了可允許在一積體電路中形成具有不同電介質厚度之半導體裝置之製程，其中某些電極電介質厚度至少部分係由一熱氧化製程形成且其他厚度係由一高K電介質材料形成。此可提供一既包括用於高速電路(例如，處理器、高速邏輯)之裝置且亦包括在一較高電壓下運作之裝置(例如，I/O電路)之積體電路。此外，此等製程有益於形成包括鍺(或碳)之半導體裝置，以使得鍺(或碳)在控制電極電介質氧化製程期間不過度擴散。防止鍺在電極電介質氧化製程期間過度運動有助於最大化裝置效能，對於其中在應變層中使用應變增強雜質(例如，鍺、碳)或使用應變增強雜質來形成應變層之裝置尤其如此。同樣，亦可使用此等製程來防止其他摻雜雜質(例如，硼)之擴散。
在一個實施例中，一方法包括提供一第一層。該第一層包括一由鍺及碳組成之組群中之至少一者。該方法包括提供一包含矽且大致不包含鍺或碳之第二層。該第二層上覆於該第一層上。該方法亦包括將該第二層之至少一上部部分氧化以形成一第一氧化層。該方法亦包括移除一第一區域中之第一氧化層且保留一第二區域中之第一氧化層。該方法進一步包括在該移除步驟之後，在該第一區域中且在該第二區域中形成一高K電介質層。該方法進一步包括在該第一區域中形成一第一半導體裝置且在該第二區域中形成一第二半導體裝置。
在另一實施例中，一方法包括形成一第一層。該第一層包括一由鍺及碳組成之群組中之至少一者。該方法亦包括形成一包含矽且大致不包含碳或鍺之第二層，其中該第二層上覆於該第一層上。該方法亦包括氧化該第二層之至少一部分以形成一氧化層，移除一第一區域中之氧化層且保留一第二區域中之氧化層，及在該移除步驟之後，在該第一區域中且在該第二區域中形成一高K電介質層。該高K電介質層具有一大於或等於7.0之介電常數。該方法亦包括在第一區域及第二區域上方形成一金屬層以及在第一區域中完成一第一電晶體之形成。該第一電晶體具有一第一控制電極電介質，其包括該高K電介質層之一部分且不包括該氧化層之一部分。該第一電晶體包括一包括該金屬層之第一部分之控制電極，其中該第一電晶體具有一第一導電類型。該方法進一步包括在該第二區域中完成一第二電晶體之形成。該第二電晶體具有一第二控制電極電介質，其包含該高K電介質層之一部分及該氧化層之一部分。該第二電晶體包括一包括該金屬層之一第二部分之控制電極。該第二電晶體具有第一導電類型。
在一個實施例中，一積體電路包括一第一半導體裝置，其具有一下伏於一第一電極堆疊下面之第一作用區域。該第一作用區域包括：一第一層，其包括一由鍺及碳組成之群組中之至少一者；及一第一覆蓋層，其上覆於該第一層上面。該第一覆蓋層包括矽且大致不包括碳或鍺。該第一覆蓋層具有一第一厚度。該積體電路包括一第二半導體裝置，其具有一下伏於一第二電極堆疊下面之第二作用區域。該第二作用區域包括：一第二層，其包括由鍺及碳組成之群組中之至少一者；及一第二覆蓋層，其上覆於該第二層上面。該第二覆蓋層包括矽且大致不包括碳或鍺。該第二覆蓋層具有一第二厚度。該第一半導體裝置及該第二半導體裝置具有一相同之導電類型，且其中該第一厚度與第二厚度不同。
儘管已顯示及闡述了本發明之特定實施例，但熟習此項技術者將根據本文之教示認識到：可做進一步改變及修改，此並不背離本發明及其更廣泛之態樣，且因此，隨附申請專利範圍欲將所有此等改變及修改囊括其範圍內，如同此等改變及修改歸屬於本發明之真正精神及範疇內一般。
101．．．晶圓
103．．．矽層
105．．．層
106．．．矽層
107．．．部分
108．．．部分
109．．．溝槽
110．．．部分
111．．．溝槽
113．．．溝槽
115．．．溝槽
117．．．區域
119．．．區域
121．．．區域
200．．．氧化物層
201．．．部分
203．．．氧化物部分
205．．．氧化物部分
400．．．氧化層
401．．．部分
403．．．部分
601．．．高K電介質層
603．．．金屬層
605．．．多晶矽層
701．．．電晶體
703．．．間隔件
705．．．電流電極區域
707．．．電流電極區域
709．．．閘極堆疊
801．．．電晶體
803．．．間隔件
805．．．電流電極區域
807．．．電流電極區域
809．．．閘極堆疊
901．．．電晶體
903．．．間隔件
905．．．電流電極區域
907．．．電流電極區域
909．．．閘極堆疊
熟習此項技術者藉由參照附圖，可更好的理解本發明以及瞭解本發明之眾多目的、特徵及優點。
圖1-9顯示根據本發明之一實施例在製造一晶圓中各階段之側視剖視圖。
除非另有說明，否則在不同圖式中使用相同之參考符號來指示相同之物件。該等圖未必係按比例繪製。
101．．．晶圓
103．．．矽層
105．．．矽鍺層
107．．．部分
108．．．部分
109．．．溝槽
110．．．部分
111．．．溝槽
113．．．溝槽
115．．．溝槽
117．．．區域
119．．．區域
121．．．區域
201．．．部分
401．．．部分
601．．．高K電介質層
603．．．金屬層
605．．．多晶矽層

Claims (20)

  1. 一種製造不同電介質厚度之半導體裝置之方法，其包含：提供一第一層，該第一層包含一由鍺及碳組成之群組中之至少一者；提供一第二層，其包含矽且大致不包含鍺或碳，其中該第二層上覆於該第一層上面；氧化該第二層之至少一上部部分以形成一第一氧化層；移除一第一區域中之該第一氧化層且保留一第二區域中之該第一氧化層；在該移除步驟之後，在該第一區域中及在該第二區域中形成一高K電介質層；在該第一區域中形成一第一半導體裝置；在該第二區域中形成一第二半導體裝置。
  2. 如請求項1之方法，其中該第一半導體裝置係一第一電晶體，其中該第一電晶體具有一第一控制電極電介質厚度，其中該第二半導體裝置係一第二電晶體，其中該第二電晶體具有一第二控制電極電介質厚度，且其中該第一控制電極電介質厚度小於該第二控制電極電介質厚度。
  3. 如請求項2之方法，其中該第一電晶體係一第一P通道電晶體且其中該第二電晶體係一第二P通道電晶體。
  4. 如請求項1之方法，其中該第一半導體裝置係一第一電 晶體，其中該第一電晶體具有一包含該高K電介質層之一部分且不包含該第一氧化層之一部分之第一控制電極電介質，其中該第二半導體裝置係一第二電晶體，其中該第二電晶體具有一包含該高K電介質層之一部分及該第一氧化層之一部分之第二控制電極電介質。
  5. 如請求項1之方法，其進一步包含：在該第一區域中且在該第二區域中沈積一上覆於該高K電介質層上面之金屬層；其中該第一半導體裝置包括該金屬層之一部分且該第二半導體裝置包括該金屬層之一部分。
  6. 如請求項1之方法，其中該第一半導體裝置係一第一電晶體，其中該第一電晶體具有一第一控制電極電介質厚度，其中該第二半導體裝置係一第二電晶體，其中該第二電晶體具有一第二控制電極電介質厚度，其中在一第三區域中形成一第三電晶體，其中該第三電晶體具有一第三控制電極電介質厚度，其中該第一控制電極電介質厚度小於該第二控制電極電介質厚度，且其中該第二控制電極電介質厚度小於該第三控制電極電介質厚度。
  7. 如請求項1之方法，其中該第一半導體裝置包括該第二半導體層之至少一部分且該第二半導體裝置包括該第二層之至少一部分。
  8. 如請求項1之方法，其中：該第一半導體裝置包括一第一電極及一與該第一電極接觸之第一電極電介質，該第一電極電介質包括該高K 電介質層之一部分且不包括該第一氧化層之一部分；該第二半導體裝置包括一第二電極及一與該第二電極接觸之第二電極電介質，該第二電極電介質包括該高K電介質層之一部分及該第一氧化層之一部分。
  9. 如請求項1之方法，其進一步包含：在形成該第一氧化層之前，在該第一區域及該第二區域中氧化該第二層之至少一上部部分以形成一第二氧化層。
  10. 如請求項9之方法，其中：該形成該第二氧化層之氧化包含在一第三區域中形成該第二氧化層；該形成該高K電介質層包括在該第三區域中形成該高電介質；該方法進一步包含：在該形成該第一氧化層之氧化之前，移除該第一區域及該第二區域中之該第二氧化層且保留一第三區域中之該第二氧化層；在該第三區域中形成一第三半導體裝置。
  11. 如請求項10之方法，其中該第一半導體裝置係一第一電晶體，其中該第一電晶體具有一包含該高K電介質層之一部分且不包含該第一氧化層之一部分及不包含該第二氧化層之一部分之第一控制電極電介質，其中該第二半導體裝置係一第二電晶體，其中該第二電晶體具有一包含該高K電介質層之一部分及該第一氧化層之一部分且 不包含該第二氧化層之一部分之第二控制電極電介質，其中在該第三區域中形成一第三電晶體，且其中該第三電晶體具有一包含該高K電介質層之一部分及該第二氧化層之一部分之第三控制電極電介質。
  12. 如請求項9之方法，其中使用一低於或等於攝氏950度之最高溫度形成該第一氧化層。
  13. 如請求項1之方法，其中在一介於攝氏750與950度之間的溫度下形成該第一氧化層。
  14. 一種製造不同電介質厚度之半導體裝置之方法，其包含：形成一第一層，該第一層包含一由鍺及碳組成之群組中之至少一者；形成一第二層，其包含矽且大致不包含碳或鍺，其中該第二層上覆於該第一層上面；氧化該第二層之至少一部分以形成一氧化層；移除一第一區域中之該氧化層且保留一第二區域中之該氧化層；在該移除步驟之後，在該第一區域中且在該第二區域中形成一高K電介質層，其中該高K電介質層具有一大於或等於7.0之介電常數；在該第一區域及該第二區域上方形成一金屬層；在該第一區域中完成一第一電晶體之形成，其中該第一電晶體具有一包含該高K電介質層之一部分且不包括該氧化層之一部分之第一控制電極電介質，該第一電晶 體包括一包括該金屬層之一第一部分之控制電極，其中該第一電晶體具有一第一導電類型；在該第二區域中完成一第二電晶體之形成，其中該第二電晶體具有一包含該高K電介質層之一部分及該氧化層之一部分之第二控制電極電介質，該第二電晶體包括一包括該金屬層之一第二部分之控制電極，其中該第二電晶體具有該第一導電類型。
  15. 如請求項14之方法，其中該第一控制電極電介質之一第一厚度及該第二控制電極電介質之一第二厚度係不同之厚度，且其中該包含該第一區域中之矽之第二層具有一小於30埃之厚度。
  16. 一種積體電路，其包含：一第一半導體裝置，其具有一下伏於一第一電極堆疊下面之第一作用區域，其中該第一作用區域包含：一第一層，其包含一由鍺及碳組成之群組中之至少一者；及一第一覆蓋層，其上覆於該第一層上面，該第一覆蓋層包含矽且大致不包含碳或鍺，且該第一覆蓋層具有一第一厚度；一第二半導體裝置，其具有一下伏於一第二電極堆疊下面之第二作用區域，其中該第二作用區域包含：一第二層，其包含該由鍺及碳組成之群組中之至少一者；及一第二覆蓋層，其上覆於該第二層上面，該第二覆 蓋層包含矽且大致不包含碳或鍺，且該第二覆蓋層具有一第二厚度，其中該第一半導體裝置及該第二半導體裝置具有一相同之導電類型，且其中該第一厚度及該第二厚度係不同。
  17. 如請求項16之積體電路，其中該第一半導體裝置包含一第一P通道電晶體，且其中該第二半導體裝置包含一第二P通道電晶體。
  18. 如請求項16之積體電路，其中該第一電極堆疊包含一第一電極電介質，該第一電極電介質包括一上覆於該第一覆蓋層上面之第一高K電介質層，其中該第二電極堆疊包含一第二電極電介質，該第二電極電介質包括一上覆於該第二覆蓋層上面之氧化物層，且其中該第二電極電介質包含一上覆於該氧化物層上面之第二高K電介質層。
  19. 如請求項18之積體電路，其中該第一電極電介質之一厚度小於該第二電極電介質之一厚度。
  20. 如請求項19之積體電路，其進一步包含：一第三半導體裝置，其具有一下伏於一第三電極堆疊下面之第三作用區域，其中該第三作用區域包含：一第三層，其包含該由鍺及碳組成之群組中之至少一者；及一第三覆蓋層，其上覆於該第三層上面，該第三覆蓋層包含矽且大致不包含碳或鍺，且該第三覆蓋層具 有一第三厚度，其中該第三電極堆疊包含一高K電介質層及一上覆於該第三覆蓋層上面之第二氧化物層，該第二氧化物層具有一不同於該氧化物層之厚度。
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