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TWI467385B - 在兩匯流排間進行序列位址位元轉換之方法及其裝置 - Google Patents

在兩匯流排間進行序列位址位元轉換之方法及其裝置 Download PDF

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TWI467385B
TWI467385B TW101138841A TW101138841A TWI467385B TW I467385 B TWI467385 B TW I467385B TW 101138841 A TW101138841 A TW 101138841A TW 101138841 A TW101138841 A TW 101138841A TW I467385 B TWI467385 B TW I467385B
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Description

在兩匯流排間進行序列位址位元轉換之方法及其裝置
本發明係關於一嵌入式系統，特別是關於一整合複數個記憶裝置之嵌入式控制模組，從而使一晶片組易於對該複數個記憶裝置進行存取。
如第1圖，一般而言，一系統10包含一晶片組101、一嵌入式控制器103、一第一組記憶裝置105以及一第二組記憶裝置107。該晶片組101及該嵌入式控制器103分別對該第一組記憶裝置105及該第二組記憶裝置107進行存取。通常該第一組及該第二組記憶裝置均為快閃記憶裝置。而一快閃記憶裝置通常容量為一百萬位元組、二百萬位元組、四百萬位元組或八百萬位元組。舉例而言，該晶片組101需要一個五百萬位元組之記憶裝置而該嵌入式控制器103需要一個三百萬位元組之記憶裝置。為滿足此一需求，該第一組記憶裝置105可為單獨一個八百萬位元組之快閃記憶裝置或由一個一百萬位元組及一個四百萬位元組之快閃記憶裝置所組合而成；而該第二組記憶裝置107可為單獨一個四百萬位元組之快閃記憶體或由一個一百萬位元組及一個二百萬位元組之快閃記憶裝置所組合而成。因此，雖然該晶片組101及該嵌入式控制器所需之記憶裝置容量僅為八百萬位元組，實際上卻使用了多於八百萬位元組織記憶裝置，此一狀況不僅提高成本，也 佔用了額外的實體空間。
另一種狀況則是，一快閃記憶裝置之價格並非正比於其容量；使用一較大之記憶裝置反而不如使用兩個較小之記憶裝置來的節省成本。
因此，必須由一方案使任意組合、分享快閃記憶裝置成為可能，從而降低系統之成本。
本發明係用以提供一方案使多個快閃記憶裝置可輕易組合以降低一系統之總成本或增加使用該等快閃記憶體之使用效率得以提高。
本發明係揭露一用以對記憶裝置進行存取之裝置，其中對每個記憶裝置進行存取均使用序列位址位元，該裝置包括：一第一匯流排用以傳輸一第一複數個序列位址位元，其中該第一複數個序列位址位元之係用以存取一第一記憶裝置；一第二記憶裝置；一第三記憶裝置；一解碼單元，其用以決定該第一複數個序列位址位元所指向之位址係第二記憶裝置或第三記憶裝置，其中該第一複數個序列位址位元係被轉換成一第二複數個序列位址位元以對所指向之記憶裝置進行存取。在一實施方法中，該第一記憶裝置 其容量為八百萬位元組；該第二記憶裝置其容量為四百位元組；該第三記憶裝置其容量為四百位元組。
在一實施方法中，一晶片組控制器係被連結至前述裝置之該第一匯流排，其中該第一匯流排包含一第一時脈、一第一序列輸入端、一第一序列輸出端及一第一晶片選擇端(Chip select)以對該第一記憶裝置進行存取；且上述裝置中之解碼單元係在一嵌入式控制器中，其中該嵌入式控制器係被連結至該第一匯流排，且分別經由一第二匯流排及一第三匯流排連結至該第二記憶裝置及該第三記憶裝置，其中一讀/寫指令被該嵌入式控制器中之該解碼單元重導向至該第二或該第三記憶裝置。
在本發明之一實施方法中，一晶片組控制器係經由一共用匯流排連結至一複數個快閃記憶裝置，該共用匯流排包含一選擇信號用以選擇該複數個快閃記憶裝置中之每一個；且當該晶片組控制器將其每一輸出端設定為三態(tri-state)以與該共用匯流排隔離時，該嵌入式控制器可經由該共用匯流排對該第一複數個記憶裝置進行存取。因此，該嵌入式控制器得輕易對每一快閃記憶裝置進行程序化之操作。此外，該嵌入式控制器亦可另外單獨連結至一第二複數個快閃記憶裝置。
在本發明之一實施方法中，一系統包含一晶片組、一嵌入式 控制器、一第一記憶裝置以及一第二記憶裝置。該晶片組連結至該嵌入式控制器。而該第一及該第二記憶裝置亦連結至該嵌入式控制器。該嵌入式控制器對該二個記憶裝置進行重分配，使該第一記憶裝置之全部及該第二記憶裝置之一部分可被該晶片組所存取，而該第二記憶裝置之其他部分則被分配給該嵌入式記憶裝置。
從以下對某些具體實施例之解說及其相應之圖示，將可輕易瞭解本發明其他目標、技術內容、技術特徵及優點。
本發明詳述如下。所述之例係用以呈現最佳實施例而非用以限縮本發明之範疇。
相較於嵌入式系統之習知結構，本發明揭露一嵌入式控制器，其可管裡一個或多個記憶模組，從而使一晶片組及該嵌入式控制器得以分享一組記憶模組。
於本發明之一實施方式中，請參見第2圖，一嵌入式控制器20與一第一快閃記憶裝置21及一第二快閃記憶裝置22相連結。該嵌入式控制器20包含一第一匯流排201、一解碼單元203、一第二匯流排205用以連結至該第一快閃記憶裝置21，以及一第三匯流排207用以連結至該第二快閃記憶裝置22。該第一匯流排201 係用以接收一串列位址位元。當該第一匯流排201接收一串列位址位元後，該解碼單元203根據所接收知該串列位址位元決定該第一快閃記憶裝置21及該第二快閃記憶裝置22中何者係與該串列位址位元相關，同時將該串列位址位元轉換成一對應串列位址位元以便對該第一或第二快閃記憶裝置進行正確之存取動作。亦即，該嵌入式控制器20係經由該第二匯流排205或該第三匯流排207將該對應串列位址位元傳送給相關之快閃記憶裝置。
欲了解讀取/寫入動作如何以本發明具以實施，請參見第3圖，其中一系統30包含一晶片組31、一嵌入式控制器32、一第一記憶裝置33以及一第二記憶裝置34。進行寫入動作時，該晶片組31將一寫入指令、一欲寫入之資料以及一欲寫入之位址傳送給該嵌入式控制器32。該嵌入式控制器32將該位址解碼成為一對應之記憶裝置編號及一在該對應之記憶裝置中之對應位址。舉例而言，該欲寫入之位址被解碼後，對應之記憶裝置為該第一記憶裝置33以及該第一記憶裝置中之一第一位址，而後該嵌入式控制器32將該寫入指令、該欲寫入之資料以及該第一位址傳送給該第一記憶裝置33。
進行讀取動作時，該晶片組31將一讀取指令以及一欲讀取之位址傳送給該嵌入式控制器32。該嵌入式控制器32將該位址解碼成為一對應之記憶裝置編號及一在該對應之記憶裝置中之對應位 址。舉例而言，該欲讀取之位址被解碼後，對應之記憶裝置為該第二記憶裝置34以及該第二記憶裝置中之一第二位址，而後該嵌入式控制器32將該讀取指令以及該第二位址傳送給該第二記憶裝置34。之後，該第二記憶裝置34將該裝置中第二位址之資料，經由該嵌入式控制器32傳送給該晶片組31。
請參見第4A圖，其係本發明之一實施方式，一系統40其中包含一晶片組401、一嵌入式控制器403、一第一快閃記憶裝置405以及一第二快閃記憶裝置407。該晶片組401包含有一第一時脈埠4011、一第一主入從出埠(MISO)4013、一第一主初從入埠(MOSI)4015、一第一晶片選擇埠4017以及一第二晶片選擇埠4019。該嵌入式控制器403其包含一第二時脈埠4031、一第二主入從出埠(MISO)4033、一第二主出從入埠(MOSI)4035以及一第三晶片選擇埠4037。
嗣後請參見第4B圖，當該晶片組401作為一主裝置對該第一記憶裝置405或該嵌入式控制器進行存取時，該嵌入式控制器403則將設定成相對於該晶片組401作為一從裝置。然而，該嵌入式控制器403相對於該第二記憶裝置407仍為一主裝置。而當該晶片組401不再對任何裝置進行存取時，如同第4C圖，則該晶片組將其所有之輸出/輸入埠(亦即4011至4019)設為三態(tri-state)。在此一狀況下，該嵌入式控制器403得以對該第一 記憶裝置405及/或該第二記憶裝置進行程式化。
第5A圖係用以解釋本發明中用以轉換一位址位元之第一方法。一映射函數501係儲存於一嵌入式控制器或其所擁有知記憶裝置內。當該嵌入式控制器接收到一第一組序列位址位元502時，該嵌入式控制器根據該第一組序列位址位元502以及該映射函數501產生一組新位址資訊503。其流程如同第5B圖所示，首先，如步驟511所示，提供一映射函數。再來，接收一第一組序列位址位元，如步驟512所示。在步驟513中，根據該第一組序列位址位元以及該映射函數，產生一第二位址資訊。該第二位址資訊係包括一裝置編號用以代表一欲存取之記憶裝置以及一在該記憶裝置中相對應之序列位址位元。
第6A圖係用以解釋本發明中用以轉換一位址位元之第二方法。一檢查表(LUT,look-up table)601係儲存於一嵌入式控制器或其所擁有知記憶裝置內。當該嵌入式控制器接收到一第一組序列位址位元602時，該嵌入式控制器根據該第一組序列位址位元502以及該檢查表601產生一組新位址資訊603。其流程如同第6B圖所示，首先，如步驟611所示，提供一檢查表。再來，接收一第一組序列位址位元，如步驟612所示。在步驟613中，根據該第一組序列位址位元以及該檢查表，產生一第二位址資訊。該第二位址資訊係包括一裝置編號用以代表一欲存取之記憶裝置以及 一在該記憶裝置中相對應之序列位址位元。
在本發明之一實施方式中，舉例而言，用以存取一8百萬位元組容量快閃記憶裝置之一第一複數個序列位址位元可被轉換成一第二複數個序列位址位元以對兩個4百萬位元容量之快閃記憶裝置進行存取，其中該第一複數個序列位址位元之長度較該第二複數個序列位址位元之長度多一位元。因此，一嵌入式控制器得藉由僅僅將該第一複數個序列位址位元中之最高效位元(MSB)刪除而產生該第二複數個序列位址位元。此時，該第一複數個序列位址位元中之最高效位元可被用以決定對兩個4百萬位元容量之快閃記憶中何者進行存取。
本發明之最佳實施例詳述如上。然而此實施例非用以限制本發明，顯而易見地，在不脫離本發明之精神與範圍內，任何熟習技藝者得以完成許多更動及潤飾。本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。
101‧‧‧晶片組
103‧‧‧嵌入式控制器
105及107‧‧‧記憶裝置
20‧‧‧嵌入式控制器
203‧‧‧解碼單元
21及22‧‧‧記憶裝置
511至513‧‧‧步驟
611至613‧‧‧步驟
第1圖係一通用系統之架構圖；第2圖係用以說明本發明中之一嵌入式控制器如何作動；第3圖係用以描述如何應用本發明進行一讀/寫操作；第4A圖~4C圖係本發明之一較佳實施例； 第5A圖及5B圖係用以描述一第一種位址位元重分配之方法及其流程；以及第6A圖及第6B圖係用以描述一第二種位址位元重分配之方法及其流程。
20~24‧‧‧步驟

Claims (15)

  1. 一用以對使用序列位址位元的記憶裝置進行存取之裝置，包含：一第一匯流排，用以傳輸一第一複數個序列位址位元，其中該第一複數個序列位址位元係指向一第一記憶裝置之第一位址範圍；一第二記憶裝置；一第三記憶裝置；以及一解碼單元，用以決定該第一複數個序列位址位元係在該第一位址範圍中之一第二位址範圍或在該第一位址範圍中之一第三位址範圍，其中該第二位址範圍係指向對該第二記憶裝置進行存取；該第三位址範圍係指向對該第三記憶裝置進行存取，其中該第一複數個序列位址位元被轉換成一第二複數個序列位址位元以對所指向之記憶裝置進行存取。
  2. 如申請專利範圍第1項所述之裝置，其中該第二記憶裝置及該第三記憶裝置皆為快閃記憶裝置。
  3. 如申請專利範圍第1項所述之裝置，其中該第二記憶裝置係經由一第二匯流排進行存取，其中該第二匯流排係用以將一第二複數個序列位址位元傳送至該第二記憶裝置；該第三記憶裝 置係經由一第三匯流排進行存取，其中該第三匯流排係用以將一第三複數個序列位址位元傳送至該第三記憶裝置。
  4. 如申請專利範圍第1項所述之裝置，其中該第二複數個序列位址位元及該第三複數個序列位址位元係將該第一複數個序列位址位元中之一最高效位元(MSB)移除同時保留剩餘之位址位元。
  5. 如申請專利範圍第3項所述之裝置，其中該第二匯流排包含一第一時脈端、一第一序列輸入端、一第一序列輸出端及一第一晶片選擇端用以對該第二記憶裝置進行存取；以及該第三匯流排以該第一時脈端、該第一序列輸入端、該第一序列輸出端及一第二晶片選擇端對該第三記憶裝置進行存取，其中該第二複數個序列位址位元及該第三複數個序列位址位元係經由該第一序列輸出端傳輸；以及當該第一複數個序列位址位元之最高效位元為0時，該第一晶片選擇端被設定為作動，該第二晶片選擇端被設定為不作動；而當該第一複數個序列位址位元之最高效位元為1時，該第一晶片選擇端被設定為不作動，該第二晶片選擇端被設定為作動。
  6. 如申請專利範圍第4項所述之裝置，其中該第一記憶裝置之容量為八百萬位元組；該第二記憶裝置之容量為四百萬位元組；且該第三記憶裝置之容量為四百萬位元組。
  7. 如申請專利範圍第1項所述之裝置，進一步包含一晶片組控制器連結至該第一匯流排，其中該第一匯流排包含一第一時脈端、一第一序列輸入端、一第一序列輸出端用以傳輸一第一複數個序列位址位元以及一第一晶片選擇端用以對該第一記憶裝置進行存取。
  8. 如申請專利範圍第7項所述之裝置，其中該解碼單元係在一嵌入式控制器中，其中該嵌入式控制器係連結至該第一匯流排，且經由一第二匯流排及一第三匯流排分別連結至該第二記憶裝置及該第三記憶裝置。
  9. 如申請專利範圍第8項所述之裝置，其中該第二匯流排包含一第一時脈端、一第一序列輸入端、一第一序列輸出端及一第二晶片選擇端用以對該第二記憶裝置進行存取；以及該第三匯流排以該第一時脈端、該第一序列輸入端、該第一序列輸出端及一第三晶片選擇端對該第三記憶裝置進行存取，其中若該第一晶片選擇端被設定為作動且指向該第二位址範圍，則該第二晶片選 擇端被設定為作動；且若該第一晶片選擇端被設定為作動且指向該第三位址範圍，則該第三晶片選擇端被設定為作動。
  10. 如申請專利範圍第9項所述之裝置，進一步包含第四記憶裝置連結至該晶片組控制器之該第一時脈端、該第一序列輸入端、該第一序列輸出端及一第四晶片選擇端以對該第四記憶裝置進行存取。
  11. 如申請專利範圍第10項所述之裝置，其中該嵌入式控制器可對該第二、第三、第四記憶裝置進行程序化動作。
  12. 如申請專利範圍第10項所述之裝置，其中該嵌入式控制器可對該第二、第三、第四記憶裝置進行存取。
  13. 如申請專利範圍第10項所述之裝置，其中該晶片組控制器可對該第二、第三、第四記憶裝置進行存取。
  14. 一用以對多個記憶裝置進行存取之系統，其中該多個記憶裝置中之每一個係以序列位址位元進行存取，該系統包括：一晶片組；一嵌入式控制器； 一第一匯流排，連接該晶片組及該嵌入式控制器，用以傳輸一第一複數個序列位址位元其可對一第一記憶裝置之一第一位址範圍進行存取；一第二記憶裝置，經由一第二匯流排連結至該嵌入式控制器；以及一第三記憶裝置，經由一第三匯流排連結至該嵌入式控制器，其中該嵌入式控制器決定該第一複數個序列位址位元係指向該第一位址範圍中之一第二位址範圍或指向該第一位址範圍中之一第三位址範圍，其中該第二位址範圍係被指向於對該第二記憶裝置；該第三位址範圍係被指向於對該第三記憶裝置，其中該第一複數個序列位址位元被轉換為一第二複數個序列位址位元以對該被指向之記憶裝置進行存取。
  15. 一用以對多個記憶裝置進行存取之系統，其中該多個記憶裝置中之每一個係以序列位址位元進行存取，該系統包括：一晶片組；一嵌入式控制器；一第一匯流排，連接該晶片組及該嵌入式控制器，用以傳輸一第一複數個序列位址位元其可對一第一記憶裝置之一第一位址範圍進行存取；一第二記憶裝置，經由該第一匯流排連結至該晶片組；以及 一第三記憶裝置，經由一第二匯流排連結至該嵌入式控制器，其中該嵌入式控制器決定該第一複數個序列位址位元係指向該第一位址範圍中之一第二位址範圍或指向該第一位址範圍中之一第三位址範圍，其中該第二位址範圍係被指向於對該第二記憶裝置；該第三位址範圍係被指向於對該第三記憶裝置，其中該第一複數個序列位址位元被轉換為一第二複數個序列位址位元以對該被指向之記憶裝置進行存取。
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