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TWI466239B - 堆疊電容結構及其製作方法 - Google Patents

堆疊電容結構及其製作方法 Download PDF

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TWI466239B
TWI466239B TW101111372A TW101111372A TWI466239B TW I466239 B TWI466239 B TW I466239B TW 101111372 A TW101111372 A TW 101111372A TW 101111372 A TW101111372 A TW 101111372A TW I466239 B TWI466239 B TW I466239B
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capacitor
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dopant
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TW101111372A
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Inventor
Shih Fan Kuan
Original Assignee
Nanya Technology Corp
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/033Making the capacitor or connections thereto the capacitor extending over the transistor
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00Resistors, capacitors or inductors
    • H10D1/60Capacitors
    • H10D1/68Capacitors having no potential barriers
    • H10D1/692Electrodes
    • H10D1/711Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/714Electrodes having non-planar surfaces, e.g. formed by texturisation having horizontal extensions
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00Resistors, capacitors or inductors
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    • H10D1/716Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions

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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

堆疊電容結構及其製作方法
本發明係關於一種堆疊電容結構及其製作方式,特別是有關於一種具有連接節點的堆疊電容結構及其製作方式,前述的連接節點係用於電連結兩個相鄰的上極板。
半導體記憶體單元包含由電晶體取用的電容以供儲存資料之用。資料是取決於電容的狀態而儲存成一個高或低位元。當施行資料讀取時會以電容中含有電荷或缺乏電荷的狀態顯示出高或低電壓,且使電容充電或放電以便將資料書寫其上,一般而言,電容分別二種,堆疊電容和溝渠電容。堆疊電容通常是位於電晶體的頂上,而溝渠電容通常是埋藏於裝置基板內。
近年來,配合各種電子產品小型化之趨勢,動態隨機存取記憶體元件的設計也已朝向高積集度及高密度發展。由於高密度動態隨機存取記憶體元件的各記憶胞排列非常靠近,故幾乎已無法在橫向上增加電容面積,而勢必要從垂直方向上,增高堆疊電容的高度,藉此增加電容面積及電容值。然而過高的堆疊電容經常會導致電容在製作過程即發生塌陷的情況。
有鑑於此,本發明提供了一種堆疊電容結構及其製作方法,以防止堆疊電容過高而發生傾倒的情況。
根據本發明之第一較佳實施例,本發明提供一種堆疊電容結構的製作方法,包含:首先,提供一絕緣基底,其中絕緣基底包含至少一摻質絕緣材料層和至少一絕緣材料層,接著圖案化絕緣基底以形成一溝渠於絕緣材料層和摻質絕緣材料層中,其中溝渠的一內側側壁包含一第一區域和一第二區域,第二區域內的摻質絕緣材料層被完全移除以形成一孔洞,然後形成一上極板圍繞溝渠之內側側壁並且上極板填滿孔洞,之後形成一電容介電層圍繞上極板,最後形成一儲存節點填入溝渠。
根據本發明之第二較佳實施例,一種堆疊電容結構,包含:一第一電容包含:一第一圓柱狀儲存節點、一第一電容介電層圍繞第一圓柱狀儲存節點以及一第一上極板圍繞第一電容介電層。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明,下文特列舉本發明之數個較佳實施例,並配合所附圖式,詳細說明本發明的構成內容及所欲達成之功效。
雖然本發明以實施例揭露如下,然其並非用以限定本發明,任何熟習此技藝者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,因此本發明之保護範圍當以後附之申請專利範圍所界定者為準,且為了不致使本發明之精神晦澀難懂,一些習知結構與製程步驟的細節將不再於此揭露。
同樣地,圖示所表示為實施例中的裝置示意圖但並非用以限定裝置的尺寸,特別是,為使本發明可更清晰地呈現,部分元件的尺寸係可能放大呈現於圖中。再者,多個實施例中所揭示相同的元件者,將標示相同或相似的符號以使說明更容易且清晰。
本說明書所指的「水平」係定義為一平面,其與習知半導體基底的主要平面或表面平行,而不論及其方向或走向。「垂直」係指垂直於「水平」的方向。其他像是「上」、「下」、「底部」、「頂部」、「側面」、「高於」、「低於」等等皆是相較於水平面來定義。
第1圖至第12圖為根據本發明之第一較佳實施例所繪示的一種堆疊電容結構的製作方法。
如第1圖所示,首先提供一絕緣基底10,絕緣基底10係由至少一摻質絕緣材料層12和一絕緣材料層20所組成,絕緣材料層20可以為氧化矽,而摻質絕緣材料層12可以利用在氧化矽中植入硼或磷製作而成。摻質絕緣材料層12和絕緣材料層20皆不限於一層,根據不同產品需求,也可以有複數層的摻質絕緣材料層12和絕緣材料層20交錯堆疊以組成絕緣基底10。
一氮化矽層14可以選擇性地設置於絕緣基底10的一表面,在氮化矽層14的下方放置有一介電層16,其中介電層16中設有至少一接觸插塞18。絕緣基底10可以利用沉積製程交替沉積摻質絕緣材料層12和絕緣材料層20而形成,舉例而言,首先沉積一絕緣材料層20於氮化矽層14上,然後再沉積一摻質絕緣材料層12於絕緣材料層20上,接著重覆沉積絕緣材料層20和摻質絕緣材料層12數次,以形成絕緣基底10。
第2圖為複數個溝渠之佈局示意圖,第3圖為第2圖沿切線AA’方向所繪示的剖面圖。如第2圖和第3圖所示,圖案化絶緣基底10,以形成至少一溝渠22於絶緣基底10中,氮化矽層14作為溝渠22的底部,溝渠22的數量不限於1個,根據不同的產品需求,亦可以在絶緣基底10中形成多數個溝渠22。
第4圖為複數個溝渠在濕蝕刻之後的佈局示意圖,第5圖為第4圖沿切線AA’方向所繪示的剖面圖,第6圖為第4圖沿切線BB’方向所繪示的剖面圖。請參閱第4圖至第6圖,首先以氫氟酸稀釋溶液濕蝕刻溝渠22,由於摻質絶緣材料層12含有硼或是磷,因此以氫氟酸稀釋溶液為蝕刻劑來比較,摻質絶緣材料層12的蝕刻速率較絶緣材料層20的蝕刻速率快,也就是說,在濕蝕刻時,摻質絶緣材料層12會被蝕刻掉較多,而絶緣材料層20被蝕刻較少。如第5圖所示,蝕刻之後,在溝渠22的內側側壁24可以分為第一區域A和第二區域B,第一區域A內的摻質絶緣材料層12被部分移除,尚有部分的摻質絶緣材料層12餘留在第一區域A內,餘留在第一區域A內的摻質絶緣材料層12和絶緣材料層20共同構成一凹穴26,絶緣材料層20作為凹穴26的側壁,而摻質絶緣材料層12作為凹穴26的底部,另外,摻質絶緣材料層12係用於支撐絶緣材料層20。請再參閱第4圖,第4圖中所繪示的虛線表示,在第一區域A中餘留的摻質絶緣材料層12之位置。如第6圖所示,蝕刻之後,位於第二區域B內的摻質絶緣材料層12被完全移除,因此形成一孔洞28於第二區域B內,第7圖為包含上極板的溝渠之佈局示意圖,第8圖為第7圖沿切線AA’方向所繪示的剖面圖,第9圖為第7圖沿切線BB’方向所繪示的剖面圖。如第7圖至第9圖所示,形成一上極板30於各個溝渠22之內側側壁24上,其中上極板30填滿凹穴26和孔洞28。
第10圖為堆疊電容結構之佈局示意圖,第11圖為第10圖沿切線AA’方向所繪示的剖面圖,第12圖為第10圖沿切線BB’方向所繪示的剖面圖,如第10圖至第12圖所示,形成一電容介電層32圍繞上極板30之側壁,然後,蝕刻部分之氮化矽層14至曝露出接觸插塞18,接著形成一儲存節點34填入各個溝渠22,並且覆蓋絕緣基底10之上表面11,此外儲存節點34與接觸插塞18接觸,之後再平坦化儲存節點34以移除位於絕緣基底10之上表面11上的儲存節點34,使得位於各個溝渠22中的儲存節點34形成互相絕緣的情況,至此本發明之堆疊電容結構36業已完成。
根據本發明之第二較佳實施例,本發明提供一種堆疊電容結構,如第10圖至第12圖所示,一堆疊電容結構36設置於一絕緣基底10中,堆疊電容結構36包含一第一電容136和一第二電容236,絕緣基底10由至少至少一摻質絕緣材料層12和至少一絕緣材料層20所組成,絕緣材料層20為氧化矽,而摻質絕緣材料層12可以利用氧化矽植入磷或是硼來形成,摻質絕緣材料層12和絕緣材料層20不限於一層,根據不同產品需求,也可以有多數層的摻質絕緣材料層12和絕緣材料層20交錯堆疊以組成絕緣基底10。一氮化矽層14可以選擇性地設置於絕緣基底10的一表面,在氮化矽層14的下方放置有一介電層16,其中介電層16中設有至少一接觸插塞18。
複數個溝渠22設置於絕緣基底10中,各個溝渠22的內側側壁24劃分為一第一區域A和一第二區域B,一凹穴26設置於第一區域A中,詳細來說,絕緣材料層20係作為凹穴26的側壁,而摻質絕緣材料層12作為凹穴26的底部,另外,第二區域B設有一孔洞28,在第二區域B沒有任何的摻質絕緣材料層12。
第一電容136設置於複數個溝渠22的其中之一個,一第一電容136包含:儲存節點34、一電容介電層32圍繞儲存節點34以及一上極板30圍繞電容介電層32。儲存節點34為圓柱狀,上極板30並未覆蓋絕緣基底10的上表面11,此外,部分的上極板30設置在孔洞28和凹穴26中,在孔洞28中的上極板30係定義為連接節點140。
第二電容236係設置於複數個溝渠22的其中之一個,並且與第一電容136相鄰,基本上第二電容236和第一電容136具有本質上相同的結構,第二電容236包含:一儲存節點234、一電容介電層232圍繞儲存節點234以及一上極板230圍繞電容介電層232。儲存節點234為圓柱狀,此外,上極板230並未覆蓋絕緣基底10的上表面11,相同地,部分的上極板230設置在孔洞28和凹穴26中,在孔洞28中的上極板230係定義為連接節點240。連接節點140、240在孔洞28中互相接觸。因此,上極板30和上極板230藉由連接節點140、240電連結,此外,值得注意的是:當由剖視圖,如11圖來看,連接節點140、240、第一上極板30和第二上極板230形成一H形。另外,第一電容136的儲存節點34和第二電容236的儲存節點234分別有一接觸插塞18與其電連結。
本發明利用摻質絕緣材料層的蝕刻速率較絕緣材料層的蝕刻速率快來形成孔洞,進而讓連接節點設置於孔洞中,連接節點電連結兩相鄰電容的上電極。另外,本發明的堆疊電容結構具有堅固的構造,可以避免電容傾倒的情況發生。
以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。
10...絕緣基底
11...上表面
12...摻質絕緣材料層
14...氮化矽層
16...介電層
18...接觸插塞
20...絕緣材料層
22...溝渠
24...內側側壁
26...凹穴
28...孔洞
30...上極板
32...電容介電層
34、234...儲存節點
36...堆疊電容結構
136...第一電容
140、240...連接節點
230...第二上極板
232...第二電容介電層
234...儲存節點
236...第二電容
第1圖至第12圖為根據本發明之第一較佳實施例所繪示的一種堆疊電容結構的製作方法。
10...絕緣基底
11...上表面
14...氮化矽層
16...介電層
18...接觸插塞
20...絕緣材料層
24...內側側壁
28...孔洞
30、230...上極板
32、232...電容介電層
34、234...儲存節點
36...堆疊電容結構
136...第一電容
140、240...連接節點
236...第二電容

Claims (10)

  1. 一種堆疊電容結構的製作方法,包含:提供一絶緣基底,其中該絶緣基底包含至少一摻質絶緣材料層和至少一絶緣材料層;圖案化該絶緣基底以形成一溝渠於該絶緣材料層和該摻質絶緣材料層中,其中該溝渠的一內側側壁包含一第一區域和一第二區域,該第二區域內的該摻質絶緣材料層被完全移除以形成一孔洞;形成一上極板圍繞該溝渠之該內側側壁並且該上極板填滿該孔洞;形成一電容介電層圍繞該上極板;以及形成一儲存節點填入該溝渠。
  2. 如申請專利範圍第1項所述的堆疊電容結構的製作方法,其中該內側側壁的該第一區域包含一凹穴,該凹穴以該摻質絶緣材料層為底部,並且以該絶緣材料層為一側壁。
  3. 如申請專利範圍第2項所述的堆疊電容結構的製作方法,其中該上極板填入該凹穴。
  4. 如申請專利範圍第1項所述的堆疊電容結構的製作方法,其中該儲存節點為圓柱形。
  5. 如申請專利範圍第1項所述的堆疊電容結構的製作方法,其中該絶緣材料層的蝕刻速率與該摻質絶緣材料層的蝕刻速率相異。
  6. 一種堆疊電容結構,包含:一第一電容包含:一第一圓柱狀儲存節點;一第一電容介電層圍繞該第一圓柱狀儲存節點;以及一第一上極板圍繞該第一電容介電層一第二電容與該第一電容相鄰,該第二電容包含:一第二圓柱狀儲存節點;一第二電容介電層圍繞該第二圓柱狀儲存節點;以及一第二上極板圍繞該第二電容介電層,其中該第二上極板藉由一連接節點與該第一電容的該第一上極板電連結;一絶緣基底包含至少一摻質絶緣材料層和至少一絶緣材料層;以及一溝渠設於該絶緣基底中,其中該溝渠包含一內側側壁,該內側側壁包含一第一區域和一第二區域,該第二區域內具有一孔洞,並且該第一區域具有一凹穴,該凹穴以該摻質絶緣材料層作為一底部,用來支撐該絶緣材料層。
  7. 如申請專利範圍第6項所述的堆疊電容結構,另包含一接觸插塞電連接該第一圓柱狀儲存節點。
  8. 如申請專利範圍第6項所述的堆疊電容結構,其中該連接節點、該第一上極板與該第二上極板形成一H形。
  9. 如申請專利範圍第6項所述的堆疊電容結構,其中該連接節點係設於該孔洞中,並且該第一電容係設置於該溝渠中。
  10. 如申請專利範圍第6項所述的堆疊電容結構,其中部分的第一上極板係設置於該凹穴中。
TW101111372A 2011-05-25 2012-03-30 堆疊電容結構及其製作方法 TWI466239B (zh)

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019171470A1 (ja) 2018-03-06 2019-09-12 株式会社 東芝 コンデンサ及びその製造方法
JP7179634B2 (ja) 2019-02-07 2022-11-29 株式会社東芝 コンデンサ及びコンデンサモジュール
WO2020191614A1 (zh) * 2019-03-26 2020-10-01 深圳市汇顶科技股份有限公司 电容器及其制作方法
KR102795752B1 (ko) * 2020-03-18 2025-04-15 삼성전자주식회사 집적회로 장치 및 그 제조 방법
US20240105714A1 (en) * 2022-09-27 2024-03-28 Nanya Technology Corporation Semiconductor device including vertical supporting structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201036142A (en) * 2009-03-16 2010-10-01 Nanya Technology Corp Manufacturing method of supporting structure for stack capacitor in semiconductor device
US20100267215A1 (en) * 2003-08-18 2010-10-21 Park Je-Min Semiconductor device including an improved capacitor and method for manufacturing the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4060572B2 (ja) * 2001-11-06 2008-03-12 株式会社東芝 半導体記憶装置及びその製造方法
KR100459707B1 (ko) * 2002-03-21 2004-12-04 삼성전자주식회사 실린더형 커패시터를 포함하는 반도체 소자 및 그 제조 방법
KR100885483B1 (ko) * 2002-12-30 2009-02-24 주식회사 하이닉스반도체 캐패시터 및 그의 제조 방법
JP2004363396A (ja) * 2003-06-05 2004-12-24 Renesas Technology Corp 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100267215A1 (en) * 2003-08-18 2010-10-21 Park Je-Min Semiconductor device including an improved capacitor and method for manufacturing the same
TW201036142A (en) * 2009-03-16 2010-10-01 Nanya Technology Corp Manufacturing method of supporting structure for stack capacitor in semiconductor device

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TW201248787A (en) 2012-12-01
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