[go: up one dir, main page]

TWI466124B - 測試系統 - Google Patents

測試系統 Download PDF

Info

Publication number
TWI466124B
TWI466124B TW100118611A TW100118611A TWI466124B TW I466124 B TWI466124 B TW I466124B TW 100118611 A TW100118611 A TW 100118611A TW 100118611 A TW100118611 A TW 100118611A TW I466124 B TWI466124 B TW I466124B
Authority
TW
Taiwan
Prior art keywords
signal
circuit
test
storage device
multiplexer
Prior art date
Application number
TW100118611A
Other languages
English (en)
Other versions
TW201248638A (en
Inventor
Shuo Fen Kuo
Jih Nung Lee
Sung Kuang Wu
Original Assignee
Realtek Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Realtek Semiconductor Corp filed Critical Realtek Semiconductor Corp
Priority to TW100118611A priority Critical patent/TWI466124B/zh
Priority to CN201210060341.9A priority patent/CN102800364B/zh
Priority to US13/476,026 priority patent/US8984354B2/en
Publication of TW201248638A publication Critical patent/TW201248638A/zh
Application granted granted Critical
Publication of TWI466124B publication Critical patent/TWI466124B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/1545—Determination of error locations, e.g. Chien search or other methods or arrangements for the determination of the roots of the error locator polynomial
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0405—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals comprising complete test loop

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Algebra (AREA)
  • General Physics & Mathematics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

測試系統
本發明有關於測試系統，特別有關於共用暫存器的測試系統。
傳統上，在測試eSRAM(embedded SRAM，內嵌式SRAM)時，會使用一內自測電路(Built-In SelfTest,BIST)，其係將資料由內自測電路輸出後，儲存至待測試的SRAM並輸出SRAM儲存過的資料來據以判斷SRAM是否有問題。而為了內自測電路跟記憶體之間時序的同步，SRAM的輸出端會有一個管線暫存器(pipeline register)，此暫存器只在測試SRAM時啟動。
除了前述SRAM的測試之外，一般還會對電路進行電路功能的測試(或稱掃瞄測試，scan test)，亦即將一訊號從一邏輯電路傳送到另一邏輯電路，來測試訊號傳送路徑和邏輯電路的功能是否有問題。此狀態下，為了要隔離SRAM和邏輯電路以增加邏輯電路的可測試範圍(test coverage)，會增加一旁通電路。此旁通電路具有一暫存器和另一邏輯單元(例如一XOR閘)，但此旁通電路僅在進行電路功能測試時會啟動。因此，增加的旁通電路暫存器和管線暫存器，會增加相當多的電路面積。
除此之外，有相當多的發明被提出來以隔離SRAM和旁通電路。例如專利號US 6973631的美國專利中，使用了不同的旁通電路，來隔離SRAM和旁通電路。但此種做法，不僅增加了旁通電路的面積，更須在SRAM週邊加入暫存器來增加SRAM的可測試範圍。如此更惡化了電路面積增加的問題。
縱上所述，習知技術中為了隔離SRAM和邏輯電路之技術手段，都有電路面積過大的問題。
因此，本發明之一目的為提供一種可節省電路面積的測試系統。
本發明之一實施例揭露了一種測試系統，包含：一內自測電路，用以產生一第一訊號；一儲存裝置，耦接至該內自測電路，用以儲存該第一訊號以形成一第二訊號；一第一邏輯電路，耦接至該儲存裝置，用以產生一第三訊號；一第二邏輯電路，耦接至該儲存裝置；一暫存器，耦接至該儲存裝置以及該第二邏輯電路；以及一旁通電路，耦接至該內自測電路、該第一邏輯電路以及該暫存器；其中於一第一模式時，該內自測電路傳送該第一訊號至該儲存裝置，且該儲存裝置輸出該第二訊號至該暫存器進行暫存後，該暫存器將暫存的該第二訊號傳送至該內自測電路以進行對該儲存裝置之測試；於一第二模式時，該第一邏輯電路傳送一第三訊號至該暫存器進行暫存後，該暫存器將暫存的該第三訊號傳送至該第二邏輯電路，以對該第一邏輯電路至該第二邏輯電路間訊號之傳送路徑進行測試，或 是對該第一邏輯電路和該第二邏輯電路至少其中之一進行測試。
本發明之另一實施例揭露了一種測試系統，包含：一內自測電路，用以產生一第一訊號；一儲存裝置，耦接至該內自測電路，用以儲存該第一訊號以形成一第二訊號；一第二邏輯電路，耦接至該儲存裝置；一暫存器，耦接至該儲存裝置以及該第二邏輯電路；以及一旁通電路，耦接至該內自測電路以及該暫存器；其中於一第一模式時，該內自測電路傳送該第一訊號至該儲存裝置，且該儲存裝置輸出該第二訊號至該暫存器進行暫存後，該暫存器將暫存的該第二訊號傳送至該內自測電路以進行對該儲存裝置之測試；於一第二模式時，該內自測電路傳送一第四訊號經由該旁通電路至該暫存器進行暫存後，該暫存器將暫存的該第四訊號傳送至該第二邏輯電路，以對該內自測電路和第二邏輯電路間之訊號傳送路徑進行測試，或是對該內自測電路和該第二邏輯電路至少其中之一進行測試。
本發明之又一實施例提供了一種測試系統，包含：一第一路徑，用以測試一儲存裝置；一第二路徑，用以對一第一邏輯電路至一第二邏輯電路間的訊號之傳送路徑進行測試，或是對該第一邏輯電路和該第二邏輯電路至少其中之一進行測試；以及一暫存器，該第一路徑和該第二路徑共用該暫存器來分別暫存測試時所用的訊號。
經由前述的實施例，本發明可讓兩測試模式共用一暫存器，藉此減少電路的面積。而且，包含暫存器的切換電路之結構可隨著不同 的成本需求和設計需求而變化。
有關本發明之技術內容、特點與功效，在以下配合參考圖式之實施例的說明中，將可清楚的呈現。
第1圖繪示了根據本發明之實施例的測試系統。如第1圖所示，測試系統100包含了一內自測電路101、一第一邏輯電路103、一SRAM(亦可為其他儲存裝置)105、一旁通電路107、一第二邏輯電路109以及一切換電路111。第一邏輯電路103和SRAM 105之間可設置多個多工器113、115以及117用以決定訊號傳送的路徑。須注意的是此例中的多工器113、115以及117係分別用以傳送資料、控制訊號、以及位址，但並不表示根據本發明之測試系統必須包含三個或以上的多工器。
在此實施例中，於內自測模式時(即測試SRAM有沒有問題的模式)，內自測電路101會傳送一第一訊號DS1 至SRAM 105。且SRAM 105輸出第一訊號DS1 儲存後形成的一第二訊號DS2 至暫存器119進行暫存後，暫存器119會將暫存的第二訊號傳送至內自測電路101進行對SRAM 105之測試。
而在掃瞄測試模式時，第一邏輯電路103傳送一第三訊號DS3 經由旁通電路107至暫存器119進行暫存後，暫存器119將暫存的 第三訊號DS3 傳送至第二邏輯電路109以對第一邏輯電路103至第二邏輯電路109間之訊號傳送路徑進行測試，或是對第一邏輯電路103或第二邏輯電路109本身進行測試。或者，在掃瞄測試模式時，內自測電路101會傳送一第四訊號DS4 經由旁通電路107至暫存器119進行暫存後，暫存器119將暫存的第四訊號DS4 傳送至第二邏輯電路109，以對內自測電路101和第二邏輯電路109間之訊號傳送路徑進行測試，或是對內自測電路101或第二邏輯電路109本身進行測試。此處所描述之內自測模式下的測試，其中一種作法為將欲測試的訊號(第二訊號DS2 )傳回至內自測電路101與預存的第一訊號DS1 作比較，如此便可得知第一訊號在儲存進SRAM並讀出後，是否會有改變，可得知SRAM是否有問題。此動作可由內自測電路101中的比較器(未繪示)來執行。
在此實施例中，係利用一切換電路111來於兩模式中切換。切換電路111包含了暫存器119，用以接收第二訊號DS2 以及第三訊號DS3 ，並於內自測模式時輸出第二訊號DS2 至內自測電路101，且於掃瞄測試模式時輸出第三訊號DS3 或第四訊號DS4 至第二邏輯電路109。
第2圖和第3圖繪示了根據本發明之實施例的測試系統之較詳細結構。在第2圖的實施例中，切換電路111包含了兩多工器201和205以及暫存器203(即第1圖中的暫存器119)。多工器201具有一第一輸入端207耦接旁通電路107之輸出，以及一第二輸入端209 耦接至儲存裝置105之輸出。多工器205具有第一輸入端211耦接暫存器203，第二輸入端213耦接多工器201的輸出、以及輸出端217耦接內自測電路101以及第二邏輯電路109。在內自測模式時，內自測電路101傳送第一訊號DS1 至SRAM 105，且SRAM 105輸出第二訊號DS2 至多工器201的第二輸入端209，暫存器203接收來自多工器201的第二訊號DS2 並將暫存的第二訊號DS2 傳送至多工器205的第一輸入端211，多工器205並將第二訊號DS2 傳送至內自測電路101。
而在掃瞄模式時，第一邏輯電路103傳送第三訊號DS3 至旁通電路107，或者內自測電路101傳送第四訊號DS4 至旁通電路107。旁通電路107將第三訊號DS3 傳送至多工器的第一輸入端207，暫存器203接收來自多工器201的第三訊號DS3 或第四訊號DS4 並將暫存的第三訊號DS3 或第四訊號DS4 傳送至多工器205的第一輸入端211，多工器205將第三訊號DS3 或第四訊號DS4 傳送至第二邏輯電路109。
在第2圖的實施例中，由多工器201繞過暫存器203至多工器205的訊號路徑215，係在一般狀態時使用。亦即，在一般狀態下，訊號係由第一邏輯電路103傳送至儲存裝置105後經過訊號路徑215傳送至第二邏輯電路109。也因此第2圖的實施例中，可不包含訊號路徑215，亦不影響前述的測試功能。
而在第3圖的實施例中，切換電路111包含多工器301、暫存器303以及多工器305。多工器301具有一第一輸入端307耦接旁通電路107之輸出，以及一第二輸入端309耦接至SRAM 105之輸出。多工器305的第一輸入端311耦接暫存器303以及內自測電路101、輸出端315耦接第二邏輯電路109、第二輸入端313耦接SRAM 105的輸出。
內自測模式時，內自測電路101傳送第一訊號DS1 至SRAM 105，且SRAM 105輸出第二訊號DS2 至多工器301的第二輸入端309，暫存器303接收來自多工器301的第二訊號DS2 並將暫存的第二訊號DS2 傳送至內自測電路101。
於掃瞄模式時，第一邏輯電路103傳送第三訊號DS3 至旁通電路107，或者內自測電路101傳送第四訊號DS4 至旁通電路107。旁通電路107將第三訊號DS3 或第四訊號DS4 傳送至多工器301的第一輸入端307，暫存器303接收來自多工器301的第三訊號DS3 或第四訊號DS4 並將暫存的第三訊號DS3 或第四訊號DS4 傳送至多工器305的第一輸入端311，且暫存器303將暫存的第三訊號DS3 或第四訊號DS4 傳送至第二邏輯電路109。
在第3圖的實施例中，由多工器301之第二輸入端309繞過暫存器303至多工器305的訊號路徑317，係在一般狀態時使用。亦即，在一般狀態下，訊號係由第一邏輯電路103傳送至SRAM 105後經 過訊號路徑317傳送至第二邏輯電路109。也因此第3圖的實施例中，可不包含訊號路徑317，亦不影響前述的測試功能。
經由前述的實施例，本發明可讓兩測試模式共用一暫存器，藉此減少電路的面積。而且，包含暫存器的切換電路之結構可隨著不同的成本需求和設計需求而變化。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧測試系統
101‧‧‧內自測電路
103‧‧‧第一邏輯電路
105‧‧‧SRAM
107‧‧‧旁通電路
109‧‧‧第二邏輯電路
111‧‧‧切換電路
113、115、117、201、205、301、305‧‧‧多工器
203‧‧‧暫存器
207、211、307、313‧‧‧第一輸入端
209、213、309、315‧‧‧第二輸入端
215、317`‧‧‧訊號路徑
315、217‧‧‧輸出端
第1圖繪示了根據本發明之實施例的測試系統。
第2圖和第3圖繪示了根據本發明之實施例的測試系統之較詳細結構。
100．．．測試系統
101．．．內自測電路
103．．．第一邏輯電路
105．．．SRAM
107．．．旁通電路
109．．．第二邏輯電路
111．．．切換電路
113、115以及117．．．多工器

Claims (14)

  1. 一種測試系統，包含：一內自測電路，用以產生一第一訊號；一儲存裝置，耦接至該內自測電路，用以儲存該第一訊號以形成一第二訊號；一第一邏輯電路，耦接至該儲存裝置，用以產生一第三訊號；一第二邏輯電路，耦接至該儲存裝置；一暫存器，包含一輸入端以及一輸出端，該輸入端耦接至該第一邏輯電路以及該儲存裝置，該輸出端耦接該內自測電路以及該第二邏輯電路；以及一旁通電路，耦接至該內自測電路、該第一邏輯電路以及該暫存器；其中於一第一模式時，該內自測電路傳送該第一訊號至該儲存裝置，且該儲存裝置輸出該第二訊號至該暫存器進行暫存後，該暫存器將暫存的該第二訊號傳送至該內自測電路以進行對該儲存裝置之測試；於一第二模式時，該第一邏輯電路經由該旁通電路傳送該第三訊號至該暫存器進行暫存後，該暫存器將暫存的該第三訊號傳送至該第二邏輯電路，以進行掃瞄測試。
  2. 如申請專利範圍第1項所述之測試系統，其中該內自測電路包含一比較器，該比較器對該第一訊號與該暫存的該第二訊號進行比較，以據以進行對該儲存裝置之測試。
  3. 如申請專利範圍第1項所述之測試系統，更包含：一切換電路，包含該暫存器，用以接收該第二訊號以及該第三訊號，並於該第一模式時輸出該暫存的該第二訊號至該內自測電路，且於該第二模式時輸出該暫存的該第三訊號至該第二邏輯電路。
  4. 如申請專利範圍第3項所述之測試系統，其中該切換電路包含：一第一多工器，具有一第一輸入端耦接該旁通電路之輸出，以及一第二輸入端耦接至該儲存裝置之輸出；該暫存器，其該輸入端耦接該第一多工器的一輸出端；以及一第二多工器，具有：一第一輸入端耦接該暫存器；以及一輸出端耦接該內自測電路以及該第二邏輯電路。
  5. 如申請專利範圍第4項所述之測試系統，其中該第二多工器更包含：一第二輸入端耦接該第一多工器的一輸出。
  6. 如申請專利範圍第4項所述之測試系統，於該第一模式時，該內自測電路傳送該第一訊號至該儲存裝置，且該儲存裝置輸出該第二訊號至該第一多工器的該第二輸入端，該暫存器接收來自該第一多工器的該輸出端的該第二訊號並將暫存的該第二訊號傳送至該第二多工器的該第一輸入端，該第二多工器將該第二訊號傳 送至該內自測電路。
  7. 如申請專利範圍第4項所述之測試系統，於該第二模式時，該第一邏輯電路傳送該第三訊號至該旁通電路，該旁通電路將該第三訊號傳送至該第一多工器的該第一輸入端，該暫存器接收來自該第一多工器的該輸出端的該第三訊號並將暫存的該第三訊號傳送至該第二多工器的該第一輸入端，該第二多工器將該暫存的第三訊號傳送至該第二邏輯電路。
  8. 如申請專利範圍第3項所述之測試系統，其中該切換電路包含：一第一多工器，具有一第一輸入端耦接該旁通電路之輸出，以及一第二輸入端耦接至該儲存裝置之輸出；該暫存器，其該輸入端耦接該第一多工器的一輸出端；以及一第二多工器，具有：一第一輸入端，耦接該暫存器以及該內自測電路；以及一輸出端，耦接該第二邏輯電路。
  9. 如申請專利範圍第8項所述之測試系統，其中該第二多工器更包含：一第二輸入端，耦接該儲存裝置的輸出。
  10. 如申請專利範圍第8項所述之測試系統，於該第一模式時，該內自測電路傳送該第一訊號至該儲存裝置，且該儲存裝置輸出該 第二訊號至該第一多工器的該第二輸入端，該暫存器接收來自該第一多工器的該第二訊號並將暫存的該第二訊號傳送至該內自測電路。
  11. 如申請專利範圍第8項所述之測試系統，於該第二模式時，該第一邏輯電路傳送該第三訊號至該旁通電路，該旁通電路將該第三訊號傳送至該第一多工器的該第一輸入端，該暫存器接收來自該第一多工器的該第三訊號並將暫存的該第三訊號傳送至該第二多工器的該第一輸入端，且該第二多工器將該暫存的第三訊號傳送至該第二邏輯電路。
  12. 如申請專利範圍第1項所述之測試系統，其中於該第二模式時，該內自測電路傳送一第四訊號經由該旁通電路至該暫存器進行暫存後，該暫存器將暫存的該第四訊號傳送至該第二邏輯電路，以進行該掃瞄測試。
  13. 一種測試系統，包含：一內自測電路，用以產生一第一訊號；一儲存裝置，耦接至該內自測電路，用以儲存該第一訊號以形成一第二訊號；一第二邏輯電路，耦接至該儲存裝置；一暫存器，包含一輸入端以及一輸出端，該輸入端耦接至該儲存裝置，該輸出端耦接該內自測電路以及該第二邏輯電路；以及 一旁通電路，耦接至該內自測電路以及該暫存器；其中於一第一模式時，該內自測電路傳送該第一訊號至該儲存裝置，且該儲存裝置輸出該第二訊號至該暫存器進行暫存後，該暫存器將暫存的該第二訊號傳送至該內自測電路以進行對該儲存裝置之測試；於一第二模式時，該內自測電路傳送一第四訊號經由該旁通電路至該暫存器進行暫存後，該暫存器將暫存的該第四訊號傳送至該第二邏輯電路，以進行掃瞄測試。
  14. 如申請專利範圍第13項所述之測試系統，更包含：一切換電路，包含該暫存器，用以接收該第二訊號以及該第四訊號，並於該第一模式時輸出該暫存的該第二訊號至該內自測電路，且於該第二模式時輸出該暫存的該-18第四訊號至該第二邏輯電路。
TW100118611A 2011-05-27 2011-05-27 測試系統 TWI466124B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW100118611A TWI466124B (zh) 2011-05-27 2011-05-27 測試系統
CN201210060341.9A CN102800364B (zh) 2011-05-27 2012-03-08 测试系统
US13/476,026 US8984354B2 (en) 2011-05-27 2012-05-21 Test system which shares a register in different modes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW100118611A TWI466124B (zh) 2011-05-27 2011-05-27 測試系統

Publications (2)

Publication Number Publication Date
TW201248638A TW201248638A (en) 2012-12-01
TWI466124B true TWI466124B (zh) 2014-12-21

Family

ID=47199448

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100118611A TWI466124B (zh) 2011-05-27 2011-05-27 測試系統

Country Status (3)

Country Link
US (1) US8984354B2 (zh)
CN (1) CN102800364B (zh)
TW (1) TWI466124B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10685730B1 (en) 2018-03-20 2020-06-16 Seagate Technology Llc Circuit including efficient clocking for testing memory interface
TWI689738B (zh) * 2019-02-21 2020-04-01 瑞昱半導體股份有限公司 測試系統
CN111667874B (zh) * 2019-03-05 2022-05-24 瑞昱半导体股份有限公司 测试系统
CN109994144B (zh) * 2019-04-23 2020-05-26 江苏科大亨芯半导体技术有限公司 一种sram输出路径时序测试电路及测试方法
CN112953562B (zh) * 2019-11-26 2024-02-09 瑞昱半导体股份有限公司 信号处理装置与信号处理方法
CN115078956B (zh) * 2021-03-10 2025-08-01 瑞昱半导体股份有限公司 测试电路
TWI800925B (zh) 2021-09-17 2023-05-01 瑞昱半導體股份有限公司 測試系統以及測試方法
US11749374B1 (en) 2022-02-22 2023-09-05 Winbond Electronics Corp. Memory device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6088823A (en) * 1998-06-12 2000-07-11 Synopsys, Inc. Circuit for efficiently testing memory and shadow logic of a semiconductor integrated circuit
US6574762B1 (en) * 2000-03-31 2003-06-03 Lsi Logic Corporation Use of a scan chain for configuration of BIST unit operation
TW200500896A (en) * 2003-05-09 2005-01-01 Incentia Design Systems Corp Scan insertion with bypass logic in an IC design
US20050204232A1 (en) * 2004-02-27 2005-09-15 Markus Seuring Technique for combining scan test and memory built-in self test
US20050204239A1 (en) * 2004-01-21 2005-09-15 Shinya Miyaji Method for testing semiconductor integrated circuit
US20060012392A1 (en) * 2004-07-15 2006-01-19 Rencher Michael A System and method for front-end bypass testing in an electronic circuit
TW200622267A (en) * 2004-12-29 2006-07-01 Ind Tech Res Inst Wrapper testing circuits and method thereof for system-on-a-chip
US20100037109A1 (en) * 2005-06-27 2010-02-11 Logicvision, Inc. Method for at-speed testing of memory interface using scan

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6973631B2 (en) 2002-07-18 2005-12-06 Incentia Design Systems Corp. Scan insertion with bypass login in an IC design
US7103814B2 (en) * 2002-10-25 2006-09-05 International Business Machines Corporation Testing logic and embedded memory in parallel
US7152194B2 (en) * 2003-08-20 2006-12-19 Lsi Logic Corporation Method and circuit for scan testing latch based random access memory
JP4105077B2 (ja) * 2003-10-30 2008-06-18 株式会社東芝 半導体集積回路
US9336342B2 (en) * 2011-09-23 2016-05-10 Synopsys, Inc. Memory hard macro partition optimization for testing embedded memories

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6088823A (en) * 1998-06-12 2000-07-11 Synopsys, Inc. Circuit for efficiently testing memory and shadow logic of a semiconductor integrated circuit
US6574762B1 (en) * 2000-03-31 2003-06-03 Lsi Logic Corporation Use of a scan chain for configuration of BIST unit operation
TW200500896A (en) * 2003-05-09 2005-01-01 Incentia Design Systems Corp Scan insertion with bypass logic in an IC design
US20050204239A1 (en) * 2004-01-21 2005-09-15 Shinya Miyaji Method for testing semiconductor integrated circuit
US20050204232A1 (en) * 2004-02-27 2005-09-15 Markus Seuring Technique for combining scan test and memory built-in self test
US20060012392A1 (en) * 2004-07-15 2006-01-19 Rencher Michael A System and method for front-end bypass testing in an electronic circuit
TW200622267A (en) * 2004-12-29 2006-07-01 Ind Tech Res Inst Wrapper testing circuits and method thereof for system-on-a-chip
US20100037109A1 (en) * 2005-06-27 2010-02-11 Logicvision, Inc. Method for at-speed testing of memory interface using scan

Also Published As

Publication number Publication date
US8984354B2 (en) 2015-03-17
TW201248638A (en) 2012-12-01
CN102800364A (zh) 2012-11-28
CN102800364B (zh) 2015-10-21
US20120304032A1 (en) 2012-11-29

Similar Documents

Publication Publication Date Title
TWI466124B (zh) 測試系統
US7007215B2 (en) Test circuit capable of testing embedded memory with reliability
US10261127B2 (en) Semiconductor integrated circuit
TWI716482B (zh) 用於記憶體掃描測試設計的系統及方法
US8542546B2 (en) Semiconductor memory device and method for testing same
US8819508B2 (en) Scan test circuitry configured to prevent violation of multiplexer select signal constraints during scan testing
US20100275076A1 (en) Semiconductor integrated circuit and testing method for the same
KR20110052777A (ko) 비오티 장치 및 이를 포함하는 테스트 시스템
US8356214B2 (en) Internal signal monitoring device in semiconductor memory device and method for monitoring the same
US7793183B2 (en) Microcomputer and method of testing the same
US9728273B2 (en) Embedded memory testing using back-to-back write/read operations
KR20150026225A (ko) 반도체 장치 및 그의 동작 방법
US10134484B2 (en) Semiconductor devices, semiconductor systems including the same, methods of testing the same
US8837243B2 (en) Deeply pipelined integrated memory built-in self-test (BIST) system and method
US7853840B2 (en) Semiconductor memory device and methods thereof
US20060253752A1 (en) Parallel input/output self-test circuit and method
US11170867B2 (en) Test system
US9299403B2 (en) Semiconductor devices and semiconductor systems including the same
US9159456B2 (en) Semiconductor device
US20100027359A1 (en) Memory test circuit which tests address access time of clock synchronized memory
US8531200B2 (en) Semiconductor device for performing test operation and method thereof
JP2006337289A (ja) 半導体集積回路装置とそのテスト方法
US7558138B1 (en) Bypass circuit for memory arrays
KR20050041706A (ko) 반도체 테스트 장치
US7418638B2 (en) Semiconductor memory device and method for testing memory cells using several different test data patterns