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TWI464851B - 包含嵌入式倒裝晶片之半導體晶粒封裝體 - Google Patents

包含嵌入式倒裝晶片之半導體晶粒封裝體 Download PDF

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TWI464851B
TWI464851B TW098107846A TW98107846A TWI464851B TW I464851 B TWI464851 B TW I464851B TW 098107846 A TW098107846 A TW 098107846A TW 98107846 A TW98107846 A TW 98107846A TW I464851 B TWI464851 B TW I464851B
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TW
Taiwan
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semiconductor die
die
package
semiconductor
leadframe structure
Prior art date
Application number
TW098107846A
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English (en)
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TW200943517A (en
Inventor
劉永
朱傑夫
袁致發
羅羅傑
Original Assignee
快捷半導體公司
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Publication date
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    • H10W74/012—
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    • H10W74/15—
    • H10W90/811—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L2224/45001—Core members of the connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H10W72/07236—
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Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

包含嵌入式倒裝晶片之半導體晶粒封裝體 發明領域
本申請案有關於美國專利申請案第12/046,939號，其在同一天與本案一起提出申請(代理人編號：018865-027900US)，名稱為“SEMICONDUCTOR DIE PACKAGE INCLUDING MULTIPLE SEMICONDUCTOR DICE”，及其全文併入本案做為參考。
 發明背景
可攜式裝置如行動電話激增。因此需要一具有較佳散熱性質的較小半導體晶粒封裝體。
小的半導體晶粒封裝體為可用的一特定區域為在一電路中，其對包括D+/D-線路之連接提供過電壓保護(OVP)。On Semi公司生產一包括此功能(一Vbus OVP功能)的半導體晶粒封裝體。然而，其為一雙共平面晶粒封裝體。其在一如本發明之實施例的堆疊雙晶粒封裝體中不具有D+/D-連接偵測功能。
本發明之實施例單獨且整體的解決前述問題及其他問題。
 發明概要
本發明之實施例有關半導體晶粒封裝體及其製成方法。
本發明之一實施例有關一半導體晶粒封裝體。此半導體晶粒封裝體包括一導線架結構；第一半導體晶粒，其包含接至導線架結構之第一側的第一表面；及接至導線架結構之第二側的第二半導體晶粒。第二半導體晶粒包含一積體電路晶粒。一殼體材料在至少一部份的導線架結構上形成，且保護第一半導體晶粒及第二半導體晶粒。成型材料的一外表面實質上與半導體晶粒的第一表面共平面，且第一表面可經由成型材料曝出。
本發明之另一實施例有關一半導體晶粒封裝體，其包含含有功率電晶體的第一半導體晶粒，及含有一積體電路的一第二半導體晶粒。配置第一半導體晶粒以偵測USB元件。第一半導體晶粒及第二半導體晶粒在半導體晶粒封裝體中堆疊。
本發明之另一實施例有關一方法，其包括獲得一導線架結構，接合包含第一表面之第一半導體晶粒至導線架結構之第一側，及接合第二半導體晶粒至導線架結構的第二側。第二半導體晶粒包含一積體電路晶粒。此方法亦包括在至少一部份的導線架結構上形成殼體材料。在形成的半導體晶粒封裝體中，成型材料的外表面實質上可與半導體晶粒的第一表面共平面且第一表面可經由成型材料曝出。
本發明之另一實施例為有關一製造半導體晶粒封裝體的方法。此方法包含獲得含有功率電晶體的第一半導體晶粒，並堆疊包含一積體電路的一第二半導體晶粒於第一半導體晶粒上，該第二半導體晶粒為配置用於偵測USB元件。
本發明之此些及其他實施例在後文詳細說明中配合圖式進一步詳述。
圖式簡單說明
第1圖顯示本發明之一實施例的半導體晶粒封裝體的頂部示意圖。
第2圖顯示本發明之一實施例的半導體晶粒封裝體的底部示意圖。
第3圖顯示在第1圖顯示的半導體晶粒封裝體之頂視圖，並顯示封裝體內部的組件。
第4圖顯示在第1圖顯示的半導體晶粒封裝體之示意圖，並顯示封裝體內部的組件。
第5圖顯示半導體晶粒封裝體之底視圖，其在凹穴壁與半導體晶粒間的溝槽並無填充材料。
第6圖顯示一倒裝晶片放入至少部份由一殼體材料形成的凹穴中之特寫示意圖。
第7圖顯示在第1圖顯示之半導體晶粒封裝體之頂視圖。
第8圖顯示在第2圖顯示之半導體晶粒封裝體之底視圖。
第9-10圖顯示半導體晶粒封裝體側視圖。
第11(a)-11(f)圖顯示在形成一半導體晶粒封裝體的製程期間形成的一先驅體。
第12-13圖顯示電路圖。
在所有的圖式中，相似的標號指定相似的元件且元件的說明不再重複。
 較佳實施例之詳細說明
本發明之實施例有關一種在殼體如一成型殼體結構中於一積體電路(或IC)晶粒與導線架結構間設計電性內連線之方法。在本發明之實施例中，導線架結構在安裝於其上的半導體晶粒提供電連接及熱通道。
本發明之另一實施例有關一種在成型殼體中設計一凹穴的方法，其中該成型殼體覆蓋至少一積體電路晶粒及該導線架結構。一具有焊料隆點接合的功率MOSFET晶粒可為接合至在凹穴限定之底表面的倒裝晶片。在導線架結構中的源極與閘極連接墊部份可經由成型材料在成形之凹穴的底部曝出。
本發明之實施例亦有關一製造半導體晶粒封裝體的方法。此實施例包括將一半導體晶粒接合至前述之凹穴的底部，並以一材料如封裝材料充填在晶粒與形成凹穴之壁間的溝槽的方法。此封裝材料安定在凹穴中的半導體晶粒。
本發明之實施例亦提供用於行動電話系統級的應用之堆疊及嵌入式晶粒封裝體開關，其可組合一積體電路晶粒及一功率電晶體晶粒(例如一p-通道MOSFET倒裝晶片，其可由本發明受讓人而商業取得)。本發明之實施例可提供一Vbus插腳的電力保護功能，及具D+/D-連接偵測的過電壓保護。
本發明之一實施例的封裝體具有一標準工業接腳外露。一曝露的MOSFET汲極區可提供一電連接接腳(Vout)及一熱通路至外側環境。在本發明之一實施例的封裝體中，在導線架結構之DAP(晶粒接合盤或墊)中設計多個熱路徑以用於額外的熱傳遞能力。
本發明之一實施例的半導體晶粒封裝體100的頂部示意圖為顯示於第1圖。半導體晶粒封裝體100包含長度L(例如約2.6mm)，一寬度W(例如約1.8mm)，及一高度H(例如約0.7mm)。亦顯示，封裝體100包含一覆蓋導線架構的成型材料24。在第1圖中，顯示導線架結構的導線20(c)。導線20(c)並未延伸穿過成型材料24的側表面(例如一環氧成型材料)，雖然在本發明的實施例中導線可延伸通過成型材料24的側表面。雖然一成型材料24將於後文詳細討論，需瞭解本發明之實施例並未限制於此且一殼體材料可使用任何合宜的方法或材料形成。
第2圖顯示在第1圖顯示的半導體晶粒封裝體100之底部示意圖。如在第2圖中所示，成型材料24的外表面24(a)實質上可與在半導體晶粒封裝體100中的半導體晶粒26之晶粒表面26(a)共平面且可曝出。半導體晶粒26至少部份由成型材料24保護。因為晶粒表面26(a)由成型材料24曝出，由半導體晶粒26產生的熱可迅速的通過至一下層的電路板。
一絕緣材料52填充在晶粒26及成型材料24間的溝槽，並覆蓋晶粒26的邊緣。絕緣材料52可包含一封裝材料，如一環氧化合物，且可為相同或不同於成型材料24。
在此特定實施例中，導線20(c)可設計如下：Vbus(由充電器輸入電力、USB元件或手持式電池)、D-(USB資料輸入)、D+(USB資料輸入)、R1(或可替代之LS ctrl或負載開關控制、Vss(元件接地線)、旗標2(超過/低於電壓旗標)、及旗標1(充電器/USB元件偵測旗標)。導線20(c)可額外或可替代地形成熱路徑至外側環境。晶粒表面26(a)可形成一以用於半導體晶粒封裝體100的Vout(輸出電壓)連接，故不需要Vout的分離導線。此省下導線，故省下的導線可有利地用於部份其他功能。
第3圖顯示半導體晶粒封裝體100的頂部示意圖，同時第4圖顯示半導體晶粒封裝體100的底部示意圖。亦顯示在半導體晶粒封裝體100內側的組件。半導體晶粒封裝體100包括一導線架結構20；一第一半導體晶粒26，其包含接至導線架結構20之第一側的第一表面26(a)，及一接合至導線架結構20之第二側的第二半導體晶粒30。一成型材料24形成於導線架結構20外且與至少部份的導線架結構20及第二半導體晶粒30接觸。成型材料24的外表面24(a)實質上與第一半導體晶粒26的第一表面26(a)共平面。
第一半導體晶粒26可包含任何合宜的半導體元件。合宜的元件可包括垂直或水平元件。垂直元件在晶粒的一側具有至少一輸入而在晶粒的另一側具有輸出，故電流可垂直流經晶粒。水平元件包括在晶粒的一側具有至少一輸入而在晶粒的相同側具有至少一輸入，故電流可水平流經晶粒。例示的垂直功率元件亦描述於美國專利申請案第6,274,905及6,351,018號中，二者如同本申請案皆讓渡予相同的受讓人，且二者全文皆併入本案作為參考。
垂直功率電晶體包括VDMOS電晶體及垂直雙極電晶體。一VDMOS電晶體為一MOSFET，其具有由擴散作用形成的二或二以上的半導體區。其具有一源極區、一汲極區及一閘極。此元件為垂直，其中該源極區及汲極區為位於半導體晶粒的相對表面。閘極可為一渠溝式閘極結構或一平面閘極結構，且在與源極區相同的表面形成。渠溝式閘極結構為較佳，因為渠溝式閘極結構較窄且比平面閘極結構佔據較少空間。在操作期間，在VDMOS元件中由源極區至汲極區的電流實質上為垂直於晶粒表面。
在某些實施例中，第一半導體晶粒26可為一具分離元件之半導體晶粒，如功率MOSFET。例如，第一半導體晶粒26可為一P-通道MOSFET晶粒，其可由Fairchild Semiconductor公司商業購得。
第二半導體晶粒30可包含一積體電路晶粒。一積體電路晶粒於晶粒內包含許多電子元件，且可配置為進行控制或偵測功能。例如，積體電路晶粒可配置為偵測一USB元件或電池充電器的的存在。一積體電路晶粒可與一僅具一分離元件的晶粒相較。不同型式的積體電路晶粒可用於本發明的其他實施例。
第5圖顯示無先前描述在成型材料24與第一半導體晶粒26間的溝槽50充填之絕緣材料的封裝體之頂視圖。此溝槽50包圍第一半導體晶粒26的邊緣。
第6圖顯示安裝於閘極晶粒接合墊部份20(f)及一源極晶粒接合墊部份20(g)上的第一半導體晶粒26特寫放大圖。源極焊料球20(s)電耦接在第一半導體晶粒26中於MOSFET內的源極區至源極晶粒接合墊部份20(g)。一閘極焊料球22(f)電耦接極晶粒接合墊部份20(f)至在第一半導體晶粒26中於MOSFET內的閘極區至閘。
參考第3及6圖，導線架結構20可提供在第一半導體晶粒26及第二半導體晶粒30間的連接。例如，源極接合墊部份20(g)可經銲線32(b)連接至在第一半導體晶粒26的一源極區，以及在封裝體100的Vbus導線及在第二半導體晶粒30的Vbus端子。銲線32(a)可連接在第二半導體晶粒30的一端子(例如，旗標3端子)至導線架結構20之閘極晶粒接合部份20(f)，且因此接合至在第一半導體晶粒26中之MOSFET的閘極區。
半導體晶粒封裝體的另外視圖為顯示於第7-10圖。第7圖顯示在第1圖中顯示之半導體晶粒封裝體的頂視圖。第8圖顯示在第1圖中顯示之半導體晶粒封裝體的底視圖。第9-10圖顯示半導體晶粒封裝體的側視圖。如顯示於第7-10圖，導線20(c)並未延伸通過成型材料24。且，如顯示於第10圖，第一及第二半導體晶粒26、30為位於導線架結構20的相對側且為彼此重疊的方式的堆疊關係。
本發明之一實施例的方法可參考第11(A)-11(F)圖說明。本發明之一實施例的方法可包括獲得一導線架結構，將含有第一表面的第一半導體晶粒接合至導線架結構的第一側，將第二半導體晶粒接合至導線架結構的第二側，其中該第二半導體晶粒包含一積體電路晶粒，且形成一殼體材料包圍至少一部份導線架結構。在形成之半導體晶粒封裝體，成型材料的外表面實質上與半導體晶粒的第一表面共平面。在此製程期間，第一半導體晶粒堆疊於第二半導體晶粒上，因為其接合至導線架結構的相對側且彼此在形成的半導體晶粒封裝體中重疊。
第11(a)圖顯示一導線架結構20。其可以任何合適的方法獲得。例如，其可如後文解釋而製造或其可由商業來源取得。
“導線架結構”一詞為意指由一導線架衍生的或相同於導線架的結構。每一導線架結構可包括二或二以上的具導線表面的導線及一晶粒接合區。此導線由晶粒接合區側向延伸。一單一導線架結構可包括一閘極導線結構，及一源極導線結構。
導線架結構20可包含任何適合的材料。例示的導線架結構材料包括金屬如銅、鋁等，及其等之合金。導線架結構亦可包括鍍層如金、鉻、銀、鈀、鎳等鍍層。導線架結構亦可具有任何合適的厚度，包括至少約1MM的厚度(例如少於約0.5MM)。
導線架結構可使用傳統方法鍛壓、蝕刻及/或圖樣化以形成導線或導線架結構的其他部份。例如，導線架結構可經由鍛壓及經由蝕刻一連續傳導片材以形成一預定圖案而形成。在蝕刻之前或之後，導線架結構亦可合宜的鍛壓，故一導線架結構的晶粒接合表面相對而導線架結構之導線的導線表面下沉。若使用鍛壓，導線架結構可為在導線架結構陣列中許多導線架結構的之一，其使用繫桿連接。導線架結構陣列亦可切割以由其他導線架結構分離導線架結構。因為切割，在終半導體晶粒封裝體中的部份導線架結構如源極導線與閘極導線可彼此電性或機械脫離。因此，一導線架結構可為一連續金屬結構或一不連續金屬結構。
參考第11(b)圖，第二半導體晶粒30可接合至導線架結構的晶粒接合墊。可使用一傳導黏合劑(例如，焊料)或非傳導黏合劑以接合第二半導體晶粒30至導線架結構的晶粒接合墊。
接著，如顯示於第11(c)圖，可在半導體晶粒30及導線架結構20之導線20(c)間形成打線接合。此銲線32可包含金、銅、或貴重金屬塗層的銅。在本發明實施例中可使用傳統的打線接合製程。
參考第11(d)圖，一些成型材料24接著形成於導線架結構20及第二半導體晶粒30上。如顯示於第11(d)圖，在成型後形成一凹穴54。凹穴54的底表面由閘極晶粒接合墊部份24(f)及源極晶粒接合墊部份20(f)、與成型材料24限定。
凹穴54的尺寸為大於第一半導體晶粒26的尺寸，故凹穴54可容納第一半導體晶粒26。焊料球22可在第一半導體晶粒26的前側。隆點之第一半導體晶粒26可接著倒裝並安裝於閘極晶粒接合墊部份24(f)及源極晶粒接合墊部份20(f)上，且在凹穴54內，如顯示於第11(e)圖。接著進行一標準回焊製程。
如顯示於第11(f)圖，一絕緣材料52可充填在第一半導體晶粒26與界定凹穴54之表面間的溝槽。絕緣材料可為相同或不同於成型材料24。若其相同於成型材料，則其可在絕緣材料52與成型材料24間為一界面，因其在不同時間形成。
第12圖顯示一電路圖，其配合前述的封裝體。元件400可包括在單一中封裝體的Vbus過電壓保護(OVP)及D+/D-連接性。元件400可為一USB連接監控元件，其用於測定是否連接一標準USB元件或連接一電池充電元件。在操作時，元件400設定旗標1導線至一邏輯高或低以做為系統控制器的一顯示器，其顯示一標準USB元件或一充電器連接至該USB埠。亦監視Vbus為一過或低於電壓的情況。旗標2導線在若一Vbus導線為小於3.3V或大於6.0V的狀況存在則可設定為低。LS(負載開關)控制(LS Ctrl)導線在若一Vbus導線為小於3.3V或大於6.0V關閉PMOS開關的狀況存在則可設定為高。
在元件400中的端子連接可如下列例示的實施例：Vbus(由一充電器或其他外部電源的電力連接)；D-輸入(USB資料輸入)；D+輸入(USB資料輸入)；Gnd(元件地線插腳)；旗標2(顯示Vbus是否超出電壓範圍(例如3.3V-6V))；旗標1(顯示D-及D+為短路；低：標準USB元件；高：充電器；標準輸出驅動器H=2.5V，L=0.8V)。
第12圖顯示一電路圖，其配合前述的封裝體。第13圖顯示一電耦合至一功率電晶體晶粒302的積體電路晶粒300。分離的元件晶粒302可為一P-通道功率MOSFET晶粒。積體電路晶粒300可為一USB連接監視元件，其裝配用於測試是否連接一標準USB元件或是否連接一電池充電元件。積體電路晶粒300的特徵可包括超過/不及電壓偵測、充電器/USB元件偵測，且可與2.7V至6V的Vbus電源作用。在第13圖中，虛線為顯示可提供封裝體導線連接之處。
雖然在第12-13圖中顯示特定的電路，本發明之實施例並未受其等之限制。例如，本發明實施例之封裝體可使用一為功率MOSFET之第一半導體晶粒及為具有控制功能之積體電路晶粒的第二半導體晶粒，該控制功能不同前述的功能。封裝體可用於功率電路中，但不需要用於偵測USB元件的存在。
本發明實施例具大優點。例如，本發明之實施例為小巧的，因為半導體晶粒可彼此堆疊。此外，在本發明實施例中，熱可有效的逸散，因為在封裝體中的至少一晶粒曝露至外環境中。再者，本發明之實施例可使用標準倒裝晶片技術。
本文使用的詞及表示為用於描述的目的而非用以限制，且在此等詞及表示的使手中不欲排除顯示及描述之特徵的等效物或其等之部份，已認知在本發明主張的範疇內不同的潤飾為可行的。再者，在未偏離本發明下，本發明之任一實施例的一或一以上的特徵可與本發明之任何其他實施例的一或一以上的其他特徵組合。例如，雖然顯示一具有二晶粒的半導體晶粒封裝體，本發明的其他實施例亦包括在一單一半導體晶粒封裝體具有多二半導體晶粒。
前文提及之所有的專利申請案、專利及公開文獻之全文因所有目的併入本案做為參考。無一被視為習知技術。
10、20．．．導線架結構
20(c)．．．導線
20(f)、24(f)．．．閘極晶粒接合墊部份
20(g)．．．源極晶粒接合墊部份
20(s)．．．源極焊料球
22．．．焊料球
22(f)．．．閘極焊料球
24．．．成型材料
24(a)．．．外表面
26、30．．．半導體晶粒
26(a)．．．晶粒表面
32、32(a)、32(b)．．．銲線
50．．．溝槽
52．．．絕緣材料
54．．．凹穴
100．．．半導體晶粒封裝體
300．．．積體電路晶粒
302．．．功率電晶體晶粒
400．．．元件
第1圖顯示本發明之一實施例的半導體晶粒封裝體的頂部示意圖。
第2圖顯示本發明之一實施例的半導體晶粒封裝體的底部示意圖。
第3圖顯示在第1圖顯示的半導體晶粒封裝體之頂視圖，並顯示封裝體內部的組件。
第4圖顯示在第1圖顯示的半導體晶粒封裝體之示意圖，並顯示封裝體內部的組件。
第5圖顯示半導體晶粒封裝體之底視圖，其在凹穴壁與半導體晶粒間的溝槽並無填充材料。
第6圖顯示一倒裝晶片放入至少部份由一殼體材料形成的凹穴中之特寫示意圖。
第7圖顯示在第1圖顯示之半導體晶粒封裝體之頂視圖。
第8圖顯示在第2圖顯示之半導體晶粒封裝體之底視圖。
第9-10圖顯示半導體晶粒封裝體側視圖。
第11(a)-11(f)圖顯示在形成一半導體晶粒封裝體的製程期間形成的一先驅體。
第12-13圖顯示電路圖。
20(c)．．．導線
24(a)．．．外表面
26．．．半導體晶粒
26(a)．．．晶粒表面
52．．．絕緣材料
100．．．半導體晶粒封裝體

Claims (18)

  1. 一種半導體晶粒封裝體，其包括：一導線架結構；一第一半導體晶粒，其包含一接至該導線架結構之一第一側的第一表面；一第二半導體晶粒，其接至該導線架結構之一第二側，其中該第二半導體晶粒包含一積體電路晶粒；及一殼體材料，其在至少一部份的該導線架結構上形成，且保護該第一半導體晶粒及該第二半導體晶粒，其中該第一半導體晶粒之第一表面係經由該殼體材料曝出。
  2. 如申請專利範圍第1項之半導體晶粒封裝體，其中該第一半導體晶粒包含數個邊緣，且其中該殼體材料更包含一由數個壁界定的凹穴，其中該第一半導體晶粒設置於該凹穴中且該等壁與該第一半導體晶粒的該等邊緣間隔開。
  3. 如申請專利範圍第1項之半導體晶粒封裝體，其中位在該第一半導體晶粒的該等邊緣與界定該凹穴的該等壁之間的一區域以絕緣材料充填。
  4. 如申請專利範圍第1項之半導體晶粒封裝體，其中該殼體材料為一成型材料(molding material)。
  5. 如申請專利範圍第1項之半導體晶粒封裝體，其中該導線架結構包含一晶粒接合墊及導線，其中該等導線由該晶粒接合墊向外延伸。
  6. 如申請專利範圍第1項之半導體晶粒封裝體，其中該第一半導體晶粒包含一功率電晶體。
  7. 如申請專利範圍第1項之半導體晶粒封裝體，其中該第一半導體晶粒包含一垂直功率MOSFET。
  8. 如申請專利範圍第1項之半導體晶粒封裝體，其中該半導體晶粒封裝體係裝配為提供一過電壓保護及USB連接性偵測。
  9. 一種半導體晶粒封裝體，其包含：一第一半導體晶粒，其含有功率電晶體，及一第二半導體晶粒，其含有一積體電路，該第二半導體晶粒係裝配為用以偵測一USB元件且囊封於一成型化合物中，其中該第一半導體晶粒及該第二半導體晶粒在該半導體晶粒封裝體中堆疊且附接於一共同晶粒接合墊之相對表面上，且該第一半導體晶粒之一第一表面係經由該成型化合物曝出。
  10. 一種製造半導體晶粒封裝體的方法，其包含：獲得一導線架結構；附接一包含一第一表面之第一半導體晶粒至該導線架結構之一第一側；附接一第二半導體晶粒至該導線架結構的一第二側，其中該第二半導體晶粒包含一積體電路晶粒；及在至少一部份的該導線架結構上形成一殼體材料並保護該第一半導體晶粒及該第二半導體晶粒，該第一 半導體晶粒的第一表面係經由該殼體材料曝出。
  11. 如申請專利範圍第10項之方法，其中該第一半導體晶粒包含數個邊緣，且其中該殼體材料更包含一由數個壁界定的凹穴，其中該第一半導體晶粒設置於該凹穴中且該等壁與該第一半導體晶粒的該等邊緣間隔開。
  12. 如申請專利範圍第10項之方法，其中位在該第一半導體晶粒的該等邊緣與界定該凹穴的該等壁之間的一區域以絕緣材料充填。
  13. 如申請專利範圍第10項之方法，其中該殼體材料為一成型材料。
  14. 如申請專利範圍第10項之方法，其中該導線架結構包含一晶粒接合墊及導線，其中該等導線由該晶粒接合墊向外延伸。
  15. 如申請專利範圍第10項之方法，其中該第一半導體晶粒包含一功率電晶體。
  16. 如申請專利範圍第10項之方法，其中該第一半導體晶粒包含一垂直功率MOSFET。
  17. 如申請專利範圍第10項之方法，其中該半導體晶粒封裝體係裝配為提供一過電壓保護及USB連接性偵測。
  18. 一種製造半導體晶粒封裝體之方法，該方法包含：獲得一含有功率電晶體的第一半導體晶粒，及一含有一積體電路並於該第一半導體晶粒上的第二半導體晶粒，該第二半導體晶粒係裝配為用以偵測一USB元件； 將該等晶粒附接至導線架之相對側；及將該等晶粒囊封於成型材料中以使該功率電晶體之一表面曝出。
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