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TWI463542B - 包含金屬熔絲、反熔絲及／或電阻之金屬閘極整合結構及方法 - Google Patents

包含金屬熔絲、反熔絲及／或電阻之金屬閘極整合結構及方法 Download PDF

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TWI463542B
TWI463542B TW098115438A TW98115438A TWI463542B TW I463542 B TWI463542 B TW I463542B TW 098115438 A TW098115438 A TW 098115438A TW 98115438 A TW98115438 A TW 98115438A TW I463542 B TWI463542 B TW I463542B
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荃卓瑟卡 柯蘭達門
丹 莫伊
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約翰 馬修 沙法蘭
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諾曼 懷洛 羅伯森
平川 王
顏弘雯
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Description

包含金屬熔絲、反熔絲及/或電阻之金屬閘極整合結構及方法
本發明一般而言為關於半導體結構(semiconductor structures)，且更特定地，本發明係關於半導體結構內之多重構件整合方案(multi-component integration schemes)。
除了電晶體(transistors)、二極體(diodes)與電容(capacitors)之外，半導體結構亦經常包含熔絲(fuses)、反熔絲(anti-fuses)以及電阻(resistors)。在半導體電路內之熔絲與反熔絲係經常意指挑選元件(option selecting devices)，舉例來說，此類熔絲或反熔絲可經斷絕(severed)或熔接(fused)(亦即程式化)以利用半導體電路之多餘的可操作部分作為半導體電路之不可操作部分的替代。相反的，在半導體結構內之電阻則一般指在半導體電路中的負載承受構件(load bearing elements)或共振頻率決定構件(resonant frequency determining elements)。
雖然每個前述之電子零件(electrical components)是為所欲的，且在某種情況下於半導體電路中係為必要的，但是包含複數個前述電子零件之半導體結構的有效製造並非全然沒有問題。特別是，將多重前述零件整合至單一半導體結構中經常提供了設計與製造上之困難。
具有所需性質之多種半導體結構與材料組成、以及用於製造那些半導體結構或使用那些材料組成之方法，其係在半導體製造技藝中為人所熟知。
舉例來說，Tao於IEEE Electron Device Letters,Vol.16(6),June 1995所發表之“氮化鈦阻障層材料之電子遷移特性(Electromigration Characteristics of TiN Barrier Layer Material)”中教示了一在多層金屬化結構(multilayer metallization structure)內作為阻障層(barrier layer)之氮化鈦(titanium nitride)的故障機制特性(failure mechanism characteristics)。特別是，Tao教示了電子遷移之缺乏為氮化鈦阻障層之故障機制，且電子故障是導因於一純粹的熱活化製程(thermally activated process)。
此外，Ueda等人在IEEE 2006 Symposium on VLSI Technology Digest of Technical Papers之“利用用於90-45奈米節點及超越其之裂痕輔助模式的一種新穎銅電子熔絲結構與燒斷機制(A Novel Cu Electrical Fuse Structure and Blowing scheme utilizing Crack-assisted Mode for 90-45nm-node and beyond)”中教示了一種銅基電熔絲(copper based e-fuse)，其係使用裂痕輔助斷絕模式(crack-assisted severing mode)而非電子遷移斷絕模式(electromigration severing mode)。因為銅基電熔絲係使用一種與閘極材料(gate material)無關之材料，所以銅基電熔絲可立即延伸至積體電路的先進世代。
再者，Wright在美國專利號案5,966,597與美國專利號案6,236,094中教示了一種在半導體結構中的低阻抗閘極電極(low resistance gate electrode)，其係藉由在半導體結構中以金屬作為一多晶矽閘極電極(polysilicon gate electrode)之部分取代(即取代多晶矽閘極電極之上方部分)而形成。而所形成之金屬帽蓋多晶矽疊層狀閘極電極(metal capped polysilicon laminated gate electrode)相較於單純的多晶矽閘極電極或一矽化物(silicide)帽蓋多晶矽閘極電極而言係具有改善的電導率(electrical conductivity)。
最後，Ahn在美國專利號案6,852,167與美國專利號案7,160,577中教示了一種化學氣相沉積(chemical vapor deposition)方法、系統與裝置，其更具體可包含一原子層化學氣相沉積(atomic layer chemical vapor deposition)方法、系統與裝置，其依次可用於在半導體結構中形成一層別，例如但不侷限於鋁氧化物層(aluminum oxide layer)。如教示之特定的化學氣相沉積方法、系統與裝置，其能有效並且經濟地提供具有改善均勻度(uniformity)之層別。
隨著半導體電路的功能需求增加，半導體元件和半導體結構之尺寸勢必得繼續減少，且半導體元件和半導體結構之整合層級(integration levels)勢必要增加。因此，期待半導體結構以及製造那些半導體結構之方法可提供具有改良之整合能力的各個半導體元件零件以及具有改良之可製造性的半導體結構。
本發明提供了一種半導體結構以及一種用於製造該半導體結構之方法。該半導體結構包含一熔絲結構、一反熔絲結構以及一電阻結構中至少其中一者與半導體結構內之一場效元件(field effect device)(例如但不限於一場效電晶體)進行整合。在此半導體結構與方法內，於該熔絲結構、該反熔絲結構或該電阻結構內的一墊介電質(pad dielectric)(即在其上設有熔絲、反熔絲或電阻之介電質層)包含與場效元件內之閘極介電質相同之較高介電常數(dielectric constant)的介電材料(即具有一介電常數高於約10，且較佳高於約20)。此外，在熔絲結構內之熔絲、在反熔絲結構內之反熔絲或在電阻結構內之電阻可包含與在場效電晶體內之一金屬閘極(metal gate)相同之金屬材料。用於製造前述之半導體結構之方法係提供一閘極堆疊(gate stack)(即包含至少前述較高介電常數之介電質材料與前述之金屬閘極)可和該熔絲結構、該反熔絲結構與該電阻結構中之至少一者而同時製造出來。
依照本發明之一特定半導體結構包含了一半導體基板，其包含一主動區域(active region)側邊鄰近於一隔離區域。此特定半導體結構亦包含一位於該主動區域之場效元件，該場效元件包含：(1)一閘極介電質位於該主動區域上，且包含一閘極介電質材料具有一高於約10之介電常數；以及(2)一閘極電極位於該閘極介電質上，且包含一金屬材料。此特定半導體結構亦包含一熔絲結構、一反熔絲結構以及一電阻結構中之至少一者位於該隔離區域上之至少其中一個，而該熔絲結構、該反熔絲結構與該電阻結構中之該至少一者包含：(1)一墊介電質位於該隔離區域上，且包含與該閘極介電質相同之閘極介電質材料；以及(2)一熔絲、一反熔絲與一電阻中之至少一者位於該墊介電質之上。
依照本發明之一特定方法包括提供一半導體基板，其包含一主動區域側邊鄰近於一隔離區域。此特定方法亦包括在該主動區域與該隔離區域上形成一閘極介電質材料層，其包含具有一高於約10的介電常數之一閘極介電質材料。此特定方法亦包括在該主動區域與該隔離區域上方之該閘極介電質材料層上形成一金屬閘極材料層，其包含一金屬材料。此特定方法亦包括圖案化該金屬閘極材料層與該閘極介電質材料層以便同時形成：(1)一包含該金屬材料之閘極電極位於一閘極介電質之上，該閘極介電質包含位於該主動區域上之該閘極介電質材料；以及(2)一熔絲、一反熔絲以及一電阻中之至少一者，其包含該金屬材料位於一墊介電質之上，該墊介電質包含位於該絕緣區域上之該閘極介電質材料。
依照本發明之另一特定方法包括提供一半導體基板，其包含一主動區域側邊鄰近於一隔離區域。此其他特定方法亦包括在該主動區域與該隔離區域上方形成一閘極介電質材料層，其包含具有一高於約10的介電常數之一閘極介電質材料。此其他特定方法亦包括在該主動區域上方之該閘極介電質材料層上形成一金屬閘極材料層，其包含一金屬材料。此其他特定方法亦包括在該隔離區域上方之該閘極介電質材料層上形成一金屬閘極帽蓋層，其包含一多晶矽材料(polysilicon material)。此其他特定方法亦包括圖案化該金屬閘極材料層、該金屬閘極帽蓋層與該閘極介電質材料層以便同時形成：(1)一包含該金屬材料之閘極電極位於一閘極介電質之上，該閘極介電質包含位於該主動區域上之該閘極介電質材料；以及(2)一熔絲、一反熔絲以及一電阻中之至少一者，其包含該多晶矽材料位於一墊介電質之上，該墊介電質包含位於該絕緣區域上之該閘極介電質材料。
依照本發明之又另一特定方法包括提供一半導體基板，其包含一主動區域側邊鄰近於一隔離區域。此其他方法亦包括在該主動區域與該隔離區域上方形成一閘極介電質材料層，其包含具有一高於約10的介電常數之一閘極介電質材料。此其他方法亦包括在該主動區域與該隔離區域上方之該閘極介電質材料層上形成一金屬閘極材料層，其包含一金屬材料。此其他方法亦包括在該主動區域與該隔離區域上方之該金屬閘極材料層上形成一金屬閘極帽蓋層，其包含一多晶矽材料。此其他方法亦包括圖案化該金屬閘極帽蓋層、該金屬閘極材料層與該閘極介電質材料層以便同時形成：(1)一包含該多晶矽材料之閘極電極位於一閘極介電質之上，該閘極介電質包含位於該主動區域上之該閘極介電質材料；以及(2)一熔絲、一反熔絲以及一電阻中之至少一者，其包含該多晶矽材料位於該金屬材料的上方，該金屬材料位於一墊介電層上，而該墊介電質包含位於該絕緣區域上之該閘極介電質材料。
本發明包含一半導體結構以及一用於製造該半導體結構之方法，其係可於以下所示之敘述內文中而瞭解。以下所示之敘述可於圖式內文中而瞭解。由於圖式僅為說明之目的，因此圖式不需依比例而繪製。
圖1至圖4顯示了一系列概略橫切面圖，其說明製造一依照本發明一特定實施例之半導體結構的漸次階段結果。本發明之此特定實施例包含本發明之第一實施例，其於後續本發明之數個額外實施例之內文中。圖1顯示一依照本特定第一實施例之半導體結構於其製造過程中之初期階段的概略橫切面圖。
圖1顯示一半導體基板10。一隔離區域12位於並形成而部分鑲嵌於半導體基板10中，如此半導體基板10之一主動區域11以及隔離區域12之頂部表面係表面上共平面。一閘極介電質材料層14係位於並形成於半導體基板10之裸露部分(即主動區域11)與隔離區域12之上，而一金屬閘極材料層16則位於並形成於閘極介電質材料層14之上。複數個第一遮罩層17’與17”位於並形成於金屬閘極材料層16之上，第一遮罩層17’名義上位於主動區域11上之中央，而第一遮罩層17”則名義上位於隔離區域12上之中央。
每個前述之半導體基板10以及位於其內、其上及/或其上方的區域和層別可包含材料、具有尺寸、以及使用方法來形成，而上述之材料、尺寸和方法在半導體技藝中可為一般習知。
半導體基板10可包含數種半導體材料之任何一種，而非限制的範例包含矽(silicon)、鍺(germanium)、矽鍺合金(silicon-germanium alloy)、矽碳合金(silicon-carbon alloy)、矽鍺碳合金(silicon-germanium-carbon alloy)以及複合(compound)(即III-V與II-VI)半導體材料。複合半導體材料之非限制範例包含砷化鎵(gallium arsenide)、砷化銦(indium arsenide)及磷化銦(indium phosphide)半導體材料。如下所進一步之詳述，半導體基板可包含一塊體(bulk)半導體基板、一絕緣體上半導體(SOI)基板或一混合定向(HOT；hybrid orientation)基板。
隔離區域12可包含數種介電質隔離材料之任何一種，而非限制的範例包含氧化物(oxides)、氮化物(nitrides)及氮氧化物(oxynitrides)，特別是矽之衍生物。隔離區域12可包含一結晶(crystalline)介電質材料或一非結晶(non-crystalline)介電質材料，且一般以結晶介電質材料為較佳。隔離區域12可使用數種方法之任何一種來加以形成，而非限制的範例包含離子佈植氧化或氮化方法(ion implantation oxidation or nitridation methods)、熱或電漿氧化或氮化方法(thermal or plasma oxidation or nitridation methods)、化學氣相沉積法(chemical vapor deposition methods)以及物理氣相沉積法(physical vapor deposition methods)。一般而言，隔離區域12包含由構成半導體基板10之半導體材料的至少部分氧化物。一般而言，隔離區域12在半導體基板內具有一介於約20至約100奈米(nanometer)之深度。
在後續之此特定實施例與其他實施例之內文中，閘極介電質材料層14包含一通常較高介電常數之介電質材料，其具有一高於約10的介電常數(為10或更高)。而進一步可替換地，此介電常數可介於約20(或至少約20或高於20)到至少約100(較佳至少約30到至少約100，且更佳至少50到至少約100)。此類較高介電常數之介電質材料可包含但非必限於氧化鉿(hafnium oxides)、鉿矽酸鹽(hafnium silicates)、氧化鈦(titanium oxides)、鋇-鍶-鈦酸鹽(BSTs；barium-strontium-titantates)以及鉛-鋯酸鹽-鈦酸鹽(PZTs；lead-zirconate-titanates)。閘極介電質材料層14可使用適於閘極介電質材料層14之組成材料的數種方法之任何一種來形成，而這些方法之非限制範例包含熱或電漿氧化或氮化方法、化學氣相沉積法與物理氣相沉積法。一般而言，閘極介電質材料層14包含一較高介電常數的介電質材料，例如但不限於氧化鉿介電質材料或鉿矽酸鹽介電質材料，其具有介於約1至約10奈米之厚度。
如此技藝之人士所瞭解，主動區域11之表面將通常包含如圖1內以虛線所顯示之一熱介電質層14a(即一氧化物、一氮化物或一氮氧化物)，其位於主動區域11上，並且形成至一介於約0.5至約2奈米的厚度。此類熱介電質層於申請專利保護範圍之本發明中可視為半導體基板10之主動區域11的一部分。此類熱氧化物層14a並未形成於隔離區域12上。
金屬閘極材料層16可包含某種金屬、金屬合金與金屬氮化物之任何一種(但不包含金屬矽化物)、以及上述某些金屬、金屬合金與金屬氮化物之薄層(laminates)和複合物(composites)。可構成金屬閘極材料層16之一特定金屬、金屬合金或金屬氮化物係經常從一後續自金屬閘極材料層16之至少部分而圖案化的閘極電極之功函數(work function)的背景下選擇出來，而構成金屬閘極材料層16之特定常見的金屬、金屬合金與金屬氮化物包含鈦(titanium)、鎢(tungsten)、鉭(tantalum)、釩(vanadium)及鉑(platinum)之金屬、金屬合金與金屬氮化物。前述之金屬、金屬合金與金屬氮化物亦可使用數種方法之任何一種來形成，而非限制的範例包含化學氣相沉積法與物理氣相沉積法，例如但非限於蒸鍍法(evaporative methods)與濺鍍法(sputtering methods)，並且亦包含且亦非限制於熱或電漿氮化方法。一般而言，金屬閘極材料層16包含鈦、鎢或鉭之金屬、金屬合金或金屬氮化物，其具有一介於約50至約120奈米之厚度。
第一遮罩層17’與17”可包含數種遮罩材料之任何一種，且特別包含硬遮罩材料(hard mask materials)及/或阻劑遮罩材料(resist mask materials)。阻劑遮罩材料一般較為常見，而光阻遮罩材料則更加常見，儘管前述阻劑遮罩材料之使用均非用以限制實施例或本發明。更具體而言，阻劑材料可包含但非必限於正型阻劑材料(positive resist materials)、負型阻劑材料(negative resist materials)以及包含正型阻劑材料與負型阻劑材料之性質的混合型阻劑材料(hybrid resist materials)。一般而言，第一遮罩層17’與17”包含一正型阻劑材料或一負型阻劑材料，其具有一介於約150至約600奈米之厚度。最後，如上所述，第一遮罩層17’係名義上位於並形成於半導體基板10之主動區域11的中央，而第一遮罩層17”則名義上位於且形成於隔離區域12之中央。
儘管圖1顯示依照此特定第一實施例之一半導體結構，如使用一塊體半導體基板作為半導體基板10來製造，但無論是此第一實施例或是後續任何實施例均不必如此受限。而此第一實施例以及以下所述之後續實施例均可考量使用絕緣體上半導體(SOI)基板或混合定向(HOT)基板而作為用於半導體基板10之塊體半導體基板的替代方案。
一絕緣體上半導體基板可包含一藉由一埋藏介電質層(buried dielectric layer)而與一表面半導體層(surface semiconductor layer)相隔之基底半導體基板(base semiconductor substrate)。在如圖1所示之第一實施例的內文中，此埋藏介電質層一般但非必然與隔離區域12接觸。而如此技藝之人士所瞭解，一混合定向基板包含了由單一基板上所支撐之不同晶體定向的多重半導體區域。
在任何一塊體半導體基板、絕緣體上半導體基板或混合定向基板的上下文中，此特定實施例以及後續之其他特定實施例可進一步考量未必顯示之層別與結構，但仍將引入一機械應力(mechanical stress)至主動區域11中。此機械應力可為正機械應力或負機械應力，並且決定在後續欲位於及形成於主動區域11內之場效元件(field effect device)(且特別是一場效電晶體)的極性(polarity)背景中係有利的，如在以下進一步描述之內文中所闡述。
圖2顯示依序圖案化金屬閘極材料層16與閘極介電質材料層14之結果，以便同時形成：(1)一位於半導體基板10之主動區域11內的通道區域(channel region)上之一閘極介電質14’上的閘極電極16’，當使用第一遮罩層17’作為一蝕刻遮罩(etch mask)時；以及(2)一位於依次位於隔離區域12上的墊介電質14”之熔絲/電阻16”，當使用第一遮罩層17”作為一蝕刻遮罩時。
前述(1)金屬閘極材料層16以形成閘極電極16’以及熔絲/電阻16”；以及(2)閘極介電質材料層14以形成閘極介電質14’與墊介電質14”的依序圖案化可使用在半導體製造技藝中所一般習知的蝕刻方法及蝕刻材料來實現，而特別包含的是濕式化學蝕刻方法(wet chemical etch methods)、乾式電漿蝕刻方法(dry plasmaetch methods)以及濕式化學蝕刻方法與乾式電漿蝕刻方法之組合。而目前而言，乾式電漿蝕刻方法係更為普遍，因為乾式電漿蝕刻方法可提供予閘極電極16’、熔絲/電阻16”、閘極介電質14’以及墊介電質14”之一般直立的側壁。特定的乾式電漿蝕刻方法使用一蝕刻氣體組成(etchant gas composition)或一系列之蝕刻氣體組成，其對於構成金屬閘極材料層16與閘極介電質材料層14之材料為合適的。
圖3首先顯示自圖2所示之閘極電極16’與熔絲/電阻16”剝除第一遮罩層17’與第一遮罩層17”之結果。第一遮罩層17’與第一遮罩層17”可使用半導體製造技藝中一般習知的方法與材料來加以剝除，特別包含如濕式化學蝕刻方法、乾式電漿蝕刻方法、以及包含濕式化學蝕刻方法與乾式電漿蝕刻方法之組合。
圖3接著顯示遮蔽閘極電極16’與閘極介電質14’之結果，當使用一第二遮罩層19時。第二遮罩層19可包含及使用類比於、等同於或相等於形成圖1所示之第一遮罩層17’與第一遮罩層17”的材料與方法來形成，但仍形成以跨立包含閘極電極16’與閘極介電質14’之閘極堆疊的方式。
圖3最後顯示將圖2所示之熔絲/電阻16”薄化(thinning)以形成一熔絲/電阻16'''之結果。前述之薄化係藉由蝕刻熔絲/電阻16”來實行，而使用類比於、等同於或相等於起初用來自初闡述於圖1與圖2之文內的金屬閘極材料層16而蝕刻閘極電極16’與熔絲/電阻16”之蝕刻方法與蝕刻材料。一般而言，熔絲/電阻16'''係薄化至一介於約20至約50奈米之厚度。
圖4首先顯示自圖3之半導體結構剝除第二遮罩層19之結果。第二遮罩層19可使用類比於、等同於或相等於當形成圖3所示之半導體結構時，用以自圖2之半導體結構中剝除第一遮罩層17’與第一遮罩層17”的方法與材料。
圖4接著顯示複數個間隔物(spacer)18，其位於鄰近與毗鄰包含閘極電極16’與閘極介電質14’、或熔絲/電阻16'''與墊介電質14”之材料堆疊。儘管間隔物18係顯示如相對於每個前述材料堆疊之複數層，然間隔物18以平面視圖來看則實際上為完全環繞於各個材料堆疊。
間隔物18可包含一材料，其包含但不限於導體材料(conductor materials)與介電質材料。導體間隔物較為少見，但仍為人所知曉，介電質間隔物材料則較為常見，而介電質間隔物材料可使用類比於、等同於或相等於用來形成隔離區域12之方法來加以形成。間隔物18亦可藉由使用一毯覆層沉積法(blanket layer deposition)與非等向性回蝕方法(anisotropic etchback method)而形成特殊內指之間隔物形狀(inward pointing spacer shape)。一般而言，間隔物18包含至少部份之矽氧化物介電質材料。
圖4亦顯示複數個位於且形成於半導體基板10之主動區域內的源極(source)與汲極(drain)區域20，且其係由閘極電極16’與閘極介電質14’所分隔。上述複數個源極與汲極區域20包含一適於所欲製造之場效電晶體的極性之摻雜物(dopant)。如此技藝之人士所瞭解，上述複數個源極與汲極區域20可藉由一兩階段離子佈植方法(two-step ion implantation method)來形成，此方法之第一離子佈植製程步驟在沒有間隔物18下使用閘極電極16’來作為一遮罩以形成複數個延伸區域(extension regions)，每一延伸區域均延伸至間隔物18底下，而一第二離子佈植製程步驟則使用閘極電極16’與間隔物18作為一遮罩以形成複數個源極與汲極區域20之較大介層窗(contact)區域部分，且同時包含上述複數個延伸區域。在複數個源極與汲極區域20內之延伸區域可在某些情況下比起具有複數個源極與汲極區域20之介層窗區域而更輕微地摻雜，儘管這樣差別的摻雜濃度並非此實施例之必需要求。
圖4最後顯示一保護層(passivation layer)22用以保護標定於圖4之概略橫切面圖內所形成之電晶體結構TS以及熔絲/電阻結構FRS。圖4亦顯示穿透保護層22之複數個介層(contact vias)24，其接觸於源極與汲極區域20、閘極電極16’以及熔絲/電阻16'''之相對端。
保護層24可包含類比於、等同於或相等於使用來形成隔離區域12之材料與方法而形成。一般而言，保護層22包含至少部份之矽氧化物材料。一般而言，保護層具有一介於約250至約600奈米之厚度。
複數個介層24可包含材料，其包含但不限於某些金屬、金屬合金、金屬氮化物與金屬矽化物，以及其薄層和其複合物。複數個介層24可亦包含摻雜之多晶矽(doped polysilicon)與多晶矽-鍺合金材料(即具有一介於約每立方公分1e18至約1e22個摻雜物原子的摻雜濃度)、以及多晶矽化物(polycide)材料(摻雜之多晶矽(或多晶矽-鍺合金)/金屬矽化物堆疊材料)。同樣地，前述材料亦可使用數種方法之任何一種來加以形成，而非限制的範例包含金屬矽化法(salicide method)、化學氣相沉積法以及物理氣相沉積法，例如但非限於蒸鍍法與濺鍍法。一般而言，複數個介層24包含具有一介於約200至約400奈米之厚度的鎢介層柱材料(tungsten contact stud material)，而該厚度係與保護層22之厚度相關。
圖4顯示依照包含本發明第一實施例之本發明一特定實施例的半導體結構之一概略橫切面圖，而半導體結構包含與熔絲/電阻結構FRS進行整合並且同時形成的電晶體結構TS。電晶體結構TS包含一具有相對高介電常數之閘極介電質材料的閘極介電質14’、以及一包含金屬閘極材料之閘極電極16’位於閘極介電質14’之上。熔絲/電阻結構FRS包含一墊介電質14”，其包含與閘極介電質14’相同之相對高介電常數之介電質材料。此熔絲/電阻結構FRS亦包含一熔絲/電阻16'''，其包含與閘極電極16’相同之金屬材料。在依照顯示於圖1之特定第一實施例的半導體結構內，熔絲/電阻16'''可較佳但非必需具有小於閘極電極16’之厚度，此乃由於相較於與閘極電極16’同時形成之熔絲/電阻16”所薄化的熔絲/電阻16'''。圖1之半導體結構因此提供一電晶體結構TS，其有效並同時與在半導體結構內的熔絲/電阻結構FRS整合在一起。
於圖1至圖4之內文中為參考之目的，依照上述揭露之典型的熔絲/電阻16”厚度可約100奈米。假設一氮化鈦熔絲/電阻16”具有一電子遷移電流常數約每平方微米(square micron)600毫安培(milliamps)，且熔絲/電阻16”之寬度約50奈米，則電子遷移電流將約為3毫安培。而對於50奈米之較薄的氮化鈦熔絲/電阻16'''而言，電子遷移電流將約為1.5毫安培。典型的電熔絲電子遷移電流操作需求將約為前述電子遷移電流之三倍。一般而言，在較薄的熔絲/電阻16'''之內文中，較低的電子遷移電流在需要時將較為可行。接著，這些較低的電子遷移電流考慮到了較小之驅動(driver)場效電晶體(FETs)。因此，一般而言，較窄的佈線和較高的密度可在依照本發明之熔絲電阻結構FRS內實現。
圖5至圖6顯示一系列概略橫切面圖，其說明製造一依照本發明另一特定實施例之半導體結構的漸次階段結果。本發明之此其他特定實施例包含本發明之第二實施例。
本發明之此其他特定第二實施例係衍生自本發明之第一實施例中，且亦衍生自圖1、圖2及圖3所述之處理步驟中。然而，在將第二遮罩層19自圖3所示之閘極電極16’與閘極介電質14’中剝除後，一第三遮罩層21設置並形成以覆蓋半導體結構，以提供如圖5所示之概略橫切面圖的半導體結構。而如圖5之概略橫切面圖所示，第三遮罩層21留下了熔絲/電阻16'''名義上所裸露之中央部分。
圖6首先顯示圖案化圖5所示之熔絲/電阻16'''以形成複數個反熔絲板(anti-fuse plates)16''''之結果，而使用第三遮罩層21作為蝕刻遮罩。前述之圖案化可藉由使用類比於、等同於或相等於將圖1所示之金屬閘極材料層16形成圖2所示之熔絲/電阻16”、或是將圖2所示之熔絲/電阻16”形成圖3所示之熔絲/電阻16'''之蝕刻方法和蝕刻材料來實現。
圖6顯示了類比於、等同於或相等於提供圖4之半導體結構的半導體處理之結果，然而其中在複數個反熔絲板16''''間所插入之間隔則填充了作為反熔絲介電質之間隔物18。因此，圖6顯示一包含電晶體結構TS與反熔絲結構AFS之半導體結構，而非熔絲/電阻結構FRS。
圖6顯示一依照本發明第二實施例之半導體結構的概略橫切面圖。而依照本發明此第二實施例之半導體結構係類比圖4之概略橫切面圖所示的半導體結構，但其係包含具有複數個反熔絲板16''''、特定間隔物18(即意指反熔絲介電質)、以及墊介電質14”之反熔絲結構AFS，而不是熔絲/電阻16'''與墊介電質14”。
圖7至圖9顯示一系列概略橫切面圖，其說明製造一依照本發明又另一特定實施例之半導體結構的漸次階段結果。本發明之此其他特定實施例包含本發明之第三實施例。
圖7一般相關於圖1，但其包含除了金屬閘極材料層16(即現可能具有一較少的初始厚度介於約20至約50奈米之範圍)外，額外所呈現的金屬閘極帽蓋層28。此金屬閘極帽蓋層28可包含數種金屬閘極帽蓋材料之任何一種，而此類金屬閘極帽蓋材料一般為導體材料。金屬閘極帽蓋材料特別包含但不限於功能性上足夠導電地摻雜之多晶矽金屬閘極帽蓋材料，且前述金屬閘極帽蓋材料可使用包含但不限於化學氣相沉積法與物理氣相沉積法之方法來加以形成。一般而言，金屬閘極帽蓋層28包含一具有介於約100至約400奈米之摻雜的多晶矽金屬閘極帽蓋材料。
圖8相關於圖2，但有金屬閘極帽蓋層28之額外的圖案化以形成位於閘極電極16’上之閘極電極帽蓋28’以及位於熔絲/電阻16”上之熔絲/電阻帽蓋28”。
圖9一般相關於圖4，但是其中：(1)在電晶體結構TS內之閘極堆疊包含閘極電極帽蓋28’、閘極電極16’以及閘極介電質14’，而非僅包含閘極電極16’與閘極介電質14’；以及(2)熔絲/電阻結構FRS包含熔絲/電阻帽蓋28”、熔絲/電阻16”以及墊介電質14”，而非僅包含熔絲/電阻16”以及墊介電質14”。然而對於這些額外的層別，圖9之半導體結構係擁有圖4之半導體結構的所有優點與特徵。
圖10至圖11顯示複數個概略橫切面圖，其說明製造一依照本發明更又另一特定實施例之半導體結構的漸次階段結果。本發明之此其他特定實施例包含本發明之第四實施例。
作為一起始點，圖10顯示圖8之半導體結構之進一步處理的結果。圖10首先顯示將第一遮罩層17’與第一遮罩層17”自圖8之半導體結構內剝除之結果，而圖10亦顯示第二遮罩層19可類比於、等同於或相等於圖3所示之第二遮罩層19，然其係覆蓋於閘極電極帽蓋28’與閘極電極16’，而非閘極電極16’。如在圖10之概略橫切面圖內所顯示，熔絲/電阻帽蓋28”係自熔絲/電阻16”剝除，而使用第二遮罩層19作為蝕刻遮罩。
圖11顯示一概略橫切面圖，其與產生圖4之半導體結構的半導體處理相符，但其中位於電晶體結構TS內之閘極堆疊係包含閘極電極帽蓋28’、閘極電極16’以及閘極介電質14’，而非僅包含閘極電極16’與閘極介電質14’。圖11之半導體結構亦具有圖4之半導體結構的所有優點與特徵。
圖12至圖14顯示一系列概略橫切面圖，其說明製造一依照本發明又更另一較佳實施例之半導體結構的漸次階段結果。本發明之此其他特定實施例包含本發明之第五及最後的實施例。圖12顯示一依照此第五與目前最後之實施例於製造初期階段中的半導體結構之概略橫切面圖。
圖12顯示一半導體結構之概略橫切面圖，其類比於圖1之概略橫切面圖所示之半導體結構，但具有一通常在介於約20至約50奈米範圍間的厚度之較薄的金屬閘極材料層16。圖12亦顯示一位於且形成於覆蓋半導體基板10之主動區域的金屬閘極材料層16之一部分上的第四遮罩層23。
第四個遮罩層23可包含類比於、等同於或相等於使用於形成圖5所示之第三遮罩層21、圖3所示之第二遮罩層19或圖1所示之第一遮罩層17的材料與方法來形成，但其範圍則定為覆蓋於圖12所示之半導體基板10的主動區域。
圖13首先顯示圖案化金屬閘極材料層16以形成一金屬閘極材料層16a之結果，並使用第四遮罩21作為蝕刻遮罩。前述自金屬閘極材料層16形成金屬閘極材料層16a之蝕刻與圖案化係反而類比於、等同於或相等於用以自圖1所示之金屬閘極材料層16形成圖2所示之閘極電極16’的蝕刻與圖案化方法。而在蝕刻閘極電極材料層16以形成閘極電極材料層16a之後，第四遮罩層係自中間所形成的半導體結構剝除。此類剝除步驟可使用類比於、等同於或相等於用來剝除如前所述之第三遮罩層21、第二遮罩層19或第一遮罩層17之方法與材料來實現。
圖13亦顯示一閘極電極帽蓋層28位於且形成於金屬閘極材料層16a與閘極介電質材料層14之裸露部分上。圖13最後顯示第一遮罩層17’與第一遮罩層17”位於閘極電極帽蓋層28上。閘極電極帽蓋層28係對應於圖7所示之閘極電極帽蓋層28，而第一遮罩層17’與第一遮罩層17”則對應於圖1所示之第一遮罩層17’與第一遮罩層17”。圖13之半導體結構係對應於圖7之半導體結構，但其相對於金屬閘極材料層16而言，金屬閘極材料層16a僅覆蓋於半導體基板10之主動區域而未覆蓋於隔離區域12。
圖14顯示圖13之半導體結構所進一步處理之結果。圖14首先顯示圖案化閘極電極帽蓋層28與金屬閘極材料層16a及閘極介電質材料層14之結果，以形成：(1)位於包含閘極介電質14’、閘極電極16’以及閘極電極帽蓋28’之電晶體結構TS內的閘極堆疊；以及(2)包含熔絲/電阻帽蓋28”與墊介電質14”之熔絲/電阻結構FRS，其未包含衍生自圖12所示之金屬閘極材料層16的中間熔絲/電阻。前述之圖案化與蝕刻可使用如前所述的方法與材料來實現。
雖未特定顯示於圖14之概略橫切面圖內，然而當熔絲/電阻帽蓋28”作為熔絲時，則熔絲/電阻結構FRS一般將包含一矽化物層位於熔絲/電阻帽蓋28”上。而當熔絲/電阻帽蓋28”作為電阻時，則此類矽化物層可存在或不存在。此類矽化物層可包含數種形成矽化物之金屬的任何一種，例如但不限於鎳(nickel)、鈷(cobalt)、鈦(titanium)、鎢(tungsten)與鉑(platinum)的矽化物，其具有一介於約10至約50奈米之厚度。
自圖13之半導體結構提供圖14之半導體結構的其餘處理係類比於、等同於或相等於自圖3之半導體結構形成圖4之半導體結構的半導體處理。
圖14顯示一半導體結構，其包含在電晶體結構TS內之一閘極電極堆疊，而閘極電極帽蓋28’則位於閘極電極16’上，並依次位於閘極介電質14之上。半導體結構亦包含具有位於墊介電質14”上之熔絲/電阻帽蓋28”的熔絲/電阻結構FRS。此熔絲/電阻帽蓋28”包含一多晶矽材料，而在熔絲/電阻結構FRS內缺少一金屬閘極材料。
相似於本發明之其他實施例，此特定之第五及目前最後的實施例係擁有關於電晶體結構TS與熔絲/電阻結構FRS之同時製造的相同所欲之特徵。
此較佳實施例僅為闡述本發明，而非本發明之限制。對於許多實施例之半導體結構的方法、材料、結構與尺寸亦可進行修正及修飾，而仍提供依照本發明且進一步依照所附之申請專利範圍的半導體結構與其製造方法。
10．．．基板
11．．．主動區域
12．．．隔離區域
14．．．閘極介電質材料層
14’．．．閘極介電質
14”．．．墊介電質
14a．．．熱介電質層
16．．．金屬閘極材料層
16’．．．閘極電極
16”．．．熔絲/電阻
16'''．．．熔絲/電阻
16''''．．．反熔絲板
16a．．．金屬閘極材料層
17、17’、17”．．．第一遮罩層
18．．．間隔物
19．．．第二遮罩層
20．．．源極與汲極區域
21．．．第三遮罩層
22．．．保護層
23．．．第四遮罩層
24．．．介層
28．．．金屬閘極帽蓋層
28’．．．閘極電極帽蓋
28”．．．熔絲/電阻帽蓋
TS．．．電晶體結構
FRS．．．熔絲/電阻結構
AFS．．．反熔絲結構
本發明之目的、特徵與優點將能於所提出之較佳實施例所描述之內文中得到瞭解。此較佳實施例之描述係能在所附的圖式之內容中得到瞭解，而所附圖式將構成此揭露中之一重要部分，其中：圖1至圖4顯示了一系列概略橫切面圖，其說明製造一依照本發明一特定實施例之半導體結構的漸次階段結果。
圖5至圖6顯示一系列概略橫切面圖，其說明製造一依照本發明另一特定實施例之半導體結構的漸次階段結果。
圖7至圖9顯示一系列概略橫切面圖，其說明製造一依照本發明又另一特定實施例之半導體結構的漸次階段結果。
圖10與圖11顯示複數個概略橫切面圖，其說明製造一依照本發明更又另一特定實施例之半導體結構的漸次階段結果。
圖12至圖14顯示一系列概略橫切面圖，其說明製造一依照本發明又更另一較佳實施例之半導體結構的漸次階段結果。
10．．．基板
12．．．隔離區域
14’．．．閘極介電質
14”．．．墊介電質
16’．．．閘極電極
16'''．．．熔絲/電阻
18．．．間隔物
20．．．源極與汲極區域
22．．．保護層
24．．．介層
TS．．．電晶體結構
FRS．．．熔絲/電阻結構

Claims (21)

  1. 一種半導體結構，包含：一半導體基板，其包含一主動區域側邊鄰近於一隔離區域，其中該隔離區域具有一上表面，其與該半導體基板的一上表面共平面；一場效元件位於該主動區域內，該場效元件包含：一閘極介電質位於該主動區域上，且包含一閘極介電質材料具有一高於約10之介電常數；及一閘極電極位於該閘極介電質上，且包含一金屬材料，其中該閘極介電質具有複數個側壁，其與該閘極電極的複數個側壁垂直地重合；以及一熔絲結構、一反熔絲結構與一電阻結構中之至少一者位於該隔離區域上，而該熔絲結構、該反熔絲結構與該電阻結構中之該至少一者包含：一墊介電質位於該隔離區域上，且包含與該閘極介電質相同之閘極介電質材料，且具有一高於約10之介電常數，其中該墊介電質與該閘極介電質材料包含複數個彼此共平面的上表面與複數個彼此共平面的底表面；以及一熔絲、一反熔絲與一電阻中之至少一者位於該墊介電質之上，其中該熔絲、該反熔絲與該電阻中之該至少一者具有複數個側壁，其與該墊介電質的複數個側壁垂直地重合，該墊介電質的該等側壁是由該隔離區域的複數個側壁垂直地偏移。
  2. 如申請專利範圍第1項所述之半導體結構，其中該熔絲、該反熔絲與該電阻中之該至少一者包含與該閘極電極相同之金屬材料。
  3. 如申請專利範圍第1項所述之半導體結構，其中該熔絲、該反熔絲與該電阻中之該至少一者係由與該閘極電極相同之金屬材料所構成。
  4. 如申請專利範圍第1項所述之半導體結構，其中該熔絲、該反熔絲與該電阻中之該至少一者包含與該閘極電極相同之金屬材料，並且進一步包含一多晶矽材料位於該金屬材料之上。
  5. 如申請專利範圍第1項所述之半導體結構，其中該熔絲、該反熔絲與該電阻中之該至少一者係由一多晶矽材料所構成。
  6. 如申請專利範圍第1項所述之半導體結構，其中該半導體基板包含一塊體半導體基板。
  7. 如申請專利範圍第1項所述之半導體結構，其中該半導體基板包含一絕緣體上半導體基板。
  8. 如申請專利範圍第1項所述之半導體結構，其中該半導體 基板包含一混合定向基板。
  9. 如申請專利範圍第1項所述之半導體結構，其中該熔絲結構、該反熔絲結構與該電阻結構中之該至少一者包含一熔絲結構。
  10. 如申請專利範圍第1項所述之半導體結構，其中該熔絲結構、該反熔絲結構與該電阻結構中之該至少一者包含一反熔絲結構。
  11. 如申請專利範圍第1項所述之半導體結構，其中該熔絲結構、該反熔絲結構與該電阻結構中之該至少一者包含一電阻結構。
  12. 如申請專利範圍第1項所述之半導體結構，其中該閘極介電質包含一介電質材料擇自於由氧化鉿、鉿矽酸鹽、氧化鈦、鋇-鍶-鈦酸鹽以及鉛-鋯酸鹽-鈦酸鹽所組成之族群中。
  13. 如申請專利範圍第1項所述之半導體結構，其中該金屬材料係擇自於由鈦、鎢、鉭、釩與鉑之金屬、金屬合金及金屬氮化物所組成之族群中。
  14. 如申請專利範圍第1項所述之半導體結構，其中該閘極介電質材料層包含一氧化鉿基介電質材料，而該金屬閘極材 料層包含一氮化鈦金屬材料。
  15. 一種用於製造半導體結構之方法，包括：提供一半導體基板，其包含一主動區域側邊鄰近於一隔離區域，其中該隔離區域具有一上表面，其與該半導體基板的一上表面共平面；在該主動區域與該隔離區域上形成一閘極介電質材料層，其包含具有一高於約10的介電常數之一閘極介電質材料；在該主動區域與該隔離區域上方之該閘極介電質材料層上形成一金屬閘極材料層，其包含一金屬材料；以及圖案化該金屬閘極材料層與該閘極介電質材料層以便同時形成：一包含該金屬材料之閘極電極位於一閘極介電質之上，該閘極介電質包含位於該主動區域上之該閘極介電質材料，其中該閘極介電質具有複數個側壁，其與該閘極電極的複數個側壁垂直地重合；及一熔絲、一反熔絲以及一電阻中之至少一者，其包含該金屬材料位於一墊介電質之上，位於該絕緣區域上之該墊介電質包含該閘極介電質材料的一部分與具有一高於約10之介電常數，其中該墊介電質與該閘極介電質材料包含複數個彼此共平面的上表面與複數個彼此共平面的底表面，其中該熔絲、該反熔絲與該電阻中之該至少一者具有複數個垂直側壁，其與該墊介電質的複數個側壁垂直地重合，該墊介電質的該等側壁是由該隔離 區域的複數個側壁垂直地偏移。
  16. 如申請專利範圍第15項所述之方法，其更包括於未被該閘極電極所覆蓋之複數個位置上的該主動區域中形成複數個源極與汲極區域。
  17. 一種用於製造半導體結構之方法，包括：提供一半導體基板，其包含一主動區域側邊鄰近於一隔離區域，其中該隔離區域具有一上表面，其與該半導體基板的一上表面共平面；在該主動區域與該隔離區域上方形成一閘極介電質材料層，其包含具有一高於約10的介電常數之一閘極介電質材料；在該主動區域上方之該閘極介電質材料層上形成一金屬閘極材料層，其包含一金屬材料；在該隔離區域上方之該閘極介電質材料層上形成一金屬閘極帽蓋層，其包含一多晶矽材料；以及圖案化該金屬閘極材料層、該金屬閘極帽蓋層與該閘極介電質材料層以便同時形成：一包含該金屬材料之閘極電極位於一閘極介電質之上，該閘極介電質包含位於該主動區域上之該閘極介電質材料，其中該閘極介電質具有複數個側壁，其與該閘極電極的複數個側壁垂直地重合；及一熔絲、一反熔絲以及一電阻中之至少一者，其 包含該多晶矽材料位於一墊介電質之上，位於該絕緣區域上之該墊介電質包含該閘極介電質材料的一部分與具有一高於約10之介電常數，其中該墊介電質與該閘極介電質材料包含複數個彼此共平面的上表面與複數個彼此共平面的底表面，其中該熔絲、該反熔絲與該電阻中之該至少一者具有複數個垂直側壁，其與該墊介電質的複數個側壁垂直地重合，該墊介電質的該等側壁是由該隔離區域的複數個側壁垂直地偏移。
  18. 如申請專利範圍第17項所述之方法，其更包括於未被該閘極電極所覆蓋之複數個位置上的該主動區域中形成複數個源極與汲極區域。
  19. 一種用於製造半導體結構之方法，包括：提供一半導體基板，其包含一主動區域側邊鄰近於一隔離區域，其中該隔離區域具有一上表面，其與該半導體基板的一上表面共平面；在該主動區域與該隔離區域上方形成一閘極介電質材料層，其包含具有一高於約10的介電常數之一閘極介電質材料；在該主動區域與該隔離區域上方之該閘極介電質材料層上形成一金屬閘極材料層，其包含一金屬材料；在該主動區域與該隔離區域上方之該金屬閘極材料層上形成一金屬閘極帽蓋層，其包含一多晶矽材料；以及圖案化該金屬閘極帽蓋層、該金屬閘極材料層與該閘極 介電質材料層以便同時形成：一包含位於該金屬材料上之該多晶矽材料之閘極電極位於一閘極介電質之上，該閘極介電質包含位於該主動區域上之該閘極介電質材料；及一熔絲、一反熔絲以及一電阻中之至少一者，其包含該多晶矽材料位於該金屬材料的上方，該金屬材料位於一墊介電質上，而位於該絕緣區域上之該墊介電質包含該閘極介電質材料的一部分與具有一高於約10之介電常數，其中該墊介電質與該閘極介電質材料包含複數個彼此共平面的上表面與複數個彼此共平面的底表面，其中該熔絲、該反熔絲與該電阻中之該至少一者具有複數個垂直側壁，其與該墊介電質的複數個側壁垂直地重合，該墊介電質的該等側壁是由該隔離區域的複數個側壁垂直地偏移。
  20. 如申請專利範圍第19項所述之方法，其更包括於未被該閘極電極所覆蓋之複數個位置上的該主動區域中形成複數個源極與汲極區域。
  21. 如申請專利範圍第19項所述之方法，其更包括將該多晶矽材料自該熔絲、該反熔絲與該電阻中之該至少一者剝除，而非該閘極電極。
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