TWI463155B - 具有薄膜覆晶封裝的電子裝置 - Google Patents

Description

具有薄膜覆晶封裝的電子裝置

本發明是有關於一種電子裝置，且特別是有關於一種具有薄膜覆晶封裝的電子裝置。

由於晶圓製造技術的日新月異，使得積體電路(IC)產業有突飛猛進的發展趨勢，所生產的IC更加輕薄短小化、功能複雜化、高腳數化、高頻化以及多元化。在此發展趨勢下，薄膜覆晶封裝(COF，Chip on Film)滿足了其封裝需求。薄膜覆晶封裝可具有細小間距以及良好的可撓性，使其在尺寸安定性、線路高密度、耐然性、環保等需求上有很好的表現。

因此，IC測試(testing)的困難度升高，測試在整個IC製程所佔之工作份量也越來越大。在高腳數IC的測試中，尤其在多個串聯之薄膜覆晶封裝IC的測試中，大量之輸入及輸出端對於測試機台(tester)的相容性而言，是一個很大的瓶頸(bottle neck)。測試機台的系統資源可能不足以應付大接腳數量(high pin count)IC的測試。

若IC測試機台之相容性跟不上IC之發展，勢必將被汰換，然而，在商場中，廠商的生產成本乃取得市場優勢與否的重要關鍵。

本發明提供一種具有薄膜覆晶封裝之電子裝置，藉由控制多個輸出信號來分時多工地且多對一地輸出至測試墊，以減少所需測試墊之數量，進而增加測試機台對電子裝置的相容性。

本發明提出一種具有薄膜覆晶封裝之電子裝置，包括：可撓性基板，至少具有非切除區與切除區；核心電路單元，配置於非切除區；多個輸出墊，配置於非切除區，其中多個輸出墊包括第一輸出墊與第二輸出墊；多個開關元件，包括第一開關元件與第二開關元件，其中第一開關元件的第一端與第二端分別電連接至核心電路單元的第一輸出端與第一輸出墊，而第二開關元件的第一端與第二端分別電連接至核心電路單元的第二輸出端與第二輸出墊；以及共用測試墊，配置於切除區。其中共用測試墊電連接至多個輸出墊；其中在測試階段，多個開關元件依序導通，以使核心電路單元的多個輸出信號的其中之一傳送到共用測試墊。

基於上述，本發明藉由在測試階段，控制多個開關元件依序導通，而使配置於非切除區之核心電路單元的多個輸出信號的其中之一傳送到配置於切除區之共用測試墊，來達到分時多工地且多對一地測試操作，藉以減少所需測試墊之數量以及增加測試機台對電子裝置的相容性。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1為根據本發明之一實施例之具有薄膜覆晶封裝之電子裝置的示意圖。如圖1所示，電子裝置100A具有薄膜覆晶(chip on film,COF)封裝，且包括可撓性基板110、核心電路單元120、多個輸出墊(例如第一輸出墊130a、第二輸出墊130b與第n輸出墊130c)、多個開關元件(例如第一開關元件140a、第二開關元件140b與第n開關元件140c)、共用測試墊150a以及控制電路160。在一些實施例中，核心電路單元120為COF封裝的內部電路，而開關元件140a~140c以及控制電路160配置在COF封裝的外部。在另一些實施例中，核心電路單元120、開關元件140a~140c以及控制電路160均配置在COF封裝的內部。

第一開關元件140a的第一端與第二端分別電連接至核心電路單元120的第一輸出端121a與第一輸出墊130a，第二開關元件140b的第一端與第二端分別電連接至核心電路單元120的第二輸出端121b與第二輸出墊130b。以此類推，第n開關元件140c的第一端與第二端分別電連接至核心電路單元120的第n輸出端121c與第n輸出墊130c。共用測試墊150a電連接至輸出墊130a~130c。在此實施例中，圖1繪示電子裝置100A具有3個輸出墊及3個開關元件，然而實際實施方式並不以此為限。本實施例之電子裝置100A可具有任意數量之輸出墊及開關元件。另外，開關元件140a~140c可以是三態緩衝器(Tri-State Buffer)或傳輸閘(transmission gate)。控 制電路160可以是控制晶片、微處理器或其他控制裝置。

切除線(cut line)111將可撓性基板110區分為非切除區113與切除區115。核心電路單元120、輸出墊130a~130c、開關元件140a~140c以及控制電路160均配置於非切除區113，而共用測試墊150a配置於切除區115。在此實施例中，電子裝置100A可運作於正常操作階段及測試階段。在測試階段，非切除區113與切除區115尚未分離，因此測試機台(tester)可以透過探針接觸共用測試墊150來測試核心電路單元120的功能(容後詳述)。一般而言，共用測試墊150的面積大於各輸出墊130a~130c，以方便測試機台(tester)下針測試。在測試階段結束後，可撓性基板110被沿著切除線111進行切割，以便移除切除區115。在切除區115移除後，可撓性基板110可以耦接至印刷電路板、顯示面板或是其他任何類型電路主板(未繪示)，也就是非切除區113的核心電路單元120可以透過輸出墊130a~130c電性連接至電路主板。因此在正常操作階段，核心電路單元120可以透過輸出墊130a~130c輸出信號至電路主板。

在測試階段時，位於切除區115之共用測試墊150a未被切除，此時，控制電路160輸出多個控制訊號來分別控制開關元件140a~140c，使開關元件140a~140c依序導通，進而使相對應之核心電路單元120之輸出端121a~121c之信號的其中之一傳送到共用測試墊150a。因此，測試機台可以在不同時間點從共用測試墊150a取得電子裝 置100A的輸出結果來做為測試之用。

舉例來說，圖2為根據本發明之一實施例說明圖1所示電子裝置100A之開關元件於測試階段之狀態變化的示意圖。請參照圖1與圖2，若欲使測試機台在測試時間t1讀取出核心電路單元120的第一輸出端121a之信號，則藉由控制單元160輸出多個控制訊號控制使開關元件140a導通(ON)以輸出第一輸出端121a之訊號至共用測試墊150a，以及使其他開關元件140b、140c截止(OFF)。在開關元件140b、140c截止時，開關元件140b、140c可以提供高阻抗(high-impedance，一般簡寫為Z)狀態來避免核心電路單元120的輸出端121a~121c之訊號相互干擾。若欲使測試機台在測試時間t2讀取出核心電路單元120的第二輸出端121b之信號，則藉由控制單元160輸出多個控制訊號控制使開關元件140b導通以輸出第二輸出端121b之訊號至共用測試墊150a，以及使其他開關元件140a、140c截止以提供高阻抗狀態來避免核心電路單元120的輸出端121a~121c之訊號相互干擾。以此類推，若欲使測試機台在測試時間t3讀取出核心電路單元120的第三輸出端121c之信號，則開關元件140c導通以輸出第三輸出端121c之訊號至共用測試墊150a，以及使其他開關元件140a、140b截止。因此，測試機台可從單一共用測試墊150a讀取多個輸出墊130a~130c之訊號，藉以減少所需測試墊的總數，來增加相對應之測試機台的相容性。然而，開關元件140a~140c的導通先後順序可依照測試之需求而安 排，並不以此為限。

在正常操作階段時，位於切除區115之共用測試墊150a與並聯路徑已被切除。控制電路160在正常操作階段中可輸出多個控制訊號，來控制使開關元件140a~140c均為導通。因此，電路主板(未繪示)可透過輸出墊130a~130c來取得相對應之核心電路單元120之輸出端121a~121c之輸出訊號。

在此實施例中，開關元件140a~140c的輸出端可藉由相異之薄膜引線(film lead)電連接至共用測試墊150a。然而薄膜引線乃做為電子裝置100A之內部訊號傳輸之用，所以通常製造為細小之尺寸，因而在正常操作階段時，且未設置有輸出墊130a~130c之狀況下，於實際操作層面，將不易藉由薄膜引線對電子裝置100A之外部做輸出。因此，在此實施例中，於各相異之薄膜引線上可配置有輸出墊130a~130c，藉此，在正常操作階段時，可藉由相對應之輸出墊來對外輸出核心電路單元120之輸出訊號。

圖3A、圖3B、圖3C、圖3D及圖3E分別為根據本發明之不同實施例說明圖1中電子裝置之開關元件的電路示意圖。圖1中開關元件140a~140c的實施方式可以參照圖3A、圖3B、圖3C、圖3D或圖3E所示開關元件140的相關說明。

如圖3A所示，開關元件140可包括第一電晶體141a、第二電晶體141b、第一開關143a、第二開關143d、第三開關143b及第四開關143c。在此實施例中，第一電晶體 141a例如為P通道金屬氧化物半導體(P-channel metal oxide semiconductor,PMOS)電晶體，而第二電晶體141b例如為N通道金屬氧化物半導體(N-channel metal oxide semiconductor,NMOS)電晶體。在圖3A之開關元件140中，第一電晶體141a的第一端(例如源極)耦接至系統電壓VDD，第一電晶體141a的第二端(例如汲極)耦接至對應的輸出墊(例如圖1中輸出墊130a~130c其中之一)。第二電晶體141b的第一端(例如汲極)耦接至第一電晶體141a的第二端，第二電晶體141b的第二端(例如源極)耦接至接地電壓。第一開關143a之第一端耦接至系統電壓VDD，第一開關143a的第二端耦接至第一電晶體141a的控制端(例如閘極)。第二開關143d之第一端耦接至第二電晶體141b的控制端(例如閘極)，第二開關143d的第二端耦接至接地電壓。於本實施例中，核心電路單元120之輸出端121(例如圖1中輸出端121a~121c其中之一)包含子輸出端1211與1212。第三開關143b之第一端耦接至核心電路單元120之子輸出端1211，第三開關143b之第二端耦接至第一電晶體141a的控制端。第四開關143c之第一端耦接至第二電晶體141b的控制端，第四開關143c之第二端耦接至核心電路單元120之子輸出端1212。

請參照圖3A。當控制電路(例如圖1中控制電路160)藉由控制訊號控制開關元件140截止時，控制電路控制使第一開關143a與第二開關143d導通、第三開關143b及第四開關143c截止。此時，第一電晶體141a及第二電晶體 141b皆為截止，因此開關元件140為高阻抗狀態。當控制電路(例如圖1中控制電路160)藉由控制訊號控制開關元件140導通時，控制電路控制使第一開關143a與第二開關143d截止、第三開關143b及第四開關143c導通，以使核心電路單元(例如圖1中核心電路120)之輸出端121的訊號傳輸到對應的輸出墊(例如圖1中輸出墊130a~130c其中之一)。

在本發明之另一實施例中，開關元件140的實現方式如圖3B所示。相較於圖3A中之開關元件140，圖3B中之開關元件140更包含第三電晶體141c、第四電晶體141d、第五開關143e、第六開關143h、第七開關143f及第八開關143g。在此實施例中，第三電晶體141c例如為PMOS電晶體，而第四電晶體141d例如為NMOS電晶體。在圖3B之開關元件140中，第一電晶體141a的第一端(例如源極)耦接至系統電壓VDD，第二電晶體141b的第一端(例如汲極)耦接至第一電晶體141a的第二端(例如汲極)，而第二電晶體141b的第二端(例如源極)耦接至接地電壓。第一開關143a之第一端耦接至系統電壓VDD，第一開關143a的第二端耦接至第一電晶體141a的控制端(例如閘極)。第二開關143d之第一端耦接至第二電晶體141b的控制端(例如閘極)，第二開關143d的第二端耦接至接地電壓。於本實施例中，核心電路單元120之輸出端121(例如圖1中輸出端121a~121c其中之一)包含子輸出端1211與1212。第三開關143b之第一端耦接至核心 電路單元120之子輸出端1211，第三開關143b之第二端耦接至第一電晶體141a的控制端。第四開關143c之第一端耦接至第二電晶體141b的控制端，第四開關143c之第二端耦接至核心電路單元120之子輸出端1212。

第三電晶體141c的第一端(例如源極)耦接至系統電壓VDD，第三電晶體141c的第二端(例如汲極)耦接至對應的輸出墊(例如圖1中輸出墊130a~130c其中之一)。第四電晶體141d的第一端(例如汲極)耦接至第三電晶體141c的第二端，第四電晶體141d的第二端(例如源極)耦接至接地電壓。第五開關143e之第一端耦接至系統電壓VDD，第五開關143e的第二端耦接至第三電晶體141c的控制端(例如閘極)。第六開關143h之第一端耦接至第四電晶體141d的控制端(例如閘極)，第六開關143h的第二端耦接至接地電壓。第七開關143f之第一端耦接至第一電晶體141a之第二端，第七開關143f之第二端耦接至第三電晶體141c的控制端。第八開關143g之第一端耦接至第四電晶體141d的控制端，第八開關143g之第二端耦接至第一電晶體141a之第二端。

請參照圖3B。當控制電路(例如圖1中控制電路160)藉由控制訊號控制開關元件140截止時，控制電路控制使第一開關143a導通、第二開關143d導通、第三開關143b截止、第四開關143c截止、第五開關143e導通、第六開關143h導通、第七開關143f截止及第八開關143g截止。此時，第一電晶體141a、第二電晶體141b、第三電晶體 141c及第四電晶體141d皆為截止，因此開關元件140為高阻抗狀態。當控制電路(例如圖1中控制電路160)藉由控制訊號控制開關元件140導通時，控制電路控制使第一開關143a截止、第二開關143d截止、第三開關143b導通、第四開關143c導通、第五開關143e截止、第六開關143h截止、第七開關143f導通及第八開關143g導通，以使核心電路單元(例如圖1中核心電路120)之輸出端121的訊號傳輸到相對應的輸出墊(例如圖1中輸出墊130a~130c其中之一)。

如此之外，在本發明之其他實施例中，開關元件140可以是PMOS電晶體(如圖3D所示)，NMOS電晶體(如圖3C所示)或是傳輸閘(transmission gate)(如圖3E所示)。相似地，在圖3C、圖3D或圖3E之開關元件之實施例中，控制電路可以藉由控制訊號來控制開關元件140。截止之開關元件140為高阻抗狀態。導通之開關元件140可以將核心電路單元之輸出端121的訊號傳輸到相對應的輸出墊。

圖4為根據本發明之另一實施例之具有薄膜覆晶封裝之電子裝置的電路示意圖。如圖4所示，在此實施例中，電子裝置100B可具有多個共用測試墊150a、150b、150c。圖4所示實施例可以參照圖1、圖2以及圖3A至圖3E的相關說明而類推之。在測試階段時，位於切除區115之共用測試墊150a與並聯路徑未被切除，此時，控制電路160輸出多個控制訊號，來控制使開關元件140a~140c、開關 元件140d~140e以及開關元件140f~140i依序導通，以使其相對應之核心電路單元120之輸出端之信號分別依序傳送到共用測試墊150a~150c。因此，測試機台在不同時間從共用測試墊150a、150b及150c取得電子裝置100B的輸出結果，以便驗證核心電路單元120的功能。

詳細而言，圖5為圖4中之電子裝置100B之開關元件於測試階段之狀態變化的示意圖。請參照圖4與圖5，在測試時間t1時，控制單元160輸出多個控制訊號分別控制使第一開關元件140a、第四開關元件140d及第六開關元件140f導通(ON)來分別傳送相對應之第一輸出端121a、第四輸出端121d及第六輸出端121f之訊號到共用測試墊150a、150b及150c上。在測試時間t1，控制單元160控制使其他的開關元件截止(OFF)以避免核心電路單元120的輸出端121a~121i之訊號相互干擾。相似地，控制單元160在測試時間t2控制開關元件140a~140i，而使第二輸出端121b、第五輸出端121e及第七輸出端121g之訊號分別傳送到共用測試墊150a、150b及150c上。控制單元160在測試時間t3控制開關元件140a~140i，而使第三輸出端121c、第四輸出端121d及第八輸出端121h之訊號分別傳送到共用測試墊150a、150b及150c上。控制單元160在測試時間t4控制開關元件140a~140i，而使第一輸出端121a、第五輸出端121e及第九輸出端121i之訊號分別傳送到共用測試墊150a、150b及150c上。如此透過共用測試墊分時多工地且多對一地對核心電路單元120 的多個輸出端的輸出訊號進行測試/驗證，藉以減少所需測試墊的總數，以及增加相對應之測試機台的相容性。在此，相異之測試時間t1、t2、t3及t4的先後順序可依照實際測試之需求而安排。

在測試階段結束後，可撓性基板110被沿著切除線111進行切割，以便移除切除區115。在切除區115移除後，非切除區113的核心電路單元120可以透過輸出墊130a~130c電性連接至印刷電路板、顯示面板或是其他任何類型電路主板(未繪示)。在正常操作階段時，位於切除區115之共用測試墊150a~150c與並聯路徑已被切除，並且控制電路160輸出多個控制訊號來控制使第一~第九開關元件140a~140i皆為導通，因此電路主板可透過第一~第九輸出墊130a~130i來取得相對應之核心電路單元120之第一~第九輸出端121a~121i之輸出訊號。

然而，各共用測試墊與核心電路單元的各輸出端之間的相對關係可以依照實際產品的設計需求來決定。舉例來說，在其他實施例中，共用測試墊150a可電連接至開關元件140b、140d及140f而接收輸出端121b、121d及121f的輸出訊號，共用測試墊150b可電連接至開關元件140g及140h而接收輸出端121g及121h的輸出訊號，以及共用測試墊150c可電連接至開關元件140a、140c、140e及140i而接收輸出端121a、121c、121e及121i的輸出訊號。

在本發明之另一實施例中，電子裝置可以是高接腳數(high pin counts)之驅動積體電路(driver IC)，舉例來 說，電子裝置100的腳數可以有1000個，但並不限於此。在一些實施例中，核心電路單元120可以是源極驅動積體電路，用以透過輸出墊傳送驅動信號至顯示面板。

圖6為根據本發明之另一實施例之具有薄膜覆晶封裝之電子裝置的示意圖。圖6所示實施例可以參照圖1、圖2、圖3A至圖3E、圖4以及圖5的相關說明而類推之。不同於圖4所示實施例之處，在於圖6所示實施例中電子裝置100C更包括第一~第七輸入墊170a~170g、第一~第七輸入開關元件180a~180g及共用輸入墊190a及190b。共用輸入墊190a電連接至第一~第五輸入墊170a~170e，共用輸入墊190b電連接至第六輸入墊170f及第七輸入墊170g。第一~第七輸入開關180a~180g之各第一端分別電連接至核心電路單元120的第一~第七輸入端123a~123g，而第一~第七輸入開關180a~180g之各第二端分別電連接至第一~第七輸入墊170a~170g。

在此實施例中，切除線111將可撓性基板110區分為非切除區113與切除區115a及115b。第一~第七輸入墊170a~170g以及第一~第七輸入開關元件180a~180g配置於非切除區113，而共用輸入墊190a及190b配置於切除區115b。同樣地，在此實施例中，電子裝置100C可運作於正常操作階段及測試階段。在測試階段時，位於切除區115b之共用輸入墊190a及190b未被切除，此時，控制電路160輸出多個控制訊號來控制使第一~第五輸入開關元件180a~180e依序導通，以及使第六、第七開關元件 180f、180g依序導通，以使其共用輸入墊190a及190b之信號傳送到核心電路單元120之相對應的輸入端。因此，測試機台可以在不同時間點將測試信號(或測試樣式，test pattern)通過共用輸入墊190a及190b輸入至電子裝置100C的核心電路單元120，以進行核心電路單元120的功能驗證。

詳細而言，圖7為圖6中之電子裝置之輸入開關元件於測試階段之狀態變化的示意圖。請參照圖6與圖7，在輸入時間T1時，控制單元160輸出多個控制訊號分別控制使第一輸入開關元件180a及第六開關元件180f導通(ON)來分別傳送共用輸入墊190a及190b之訊號到相對應之第一輸入端123a及第六輸入端123f。在輸入時間T1，控制單元160控制使其他的開關元件截止(OFF)以避免共用輸入墊190a及190b之訊號干擾核心電路單元120的其他輸入端。相似地，控制單元160控制開關元件180a~180g，以將共用輸入墊190a及190b之訊號在輸入時間T2分別傳輸到第二輸入端123b及第七輸入端123g。控制單元160控制開關元件180a~180g，以將共用輸入墊190a及190b之訊號在輸入時間T3分別傳輸到第三輸入端123c及第六輸入端123f。控制單元160控制開關元件180a~180g，以將共用輸入墊190a及190b之訊號在輸入時間T4分別傳輸到第四輸入端123d及第七輸入端123g。控制單元160控制開關元件180a~180g，以將共用輸入墊190a及190b之訊號在輸入時間T5分別傳輸到第五輸入端123e 及第六輸入端123f。如此透過共用輸入墊分時多工地且一對多地將測試機台之輸入訊號輸入核心電路單元120的多個輸入端來進行測試/驗證，藉以減少測試機台所需輸入墊的總數，以及增加相對應之測試機台的相容性。在此，第一~第七輸入開關元件180a~180g之導通先後順序可依照實際測試之需求而安排，因而不限於此。

在測試階段結束後，可撓性基板110被沿著切除線111進行切割，以便移除切除區115a與115b。在切除區115a與115b移除後，非切除區113的核心電路單元120可以透過輸入墊170a~170g電性連接至印刷電路板或是其他任何類型電路主板(未繪示)。在正常操作階段時，位於切除區115b之共用輸入墊190a及190b與並聯路徑已被切除，並且控制電路160輸出多個控制訊號來控制使第一~第七輸入開關元件180a~180g皆為導通，因此電路主板可分別透過第一~第七輸入墊170a~170g來對核心電路單元120之相對應之第一~第七輸入端123a~123g來輸入訊號。

綜上所述，上述諸實施例藉由在測試階段控制多個開關元件依序導通，而使配置於非切除區之核心電路單元的多個輸出信號輪流地傳送到配置於切除區之共用測試墊，來達到分時多工地且多對一地測試操作。在另一些實施例中，藉由在測試階段控制多個輸入開關元件依序導通，而使配置於切除區之共用輸入墊的輸入訊號輪流地傳送到核心電路單元之多個輸入端，來達到分時多工地且一對多地 輸入操作測試/驗證。在切除共用測試墊及共用輸入墊後，在正常操作階段時，控制以使多個開關元件及輸入開關元件皆為導通，以恢復正常之輸出及輸入狀態。上述諸實施例可以減少所需輸出測試墊及/或輸入測試墊之數量，以便增加測試機台對電子裝置的相容性。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100A、100B、100C‧‧‧電子裝置

110‧‧‧可撓性基板

111‧‧‧切除線

113‧‧‧非切除區

115、115a、115b‧‧‧切除區

120‧‧‧核心電路單元

121‧‧‧輸出端

121a~121i‧‧‧第一~第九輸出端

1211、1212‧‧‧子輸出端1211

123a~123g‧‧‧第一~第七輸入端

130a~130i‧‧‧第一~第九輸出墊

140‧‧‧開關元件

140a~140i‧‧‧第一~第九開關元件

141a~141d‧‧‧第一~第四電晶體

143a~143h‧‧‧第一~第八開關

150a~150c‧‧‧共用測試墊

160‧‧‧控制電路

170a~170g‧‧‧第一~第七輸入墊

180a~180g‧‧‧第一~第七輸入開關元件

190a、190b‧‧‧共用輸入墊

t1~t4‧‧‧測試時間

T1~T5‧‧‧輸入時間

圖1為根據本發明之一實施例之具有薄膜覆晶封裝之電子裝置的示意圖。

圖2為根據本發明之一實施例之電子裝置之開關元件於測試階段之狀態變化的示意圖。

圖3A、圖3B、圖3C、圖3D及圖3E為根據本發明之其他多個實施例之電子裝置之開關元件的示意圖。

圖4為根據本發明之另一實施例之具有薄膜覆晶封裝之電子裝置的示意圖。

圖5為圖4中之電子裝置之開關元件於測試階段之狀態變化的示意圖。

圖6為根據本發明之另一實施例之具有薄膜覆晶封裝之電子裝置的示意圖。

圖7為圖6中之電子裝置之輸入開關元件於測試階段 之狀態變化的示意圖。

100A‧‧‧電子裝置

110‧‧‧可撓性基板

111‧‧‧切除線

113‧‧‧非切除區

115‧‧‧切除區

120‧‧‧核心電路單元

130a、130b、130c‧‧‧第一~第三輸出墊

140a、140b、140c‧‧‧第一~第三開關元件

150a‧‧‧共用測試墊

160‧‧‧控制電路

Claims (9)

1. 一種具有薄膜覆晶封裝之電子裝置，包括：一可撓性基板，至少具有一非切除區與一切除區；一核心電路單元，配置於該非切除區；多個輸出墊，配置於該非切除區，其中該些輸出墊包括一第一輸出墊與一第二輸出墊；多個開關元件，包括一第一開關元件與一第二開關元件，其中該第一開關元件的第一端與第二端分別電連接至該核心電路單元的一第一輸出端與該第一輸出墊，而該第二開關元件的第一端與第二端分別電連接至該核心電路單元的一第二輸出端與該第二輸出墊；以及一共用測試墊，配置於該切除區，其中該共用測試墊電連接至該些輸出墊；其中在一測試階段，該些開關元件依序導通，以使該核心電路單元的多個輸出信號的其中之一傳送到該共用測試墊。
2. 如申請專利範圍第1項所述之電子裝置，其中在一正常操作階段，該些開關元件均為導通，而該切除區已被移除。
3. 如申請專利範圍第1項所述之電子裝置，更包括：一控制電路，配置於該非切除區，輸出多個控制訊號以控制該些開關元件。
4. 如申請專利範圍第1項所述之電子裝置，其中該些開關元件為三態緩衝器或傳輸閘。
5. 如申請專利範圍第1項所述之電子裝置，其中該些開關元件其中之一包括：一第一電晶體，該第一電晶體的第一端耦接至一系統電壓，該第一電晶體的第二端耦接至該些輸出墊其中之一；一第二電晶體，該第二電晶體的第一端耦接至該第一電晶體的第二端，該第二電晶體的第二端耦接至一接地電壓；一第一開關，其第一端耦接至該系統電壓，該第一開關的第二端耦接至該第一電晶體的控制端；一第二開關，其第一端耦接至該第二電晶體的控制端，該第二開關的第二端耦接至該接地電壓；一第三開關，其第一端耦接至該核心電路單元，該第一開關的第二端耦接至該第一電晶體的控制端；以及一第四開關，其第一端耦接至該第二電晶體的控制端，該第二開關的第二端耦接至該核心電路單元。
6. 如申請專利範圍第1項所述之電子裝置，其中該些開關元件的輸出端藉由不同薄膜引線電連接至該共用測試墊。
7. 如申請專利範圍第1項所述之電子裝置，更包括：多個輸入墊，配置於該非切除區，其中該些輸入墊包括一第一輸入墊與一第二輸入墊；一共用輸入墊，配置於該切除區，其中該共用輸入墊電連接至該些輸入墊；以及多個輸入開關元件，包括一第一輸入開關元件與一第 二輸入開關元件，其中該第一輸入開關元件的第一端與第二端分別電連接至該核心電路單元的一第一輸入端與該第一輸入墊，而該第二輸入開關元件的第一端與第二端分別電連接至該核心電路單元的一第二輸入端與該第二輸入墊。
8. 如申請專利範圍第7項所述之電子裝置，其中在該測試階段，該些輸入開關元件依序導通，以使該共用輸入墊的信號傳送到該核心電路單元的多個輸入端的其中之一。
9. 如申請專利範圍第8項所述之電子裝置，其中在一正常操作階段，該些輸入開關元件均為導通，而該切除區已被移除。