TWI462223B - 半導體電子元件結構及其製造方法 - Google Patents

Description

半導體電子元件結構及其製造方法

本發明有關於一種半導體電子元件結構及其製造方法，尤指一種可改善凹槽離子陣列排列、增加驅動電流之半導體電子元件結構及其製造方法。

以今日主流製程而言，最為常見且廣為應用的電晶體便是所謂的金屬氧化層半導體場效電晶體(MOSFET)，簡稱金氧半場效電晶體。如同習知的電晶體一樣，在金氧半場效電晶體內電流的傳導，均沿著介面附近形成的通道，而引起電流流動主要的因子，即為載子傳導所導致。隨著半導體元件尺寸越來越小，電晶體製程步驟也有許多的改進，以期製造出小體積、高品質的電晶體。由於，在小尺寸的電晶體中，進行自動對準金屬矽化物(self-aligned silicide,salicide)製程時，容易發生過度消耗源極/汲極區的矽基底以形成金屬矽化物的情況，這不單單會使得源極/汲極區中的晶格結構遭到破壞，更進而會導致汲極/源極和基底之間的PN接合(PN junction)與金屬矽化物(silicide)過近產生漏電(leakage)，更可能會造成元件失效。

請參閱第一圖，一種習知的金氧半場效電晶體，包括：一矽基底1a、一閘極2a、二間隙壁3a，該矽基底1a設有二摻雜區11a及12a，以作為源極及汲極，該矽基底1a之表面上形成有閘極氧化層13a，該閘極2a設於閘極氧化層13a上，該二間隙壁3a設於閘極2a之二側壁及閘極氧化層13a上。該矽基底1a位於二間隙壁3a之外側分別有一凹槽14a，該二凹槽14a上形成有一磊晶層4a。惟，雖然磊晶層4a有助於增加增加電子遷移率，但形成該二凹槽14a之製程會影響到閘極2a之多晶矽導線的寬度，造成驅動電流不足(on current)，所以對電晶體之效能影響極大。

緣是，本發明人有感於上述缺失之可改善，乃特潛心研究並配合學理之運用，終於提出一種設計合理且有效改善上述缺失之本發明。

鑒於以上之問題，本發明之主要目的為提供一種半導體電子元件結構及其製造方法，可大幅增加電晶體之驅動電流，提升電晶體的操作效能，並減少漏電流產生。

為了達到上述之目的，本發明係提供一種半導體電子元件結構，包括：一矽基底，其具有二摻雜區；一氮化物層，其設於該矽基底上，該矽基底及該氮化物層貫設有一凹槽，該二摻雜區位於該凹槽之二側，該凹槽之一端形成有一尺寸較該凹槽大之蝕刻空間，該矽基底之頂部形成一凸塊；二淺溝槽隔離區，其設於該矽基底及該凹槽之相對二側；以及一應變氮化物，其設於該凹槽內且貼附於該矽基底、該氮化物層及該二淺溝槽隔離區之側壁，該二摻雜區係涵蓋該應變氮化物。

本發明另提供一種半導體電子元件結構製造方法， 包括下列步驟：提供一堆疊結構，該堆疊結構包含有一矽基底、一氮化物層及一硬質遮罩層，該氮化物層沉積於該矽基底上，該硬質遮罩層沉積於該氮化物層上；蝕刻該硬質遮罩層、該氮化物層及該矽基底，以形成一凹槽；該凹槽之相對二側形成有二淺溝槽隔離區；於該凹槽內形成有一應變氮化物，該應變氮化物貼附於該矽基底及該氮化物層之側壁；以溼蝕刻之方式蝕刻該凹槽底部之矽基底，以形成一尺寸較該凹槽大之蝕刻空間；去除該硬質遮罩層；部分蝕刻位於該矽基底二側之淺溝槽隔離區，使該矽基底之頂部形成一凸塊；以及於該凹槽二側之矽基底形成有二摻雜區，該二摻雜區係涵蓋該應變氮化物。

本發明半導體電子元件結構及其製造方法具有以下有益的效果：

1、該應變氮化物設於凹槽內且貼附於矽基底、氮化物層及二淺溝槽隔離區之側壁，且該二摻雜區涵蓋應變氮化物，故應變氮化物可改變該二摻雜區之矽原子與矽原子之間的距離，增加電子遷移率，進而提升半導體電子元件的操作效能。

2、該凹槽之一端形成有一尺寸較凹槽大之蝕刻空間，該矽基底之頂部形成一凸塊，可增加源極與汲極間通道的距離以減少漏電流產生。

請參閱第二圖至第十圖，第二圖為本發明半導體電子元件之局部俯視示意圖，第三圖至第十圖則利用第二圖中剖面線A-A’及B-B’分別對其製造方法步驟加以說明。本發明半導體電子元件結構之製造方法可應用在動態隨機存取記憶體之電晶體，並可大幅增加電晶體之驅動電流，提升電晶體的操作效能。請參閱第三圖，為第二圖剖面線A-A’製造方法步驟之剖視示意圖(一)：首先提供一堆疊結構，該堆疊結構包含有一矽基底10、一氮化物層11及一硬質遮罩層12。在本實施例中，該氮化物層11為氮化矽，沉積於矽基底10上，該硬質遮罩層12(Hard Mask)沉積於氮化物層11上。接下來蝕刻硬質遮罩層12、氮化物層11及矽基底10(矽基底約蝕刻80nm之深度)，以形成一凹槽13(recess)。

請參閱第四圖，為第二圖剖面線B-B’製造方法步驟之剖視示意圖(一)：該凹槽13及矽基底10之相對二側形成有二淺溝槽隔離區14(Shallow Thrench Isolation，STI)，淺溝槽隔離區14係設於相鄰二半導體電子元件1之間，用以隔離。形成該二淺溝槽隔離區14之步驟為：於凹槽13及矽基底10之相對二側依序各沉積有一氧化層襯墊141(OX liner)、一氮化矽襯墊142(SiN liner)，一介電材料層143(SOD)及一高密度電漿層144(HDP)。該二氧化層襯墊141位於矽基底10之二側，該氮化矽襯墊142設於氧化層襯墊141上，作為蝕刻阻擋層。該介電材料層143為旋塗式介電材料，具有絕佳的填洞能力，其設於氮化矽襯墊142上。該高密度電漿層144設於介電材料層143上，該氮化物層11設於高密度電漿層144上。

請參閱第五圖及第六圖，為第二圖剖面線A-A’及B-B’製造方法步驟之剖視示意圖(二)：於該凹槽13內形成有一應變氮化物15，在本實施例中，該應變氮化物為應變氮化矽襯墊(strain SiN liner)。形成應變氮化物15之步驟為：先以化學氣相沉積一層應變氮化物於該硬質遮罩層12及凹槽13內，再蝕刻去除位於硬質遮罩層12及凹槽13底部之應變氮化物，剩下的應變氮化物15貼附於矽基底10、氮化物層11及二淺溝槽隔離區14之側壁。之後再向下蝕刻位於凹槽13底部之矽基底10約50nm之深度。

請參閱第七圖及第八圖，為第二圖剖面線A-A’及B-B’製造方法步驟之剖視示意圖(三)：以溼蝕刻之方式(等向性)蝕刻該凹槽13底部之矽基底10，以形成一尺寸較該凹槽13大之蝕刻空間16，在本實施例中，該蝕刻空間16之橫截面呈瓶狀(bottle)，但其形狀亦可為球狀或水滴狀，並不以此為限。

請參閱第九圖及第十圖，為第二圖剖面線A-A’及B-B’製造方法步驟之剖視示意圖(四)，並配合第七圖及第八圖：先去除該硬質遮罩層12，再部分蝕刻位於該矽基底10二側之溝槽隔離區14之氧化層襯墊141(氮化矽襯墊142可阻擋蝕刻液繼續蝕刻)，使該矽基底10之頂部之橫截面形成一呈鰭片狀之凸塊103。之後再於該凹槽13二側之矽基底10以離子植入之方式形成有二摻雜區101及102，以作為源極或汲極(S/D)，該二摻雜區101及102係涵蓋應變氮化物15，應變氮化物15可改變矽原子與矽原子之間的距離，增加電子遷移率，進而提升半導體電子元件的操作效能。值得一提的是，該凹槽13及蝕刻空間16可進一步沉積多晶矽(N+ Poly)，作為閘極(圖未示)。

本發明另提供一種半導體電子元件結構，包括：矽基底10、氮化物層11、二淺溝槽隔離區14以及應變氮化物15，其結構大致與上述說明相同，在此不再贅述。

本發明半導體電子元件結構及其製造方法具有下列優點：

1、該應變氮化物15設於凹槽13內且貼附於矽基底10、氮化物層11及二淺溝槽隔離區14之側壁，且該二摻雜區101及102涵蓋應變氮化物15，故應變氮化物15可改變該二摻雜區101及102矽原子與矽原子之間的距離，增加電子遷移率，進而提升半導體電子元件的操作效能。

2、該凹槽13之一端形成有一尺寸較凹槽13大之蝕刻空間16，該矽基底10之頂部形成一凸塊103，增加了源極與汲極間通道(channel)的距離以減少漏電流產生。

以上所述者，僅為本發明其中的較佳實施例而已，並非用來限定本發明的實施範圍，即凡依本發明申請專利範圍所做的均等變化與修飾，皆為本發明專利範圍所涵蓋。

[習知]

1a‧‧‧矽基底

11a‧‧‧摻雜區

12a‧‧‧摻雜區

13a‧‧‧閘極氧化層

14a‧‧‧凹槽

2a．．．閘極

3a．．．間隙壁

4a．．．磊晶層

[本發明]

1．．．半導體電子元件

10．．．矽基底

101．．．摻雜區

102．．．摻雜區

103．．．凸塊

11．．．氮化物層

12．．．硬質遮罩層

13．．．凹槽

14．．．淺溝槽隔離區

141．．．氧化層襯墊

142．．．氮化矽襯墊

143．．．介電材料層

144．．．高密度電漿層

15．．．應變氮化物

16．．．蝕刻空間

第一圖為習知半導體電子元件之剖視示意圖。

第二圖為本發明半導體電子元件之局部俯視示意圖。

第三圖為第二圖剖面線A-A’製造方法步驟之剖視示意圖(一)。

第四圖為第二圖剖面線B-B’製造方法步驟之剖視示意圖(一)。

第五圖為第二圖剖面線A-A’製造方法步驟之剖視示意圖(二)。

第六圖為第二圖剖面線B-B’製造方法步驟之剖視示意圖(二)。

第七圖為第二圖剖面線A-A’製造方法步驟之剖視示意圖(三)。

第八圖為第二圖剖面線B-B’製造方法步驟之剖視示意圖(三)。

第九圖為第二圖剖面線A-A’製造方法步驟之剖視示意圖(四)。

第十圖為第二圖剖面線B-B’製造方法步驟之剖視示意圖(四)。

1．．．半導體電子元件結構

10．．．矽基底

101．．．摻雜區

102．．．摻雜區

11．．．氮化物層

13．．．凹槽

15．．．應變氮化物

16．．．蝕刻空間

Claims (10)

1. 一種半導體電子元件結構，包括：一矽基底，其具有二摻雜區；一氮化物層，其設於該矽基底上，該矽基底及該氮化物層貫設有一凹槽，該二摻雜區位於該凹槽之二側，該凹槽之一端形成有一尺寸較該凹槽大之蝕刻空間，該矽基底之頂部形成一凸塊；二淺溝槽隔離區，其設於該矽基底及該凹槽之相對二側；以及一應變氮化物，其設於該凹槽內且貼附於該矽基底、該氮化物層及該二淺溝槽隔離區之側壁，該二摻雜區係涵蓋該應變氮化物。
2. 如申請專利範圍第1項所述之半導體電子元件結構，其中該應變氮化物為應變氮化矽襯墊(strain SiN liner)。
3. 如申請專利範圍第1項所述之半導體電子元件結構，其中該蝕刻空間之橫截面呈瓶狀(bottle)。
4. 如申請專利範圍第1項所述之半導體電子元件結構，其中該二淺溝槽隔離區各包含有一氧化層襯墊、一氮化矽襯墊，一介電材料層(SOD)及一高密度電漿層(HDP)，該氮化矽襯墊設於該氧化層襯墊上，該介電材料層設於該氮化矽襯墊上，該高密度電漿層設於該介電材料層上，該氮化物層設於該高密度電漿層上。
5. 如申請專利範圍第1項所述之半導體電子元件結構，其中該凸塊之橫截面呈鰭片狀。
6. 一種半導體電子元件結構製造方法，包括下列步驟：提供一堆疊結構，該堆疊結構包含有一矽基底、一氮化物層及一硬質遮罩層，該氮化物層沉積於該矽基底上，該硬質遮罩層沉積於該氮化物層上；蝕刻該硬質遮罩層、該氮化物層及該矽基底，以形成一凹槽；該凹槽之相對二側形成有二淺溝槽隔離區；於該凹槽內形成有一應變氮化物，該應變氮化物貼附於該矽基底及該氮化物層之側壁；以溼蝕刻之方式蝕刻該凹槽底部之矽基底，以形成一尺寸較該凹槽大之蝕刻空間；去除該硬質遮罩層；部分蝕刻位於該矽基底二側之淺溝槽隔離區，使該矽基底之頂部形成一凸塊；以及於該凹槽二側之矽基底形成有二摻雜區，該二摻雜區係涵蓋該應變氮化物。
7. 如申請專利範圍第6項所述之半導體電子元件結構製造方法，其中形成該二淺溝槽隔離區步驟為於該矽基底及該凹槽之二側依序各沉積有一氧化層襯墊、一氮化矽襯墊，一介電材料層(SOD)及一高密度電漿層(HDP)，該氮化矽襯墊設於該氧化層襯墊上，該介電材料層設於該氮化矽襯墊上，該高密度電漿層設於該介電材料層上，該氮化物層設於該高密度電漿層上。
8. 如申請專利範圍第7項所述之半導體電子元件結構製造方法，其中在去除該硬質遮罩層後，係部分蝕刻位於該矽基底二側之氧化層襯墊。
9. 如申請專利範圍第6項所述之半導體電子元件結構製造方法，其中該蝕刻空間係以溼蝕刻之方式，該蝕刻空間之橫截面呈一瓶狀(bottle)。
10. 如申請專利範圍第6項所述之半導體電子元件結構製造方法，其中形成該應變氮化物之步驟為先沉積一層應變氮化物於該硬質遮罩層及該凹槽內，再蝕刻去除位於該硬質遮罩層及該凹槽底部之應變氮化物。