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TWI461350B - 使用奈米結構物之三極管及其製造方法 - Google Patents

使用奈米結構物之三極管及其製造方法 Download PDF

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TWI461350B
TWI461350B TW097118618A TW97118618A TWI461350B TW I461350 B TWI461350 B TW I461350B TW 097118618 A TW097118618 A TW 097118618A TW 97118618 A TW97118618 A TW 97118618A TW I461350 B TWI461350 B TW I461350B
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Brent M Segal
Thomas Rueckes
Jonathan W Ward
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Nantero Inc
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Description

使用奈米結構物之三極管及其製造方法 【交叉參考之相關申請案】
此申請案系與下列被讓渡予本申請案之讓渡人的申請案相關，將其包含于此作為參考附件：美國專利6,919,592，名為「Electromechanical Memory Array Using Nanotube Ribbons and Method for Making Same」，申請于2001年7月25日；[NAN1]
美國專利6,911,682，名為「Electromechanical Three-Trace Junction Devices」，申請于2001年12月28日；[NAN4]
美國專利6,706,402，名為「Nanotube Films and Articles」，申請于2002年4月23日；[NAN6]
美國專利申請案10/341,005，名為「Methods of Making Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements and Articles」，申請于2003年1月13日；[NAN15]
美國專利6,924,538，名為「Electro-mechanical Switches and Memory Cells Using Vertically-Disposed Nanofabric Articles and Methods of Making the Same」，申請于2004年2月11日；[NAN20]
本發明大致上關於真空微電子與奈米電子裝置及其製造方法。
真空管與積體電路裝置及其製造早在多年前便為已知。最近，原本被用來製造積體電路裝置與包含奈米管系電子元件之複合裝置的技術已被應用至奈米級裝置的製造。此類電子裝置提供了一些優於傳統積體電路裝置的優點。相較於高遷移率之半導體固體如GaAs及SiC，真空是理想的電子傳輸媒介，電子在真空中會以高速移動。此些高速會增加裝置的切換速度。又，在真空裝置中不會產生傳統積體電路中電子傳輸時所產生的熱。此係由於在真空裝置中，沒有散射媒介會阻礙電子傳輸。真空微電子裝置的額外優點是，其對於溫度與輻射不若傳統積體電路裝置那般地敏銳。由於不存在活性接面區域，因此沒有相關的寄生電容，且用以處理真空奈米電子裝置的半導體媒介不需要像傳統積體電路裝置中所用的同樣高的品質。由於處理步驟被簡化了，因此真空微電子裝置的製造成品得以降低。
三極管是一種包含陰極、柵極(grid)及極板(plate)的三端點裝置，且可被用來作為電子或音頻訊號的放大器。三極管(或端點真空管)係藉由加熱陰極電極以利用Fowler-Nordheim穿隧來射出電子的模式來操作。電子被高電場導向陽極板。藉由施加電壓至網閘極極架構上，可調變電子。真空管三極管的出現加速了電腦的發展。在1940年代晚期及1950年代早期，電子管被用於幾種不同的電腦設計中。但此些電子管很快地便到達了極限。當電路變得更複雜時，需要愈來愈多的三極管。工程師將數個三極管封裝在一個真空管中以使管電路更有效率。
如上所述，在管型三極管中的電子路徑係透過真空。三極管網閘極極可控制電流透過真空，類似於場效電晶體的閘極控制電流透過固體材料通道。電子高速透過真空可使三極管成為有用的高頻裝置。由 於此些管裝置中的固有問題，現代的積體電路已超越且取代了用來製造電腦及電子系統的真空管技術。該些問題包含：漏電、在真空管中射出電子的金屬燒毀、射出電子需要大量的熱能、以及大型電路的操作需要許多能量等。早期的電腦係利用超過10000支真空管所建構且佔據非常大的空間。為了克服真空管的問題，科學家開始考慮如何可以在固體材料如金屬與半導體中控制電子。電晶體如場效電晶體及金氧場效電晶體取代了笨重的傳統真空管系放大器及切換裝置(三極管)。後來電晶體被整合至電路板中，且利用該些電路板上之其他電子元件的相同材料與相同程式來加以製造。
然而，即使利用了目前的高速半導體技術，十億(giga)赫茲頻率用的功率放大仍然有問題。需要具有複雜電路與熱管理架構的眾多電晶體，以產生如太空應用、雷達、無線通訊及電子戰爭等應用的高功率與高頻率。由於真空管在遠遠較小的功率需求下具有高電子速度，因此與固態半導體技術相關的此類缺點使得真空管技術具有競爭力。真空管技術的另一優點是其與生俱來的抗輻射加固(radiation hardening)，但半導體電荷儲存媒體並非如此且需要藉由昂貴與複雜的製造技術來加以抗輻射加固。因此，利用技術與積體電路製造技術來製造三極管與其他真空管科技的能力，可製造出能夠被用於強烈輻射裝置如雷達、無線通訊、電子戰爭及任何太空電子裝置的高速低功率裝置。
積體三極管已被揭露了；參見例如Garner, D.M., Long, G.M., Gerbison, D., Amaratunga, G.A.J. Field-emission triode with integrated nodes.Journal of Vacuum Science and Technology B, Microelectronics and Nanometer Structures, 18 ,(2), 914-918(2000年三月/四月) 。其所述之操作電路相對地大。迄今，在積體電路中已可實現利用相對較低之有用電壓之三極管(放大器)的製造。
Bower等人已揭露了利用奈米碳管作為場射極(field emitter)的微三極管。參見"On-Chip Vacuum Microtriode Using Carbon Nanotube Field Emitters", Applied Physics Letters, Vol 80, No. 20, (2002)3820-3822及"A micromachined vacuum triode using a carbon nanotube cold cathode", IEEE Transactions on Electron Devices, Vol. 4, No. 8, (2002), 1478-1483。Bower在三極管裝置中利用多壁奈米管(MWNTs)來作為電子射出用的冷陰極。由於Bower中所揭露的三極管裝置使用了大於20微米至大於100微米的大特徵尺寸，以及通常在高溫(與CMOS不匹配)下製造出高度不良及品質有變異之MWNTs的方法，因此場射出(field emission)所需要的電壓係大於100伏特，仍然遠高於積體電路應用所能實現者。因此，在此業界中仍然存在著下列需要：僅需要較小電壓便能射出電子的較小特徵尺寸三極管。
被其他人用來製造微機電真空管的大特徵尺寸已將其限制為3端點。製造較高等級之真空管如四極管及五極管亦因其設計與處理而不可行。
已發現，奈米碳管會根據特定管的不對稱(chirality)而為極佳之導體或半導體，且Ward等人已揭露了可包含導電及半導電奈米管兩者之複合奈米管膜或僅包含單一類型奈米管的奈米管膜。在名為「Methods of Making Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements and Articles」之美國專利申請案10/341005中更完整敘述了奈 米管膜，將其所有內容包含在本文中。此類膜層可被圖案化為帶狀或軌道，且可在元件之間作為電連接。
發明人期望使用奈米碳管織物來作為柵極架構，以控制三極管、四極管及五極管之陰極與陽極間的電流流動。
本發明揭露了奈米碳管系之真空管，尤其是三極管，但包含更高等級之真空管，如四極管及五極管。奈米碳管薄膜、膜層及織物可被用來作為三極管與其他真空裝置的閘極架構。本發明更提供具有較佳效能、較小尺寸的裝置，及/或相較於現行技術領域中之可比較裝置，可利用CMOS整合步驟更簡易製造的裝置。
在本發明之一實施例中，一種多端點的真空場射出裝置包含：以預定之間隙設置且定義出其間之空間的兩基板。間隔件被放置於兩基板之間，以真空密封兩基板所形成的空間並維持間隙。頂電極與底電極係靠近兩基板設置，頂電極包含電子射出源。奈米管織物的閘極區域係設置於頂電極與底電極之間，且閘極端點係與奈米管織物作電交流。奈米管織物之閘極區域引發電子自電子射出源射出以在上與底電極之間形成導電路徑，以回應閘極端點上的電刺激。
根據本發明之一態樣，該裝置包含三極管，該頂電極包含一集極，該底電極包含一射極。
根據本發明之另一態樣，奈米管織物的第二圖案化區域係設置在實質上平行於奈米管織物之閘極區域，且與該區域有間隔關係的平面上。第二圖案化區域係設置於頂電極與底電極之間，且與對應的端點 作電交流以接收電刺激。
根據本發明的另一態樣，該裝置包含一四極管。
根據本發明之另一態樣，奈米管織物的第三圖案化區域係設置在實質上平行於奈米管織物之閘極區域，且與該區域有間隔關係的平面上。第三圖案區域係設置於頂電極與底電極之間且與對應的端點作電交流以接收電刺激。
根據本發明之另一態樣，該裝置包含一五極管。
根據本發明之另一態樣，該裝置係被整合至一CMOS電路中。
根據本發明之另一態樣，該電刺激包含相對小的電壓訊號，且可控制的導電路徑對此相對小的電壓訊號敏銳。
根據本發明之另一態樣，該奈米管織物包含網眼型柵極(mesh grid)架構。
根據本發明之另一態樣，該奈米管織物包含實質上多孔之膜層。
根據本發明之另一態樣，該奈米管織物包含形成了導電路徑之網路的複數未對準奈米管。
根據本發明之另一態樣，該複數奈米管包金屬奈米管。
根據本發明之另一態樣，至少部分奈米管部分地塗佈有強化劑。
根據本發明之另一態樣，該強化劑包含介電材料，俾使奈米管織物的機械特性實質上受到強化劑影響，俾使奈米管織物的電性實質上未受到強化劑影響。
根據本發明之另一態樣，該奈米管織物至少部分地塗覆有矽系材料。
根據本發明之另一態樣，該奈米管織物至少部分地塗覆有金屬。
根據本發明之另一態樣，該未對準奈米管實質上形成一單層。
根據本發明之另一態樣，該未對準奈米管形成多層織物。
根據本發明之另一態樣，該底電極包含一層奈米管織物。
根據本發明之另一態樣，該頂電極包含一層奈米管織物。
根據本發明之另一態樣，該底電極與頂電極的每一者皆包含一金屬。
根據本發明之另一態樣，該奈米管織物的圖案化區域自平面位向選擇性地變形，以改變頂電極與底電極之間的電容狀態。
根據本發明之另一態樣，該底電極包含一層奈米管織物且沿著實質上平行於柵極平面之平面設置。
根據本發明之另一態樣，該底電極係與兩基板之表面以間隔關係懸浮。
根據本發明之另一態樣，該底電極實質上機械地形變，以改變閘極區域與底電極之間的電容值。
根據本發明之另一態樣，該底電極係於該兩基板的一表面上順形(conformally)地設置。
根據本發明之另一態樣，該頂電極係於該兩基板的一表面上順形 地設置。
在本發明之另一實施例中，一種多端點真空場射出裝置的製造方法包含：提供預定間隙的兩基板及維持兩基板間之間隙並真空密封該間隙的間隔件。提供頂電極與底電極並使其靠近兩基板設置，底電極包含電子射出源。奈米管織物的膜層係懸浮於頂電極與底電極之間以形成閘極，且提供與奈米管織物膜層作電交流的閘極端點。奈米管織物之膜層引發電子自電子射出源射出以在上與底電極之間形成導電路徑，以回應閘極端點上的電刺激。
根據本發明之另一態樣，懸浮奈米織物膜層以形成閘極包含了以一金屬至少部分地塗覆該奈米管織物。
根據本發明之另一態樣，懸浮奈米織物膜層以形成閘極包含了以介電材料至少部分地塗佈該奈米管織物。
根據本發明之另一態樣，以介電材料塗佈該奈米管織物，在不實質上改變該閘極的電性機械地強化了該織物。
根據本發明之另一態樣，以懸浮奈米織物膜層形成閘極，其中包含了以矽系材料至少部分地塗佈該奈米管織物。
根據本發明之另一態樣，提供該底電極，其中包含了使該底電極與該兩基板之一者以間隔關係懸浮。
根據本發明之另一態樣，提供該底電極包含了沈積實質上與該兩基板之一者之表面順形的奈米管織物膜層。
根據本發明之另一態樣，以懸浮奈米織物膜層形成閘極，其中包含了提供複數未對準奈米管，以沿著奈米管織物膜層形成複數導電路 徑。
根據本發明之另一態樣，以懸浮奈米織物膜層形成閘極，其中包含了將該奈米管織物暴露至電磁輻射與離子轟擊中的一者。
根據本發明之另一態樣，暴露該奈米管織物實質上結合了複數未對準奈米管中之至少第一與第二相交奈米管，以增加奈米管織物膜層的機械剛性。
根據本發明之另一態樣，增加機械剛性包含了形成奈米管織物的懸浮膜層，此懸浮膜層在強電場的存在下仍維持實質上未形變。
根據本發明之另一態樣，該多端點真空場射出裝置可被整合於CMOS電路中。
本申請案大致上係關於在三極管以及其他相關真空微電子與奈米電子裝置中奈米碳管薄膜、膜層與織物之使用，及其製造方法。更具體而言，本申請案係關於真空微電子與奈米電子裝置，及其利用標準半導體處理技術之製造方法。本申請案揭露了奈米碳管系之真空管裝置，尤其是三極管以及包含四極管與五極管之更高級真空管裝置。在各種實施例中提供了奈米級的三極管，其所使用的電壓約更小一數量級，或甚至比目前微三極管技術所需要的電壓更小。
早期三極管設計的許多限制，指出了人們對於與CMOS匹配之奈米級真空型結構的渴望，其凸顯出奈米碳管技術的許多優點。在三極管結構中包含用於不同應用之奈米管的CMOS匹配奈米級裝置，展現了在Bower概念下無法實現的重大改善(Bower等人之"On-Chip Vacuum Microtriode Using Carbon Nanotube Field Emitters", Applied Physics Letters, Vol 80, No. 20, (2002)3820-3822及"A micromachined vacuum triode using a carbon nanotube cold cathode", IEEE Transactions on Electron Devices, Vol .4 ,No. 8, (2002), 1478-1483。)。例如，使用奈米管之CMOS匹配奈米級三極管具有降低陽極與網柵所需電壓的優點。因此，需要一種三極管，其具有真空電子路徑之陰極、柵極及集極，且能夠利用相對較低的操作電壓而被整合於CMOS製程中。此領域亦需要較小尺寸的三極管柵極。
在申請於2001年7月25日之名為「Electromechanical Memory Array Using Nanotube Ribbons and Method for Making Same」的美國專利6,919,592；申請於2001年7月25日之名為「Electromechanical Memory Having Cell Selection Circuitry Constructed with Nanotube Technology」的美國專利6,643,165；申請於2001年7月25日之名為「Hybrid Circuit Having Nanotube Electromechanical Memory」的美國專利6,574,130；申請於2001年12月28日之名為「Electromechanical Three-Trace Junction Devices」的美國專利6,911,682；申請於2001年12月28日之名為「Methods of Making Electromechanical Three-Trace Junction Devices」的美國專利6,784,028；申請於2002年4月23日之名為「Nanotube Films and Articles」的美國專利6,706,402；申請於2002年4月23日之名為「Methods of Nanotube Films and Articles」的美國專利6,835,591；申請於2003年1月13日之名為「Methods of Making Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements and Articles」的美國專利申請案10/341,005；申請於2003年1月13日之名為「Methods of Using Thin Metal Layers to Make Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements and Articles」的美國專利申請案10/341,055；申請於2003年1月13日之名為「Methods of Using Pre-formed Nanotubes to Make Carbon Nanotube Films, Layers, Fabrics, Ribbons ,Elements and Articles」的美國專利申請案10/341,054；及申請於2003年1月13日之名為「Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements and Articles」的美國專利申請案10/341,130敘述了由奈米織物所構成的典型奈米管裝置。將上述申請案的所有內容包含於此作為參考。
針對處理奈米管織物所選定的技術會根據實施例而改變。通常製造處理會由於奈米管的黏結特性，而產生足量彼此接觸的奈米管，以形成糾結的織物。與糾結奈米管織物相關的細節係於所包含之參考文獻中提供。當奈米織物非常薄(例如，少於2nm)時會嘉惠某些實施例(例如，記憶體單胞)。通常，此需要主要為單層奈米管但偶有重疊(有時織物將會具有雙層或三層的部分)的奈米織物，或具有相對小之直徑奈米管的多層織物。又，當奈米管為單壁奈米管(SWNT)時會嘉惠許多此些實施例。其他實施例(例如，導電軌跡)則會受惠於較厚的織物或多壁奈米管(MWNT)。仍然有某些實施例會受惠於薄膜奈米管結構，在奈米管織物中的單獨奈米管受到離子轟擊或電磁輻射時得以結合或接合在一起。在每一此類情況下，可利用微影技術來圖案化奈米管織物以產生奈米管的導電軌跡。
所揭露之真空微電子裝置使用此些奈米管織物以提供較佳的裝置。除了較佳的效能外，裝置具有較小尺寸及/或可利用CMOS整合技術更簡易地被製造。裝置具有包含了一射極、一柵極及一陽極的一三 極管結構。小於其他結構之本奈米管三極管的優點為，其可在典型的CMOS處理中被嵌入。由於本奈米管三極管的小尺寸，相較於傳統三極管，可使用遠遠較低的對應操作電壓。
在各種實施例中，奈米管薄膜、膜層或非織造織物可被用來形成或可被製造以形成各種有用的圖案化三極管元件(此後，「薄膜(films)」、「膜層layers」、「薄膜membranes」或「non-woven fabrics非織造織物」係統通為「織物」或「奈米織物」)。自奈米織物所產生的元件維持了製造元件所需之奈米管及/或奈米織物的期望物理特性。然而，在某些情況下，用來作為三極管中之柵極/閘極之織物可被強化，以協助防止奈米管表現出彎曲或偏折的傾向。此外，某些實施例能夠將半導體製造中所常用的製造技術，用於製造作為部分的CMOS系製品的之奈米織物物品及裝置。
奈米織物可被圖案化為帶狀物，其可被用來產生導電或半導電元件。如所有內容被包含於此作為參考之申請於2004年9月8日之名為「Patterned Nanoscopic Articles and Methods of Making the Same」的美國專利公開案2005/0,128,788，及美國專利7,056,758，及美國專利公開號2004/0,164,289 A1所解釋的，帶狀物可被圖案化並懸浮在電極之上及電極之間而發揮通孔或互連線的作用。
此些圖案化的奈米織物可被建構，以形成懸浮的導電性帶狀物。懸浮的導電性帶狀物在本發明之相鄰射極與集極中，可具有極小的，甚至是奈米級之柵極的作用。被選來作為射極的材料可為任何適當的材料，包含但不限於金屬、奈米管等。除了被用來作為本發明之三極管的柵極外，奈米織物可被形成為導電軌跡及被形成為襯墊以用作為 集極或射極。如申請於2002年6月19日之名為「Nanotube Permeable Base Transistor」的美國專利6,706,402及美國專利6,759,693(將其全部內容包含於此作為參考)所解釋的，奈米織物軌跡具有優良的導電及導熱特性，以達成極小的特徵尺寸。此世代的奈米電裝置亦可被用來增加利用混合方式之現行電子裝置(例如，利用奈米織物系之三極管其相關聯於半導體定址與處理電路)的效率及效能。製造處理可將單層織物施加至基板並加以圖案化，使得貼片或帶狀物被用作為柵極、集極或射極。製造處理之細節係完整地揭露於申請於2007年2月21日之名為「Methods of Forming Nanotube Based Contacts to Semiconductor」的美國專利申請案60/775,461中，將其內容包含於此作為參考。奈米管織物的較短圖案化片段或貼片，可將組成的奈米管互連接至對於電路整合有用的通孔、互連線、圖型或其他結構。
上列確認及包含的美國專利申請案，敘述了使用此類織物及物品的各種廣泛實例。由於沈積在預先佈線之基板上的奈米管連續膜層，可利用單一光罩所圖案化以形成不同的電子元件，因此用以選擇性移除部分的各種遮蔽與圖案化技術為有用的。織物的不同部分可被用作為許多不同的電子元件，包含但不限於三極管柵極。可使用被包含之申請案中所敘述的各種元件架構。
如被包含之參考文獻中所敘述，奈米織物可被形成或成長於犧牲材料的已定義的區域上或已定義的支承區域上。接著可移除犧牲材料以獲得懸浮的奈米織物物品。例如，見2001年7月25日所申請的「Eletromechanical Memory Array Using Nanotube Ribbons and Method for Making Same(美國專利6,919,592)」對於具有奈米織物懸浮帶狀物 的架構。
一旦奈米織物產生後可將其強化，因此當其懸浮時，不會在電磁場存在時收縮。一旦此類懸浮織物區域強化後，其為三極管閘極的理想選擇。下列將詳敘具有強化奈米織物物品之奈米管三極管的各種實施例，及用於奈米管三極管中之奈米織物的剛性增加方法。
奈米碳管織物的組成可加以控制，以產生期望之奈米管三極管結構並控制裝置的切換特性。尤其，可使用方法來控制奈米織物中之金屬奈米管與半導電奈米管的相對量。此組成控制可藉由直接長成、非期望物種的移除、純化奈米管的施加或其他技術來加以完成。奈米織物中之奈米管組成的控制方法係詳細敘述於美國專利申請案10/341,130中。
圖1顯示了根據習知的設計之三極管結構。藉由簡單地變化施加至柵極的電壓，可抑制或增加三極管之陰極與陽極間的電流。例如，在下列文獻中敘述了習知三極管的結構與功能：K. K. Ng, Complete Guide to Semiconductor Devices, 2ed., Wiley-InterScience, New York, 2002 page 568.
圖2顯示了根據一實施例之例示性三極管。所示之三極管結構10具有奈米織物層12、射極14、集極16、基板18及非導電膜層20與22。奈米織物層係設於射極14與集極16之間；雖然所示之集極16係位於膜層12之上，但其可設置於膜層12之下。在某些實施例中，奈米織物層可包含根據以下揭露之技術所強化之奈米管薄箔。
可以各種製造程序來產生水平位向之部分塗佈奈米織物，此類程序的其中一者係詳細敘述於圖3(A)-(P)中。尤其，圖3(A)-(P)共同說明 了水平位向織物系之三極管的產生方法，其中奈米織物係用來作為陰極與陽極板間的柵極結構。
提供具有絕緣或氧化膜層102的矽晶圓基板100。或者，基板可由適合與微影蝕刻及電子元件一起使用的任何材料所構成，而氧化膜層102可為任何適合的絕緣體，且氧化膜層102具有一上表面104。氧化膜層102的厚度為數奈米但可厚到1微米。如圖3(A)中所示，氧化膜層102受到圖案化及蝕刻而產生凹洞106，形成支承結構108。
利用現代的技術，可根據選定之微影圖案化技術，而將凹洞寬度製造到窄約20奈米或更小。根據所用之應用及製造方法，凹洞可更寬或更窄。剩下的氧化材料在凹洞的任一側提供支承部110。底電極112被沈積於凹洞106中；電極材料可選自任何適合的導體或甚至半導體材料，且底電極可為射極或在被用作為集極的情況下可為集極。(在本文中，底電極可被稱為底電極，但其可被理解為包含集極或射極)。底電極112被平坦化俾使其上表面實質上平行於氧化膜層102的上表面104，而形成中間結構114(圖3(B))。
中間結構114係顯示於圖3(B)中。底電極112可為預製之接觸栓塞或通孔。又，底電極112可以其他方式加以沈積或製造，包含藉由形成在基板102的表面上。底電極112可為圖案化之薄膜金屬或金屬合金。底電極112亦可為奈米碳管之織物(利用自奈米管的側壁射出)或無支承奈米管的積聚，以類似於Bower, App .Phys. Lett. 80中所述之射極的方式，或以微影方式圖案化通孔並利用旋塗、噴塗與其他技術將奈米管沈積於通孔內的方式(見美國專利6,706,402、美國專利6,835,591及美國專利申請案10/341,055、10/341,054、10/341,130)加以 製造。奈米織物電極的形成方法係敘述於此及被包含之文獻中。底電極亦可由無支承之奈米線路所構成，包含但不限於銅奈米線路(見Thurn-Albrect, et al., "Ultrahigh-density nanowire arrays grown in self-assembled diblock copolymer templates", Science, 290, (2000), 2126-2129)。
接著，將絕緣體層116沈積於結構114之表面上，形成中間結構118(圖3(C))。絕緣體層可包含氮化矽或任何適合的材料。膜層116具有上表面120。對於0.15微米(或更小)之基本規則(ground rule，GR)，氮化矽之非限制例示性厚度約為20奈米。本發明人認為，氮化物之厚度將會隨著期望終產物的最小關鍵尺寸，及絕緣體材料的介電強度與介電常數而改變。此些數值的大小將會影響射極電壓，且此些數值可根據三極管之期望電性行為而加以變化。
接著，圖案化並蝕刻結構118的氮化矽層116，以產生底電極112上方之尺寸與形狀係對應至柵極懸浮區域122的凹穴，因此剩下的氮化矽層124形成中間結構126(圖3(D))。
將犧性層128沈積於中間結構126的表面上，形成中間結構130(圖3(E))。犧性層可由多晶矽、非晶矽、鍺、鋁、氧化鋁等所構成，或並非有助於裝置操作且可被輕易移除，而不會減損三極管結構之電輸出的任何適合材料所構成。多晶矽層128之厚度的非限制性參數係約為100至200奈米的數量級。大約此厚度範圍的多晶矽128將提供化學機械平坦化的主要基礎。
中間結構130的上表面被平坦化俾使剩餘的多晶矽層132，實質上平行於剩餘之氮化物層124的上表面，因此形成中間結構134(圖 3(F))。圖3D-3F之犧性層的形成亦可藉由舉除程序(lift-off procedure)來加以形成，在此程序中絕緣體材料116被蝕刻以形成通孔122，並在光阻被移除前填充犧性材料128以形成結構134。
將奈米管織物136施加或形成於中間結構134的表面上，因此形成中間結構138(圖3(G))；施加此類織物的非限制性方法為：如上列被包含之文獻中所述的旋塗、氣溶膠施加(aerosol application)、浸塗(dipping)或化學氣相沈積。在未圖案化織物前，將未顯示之強化劑(使織物變剛硬之塗層)或強化處理(例如，離子或電磁轟擊以形成薄膜奈米碳管織物)施加/施行於奈米織物層136。或者，在之後的處理期間，將強化劑或強化處理施加或施行於，例如圖案化的織物帶狀物154，見圖3(K)。根據期望織物的物理特性，施加此類強化劑的方法包含低壓化學氣相沈積、蒸鍍與濺鍍。強化劑可為任何適當的材料，其塗佈(部分或全部)奈米織物136，藉此防止織物偏移而可能接觸到射極或集極，但強化劑並不會形成實質上的厚膜而不利地影響到三極管的電性。強化劑包含但不限於：半導體、絕緣體及金屬包含矽、氮化矽、二氧化矽、鈦、氮化鈦、金、銅、鋁、鉬、鍺等。施加強化劑的一例示性方法為：將1至5奈米的二氧化矽蒸鍍至奈米織物上。另一種強化處理涉及了對奈米管織物電磁或離子轟擊，使得接面處的奈米管「接合」或「融合」在一起。電磁或離子轟擊處理亦強化奈米管，防止奈米管產生機械形變的可能性。強化的程度可客制化以改變奈米管織物的強化程度。電磁或離子轟擊可藉由將圖案化之織物暴露至電子、離子及電磁輻射而達成。
將光阻層140施加至形成中間結構142(圖3(H))之中間結構138 的表面。
藉由下列方式來圖案化大於奈米管柵極懸浮區域122的奈米管織物區域：首先以微影方式圖案化光阻層140而形成包含裸露奈米織物部分146的中間結構144(圖3(I))；接著藉著蝕刻裸露奈米管織物146以形成中間結構150(圖3(J))。蝕刻奈米管織物的非限制性方法為藉由電漿灰化法。
或者，以下列方式來圖案化奈米織物以產生柵極懸浮區域122：首先，以微影方式圖案化光阻層140，而形成具有裸露奈米管部分147且留有剩餘光阻層149的中間結構145(圖3(I'))。接著，將多晶矽層157沈積於裸露奈米管部分147上方以及剩餘光阻層149上而形成中間結構151(圖3(J'))。接著，在舉除(liftoff)製程中移除剩餘光阻層149並在奈米管區域122上方留下多晶矽層160。藉由例如灰化法，移除裸露的奈米織物而形成中間結構162(圖3(M))；剩餘的多晶矽層部分160係大於奈米管柵極懸浮區域122(且尺寸等於或大於下方的圖案化奈米管織物154)。注意，膜層的厚度毋需依比例繪製。
移除圖案化的光阻層148而形成具有圖案化奈米管織物154中間結構152(圖3(K))。
將犧牲層156如3(E)中所沈積之犧牲材料，沈積至中間結構152的表面以形成中間結構158(圖3(L))。多晶矽156的非限制性厚度範圍係介於約20至50奈米之間。圖案化犧牲層156而在奈米管柵極懸浮區域122上方形成剩餘的犧牲層部分160，以形成中間結構162(圖3(M))；剩餘的犧牲層部分160係大於奈米管柵極懸浮區域122(且尺寸等於或大於下方的圖案化奈米管織物154)。
將頂電極材料164沈積於中間結構162的上表面上方以形成中間結構166(圖3(N))。電極材料164的非限制性厚度約為350奈米。用作為頂電極164的材料可選自適合電子元件用的任何金屬或導體。或者，可使用奈米織物作為頂電極。此類奈米織物層的沈積與圖案化係揭露於被包含的文獻中。在更其他的實施例中，電極材料164或奈米層可被用來作為某些結構中的底電極(例如，圖6中所示之底電極112)。頂電極亦可被定義成線或槽口著陸焊墊(slot landing pad)，或適合用於互連線的其他結構。
頂電極材料164被圖案化而形成電極168(圖3(O))。將剩餘的犧牲層部分160及剩餘的犧牲層132蝕刻去除以產生結構176(圖3(P))，其為在剩餘犧牲層部分160所佔據之處具有懸浮奈米管織物172及氣隙174的結構。
圖4(A)顯示了可自結構如結構176所形成的金屬化及封裝結構。結構176中的奈米織物柵極已被絕緣材料178所圍繞並具有間隙高度180，以形成結構182。在某些實施例中，間隙高度180為犧牲層132、160之厚度的函數(見上圖3(P))。奈米織物柵極的位置可更靠近頂電極168，如圖4A中所示的結構182，或者更靠近底電極112如圖4A中所示的結構188。(相較於結構182的間隙距離180，結構188具有相對較大的間隙距離181)。
接下來可包含金屬結構以形成互連線；此類連線可藉由任何適合的方式所形成，例如藉由蝕刻或曝光以形成通道333(未依比例)，或利用活性電訊號連接奈米織物190。通道333係用於柵極的電連接。接著，可利用導體填滿通道333以完成活性連線，或可藉由某些其他技 術所形成。
例如，參考圖4(B)，連線通道333向下延伸至奈米織物190。接著，填充通道333的金屬更可被導入區域334中之奈米織物的孔洞中。基質材料向下延伸至奈米織物190下方的下方氮化層(或任何其他膜層)。此類連線的作用可以是，固定奈米織物190及增加奈米織物190上的張力。又，奈米織物190與活性連接間的電連接會增加。
可使幾乎任何材料穿越進入或通過多孔性薄物品，如奈米織物。依據所用之材料，可在穿透性基質材料與奈米織物下方的材料之間形成連結。可被用來以此方式固定奈米織物的例示性材料包含金屬與磊晶矽晶材料。此類接面的其他用途可用於，例如滲透性基極(permeable base)電晶體的製造中。值得注意的是，上述之複合接面與連線並不會引起奈米織物材料之織物中的崩解，其中基質材料被導入奈米織物中。即，連線通道333本身不但不會切割貫穿奈米織物190，反而會允許填充基質材料流入且穿過奈米織物190並將其連接至裝置的其他元件。
在圖4(A)-(B)所示的特定實施例下，奈米管帶狀物183具有約180奈米的寬度，且被固定至可由氮化矽所製成的支承物184。帶狀物183下方的局部區域形成了n摻雜矽電極、位置靠近支承物184且較佳地不寬於皮帶，如180奈米。自支承物184的上部至底電極(陽極或陰極)的相對分隔距離185可約為5-50奈米。5-50奈米的分隔距離對於某些使用奈米碳管製成之帶狀物183的實施例而言為有用的，但其他材料可能期望其他分隔距離。此些特徵尺寸係針對現代製造技術所建議。其他實施例可利用更小(或更大)的尺寸所製成，以反應出製造設備的 能力。
某些實施例的奈米管帶狀物183係自糾結或纏結奈米管(以下有更多的說明)的非織造織物所形成。不若傳統的奈米管系裝置仰賴於直接成長或單獨奈米管的化學自我組裝，本奈米管三極管結構使用涉及了薄膜及微影的製造技術。此製造方法本身用於大表面積的世代尤其是至少六吋的晶圓。(相反地，在本發明之時空下，在次毫米以下之距離上成長單獨的奈米管是不可行的)。藉著提供帶狀物所包含的冗餘導電路徑，帶狀物應表現出優於單獨奈米管的較佳容錯裕度。(若單獨奈米管斷裂，帶狀物內的其他奈米管提供導電路徑。相反地，若只依賴一奈米管作為導電路徑，任何的錯誤都會產生斷路。)又，帶狀物的電阻應遠小於單獨奈米管，因此，由於帶狀物可被製成具有較單獨奈米管更大的橫剖面積，可減少其阻抗。
雖然一般使用單壁奈米管的單層織物，但對於某些應用，可能會期望具有多層織物。在奈米織物被用作為射極或集極的情況下，多層織物具有增加電流密度、冗餘或其他電性或特性的優點，而在其被用作為柵極/閘極的情況下，其具有減少奈米織物之孔隙度的優點。當被用作為三極管中之柵極時，其網應維持充分的孔隙。此外，針對某定應用其可期望使用包含MWNT的單層織物或多層織物，或單壁或多壁奈米管的混合物。前列的方法說明了，對於催化劑類型、催化劑分佈、表面衍生物、溫度、進料氣體類型、進料氣體壓力及體積、反應時間及其他條件的控制，允許了單壁、多壁或單壁與多壁之混合奈米管織物的成長，此些織物在本質上至少是單層但可依期望變厚而具有可量測的電性。
在某些實施例中，多孔性的非織造柵極織物係藉由次級材料所塗佈或裸露至輻射源，以形成在施加強電場時不易形變的剛性結構。在塗佈織物的情況下，奈米管與維持織物之高度多孔性結構的單層材料一起塗佈。此塗膜實質上防止織物產生機械形變並允許射出期間電子束的閘控(gating)。對於形成薄膜奈米管結構之經輻射織物具有期望類似的特性。
應瞭解，為了簡化的目的，上述之處理與元件皆僅關於單一的單元。此些處理及結構可輕易地延伸以提供奈米管陣列。熟知此項技藝者應瞭解如何將本文之概念應用至整個單元的陣列。
圖5至8顯示了根據不同實施例的部分結構及其部分元件。
圖5顯示了中間結構176的平面圖。結構176具有支承物184、氮化物層116、奈米織物圖案183及頂電極168。顯示A-A'、B-B'及C-C'橫剖面作為參考。於下將更詳細地解釋此些元件的每一者的相對位置。
圖6-8為中間結構182在橫剖面B-B'與C-C'處的透視圖(結構176為上絕緣層被移除而產生空隙的結構182)。
圖6顯示了結構182，其為橫剖面B-B'下所見之結構176。結構176包含奈米織物183、底電極112、頂電極168、絕緣支承物178及支承物184及基板100。支承物184係置於基板100上。支承物178及底電極係置於支承物184上。奈米織物柵極183為支承178所支承，且與頂電極168有間隔關係，且位於其下方。
圖7顯示了部分支承物178受到移除而產生空間的結構182。注 意，氮化物層116係設置於頂電極168的下方。
圖8顯示了橫剖面C-C'下之奈米織物系三極管結構的圖，及根據本發明之一態樣之結構182的分解圖。雖然從橫剖面C-C'的此透視圖來看，奈米織物183似乎並未與任何其他元件接觸，但在圖7中可看見，事實上奈米織物與其他元件如絕緣層178(圖8中未圖示)接觸。分解圖(在虛線內所示)顯示了基板100、絕緣層184、絕緣層116及電極112與168的相互關係，以及奈米織物172相對於上述元件的位置。
注意，電極如頂電極168本身可由奈米織物材料所形成。在某些實施例中，為具有奈米織物帶狀物或其他奈米織物物品設於奈米織物元件172上方而非金屬電極，使得犧牲層得以自頂電極下方移除。流體可流過設在犧牲層上方的奈米織物材料以移除犧牲材料。類似地，若有需要，底電極可以奈米織物材料所形成。電極的兩者或其中一者可塗佈或部分塗佈有金屬或其他材料，或其可維持未塗佈的原始奈米管織物。
圖9為經強化之奈米織物物品的顯微圖。奈米織物的強化可藉由濺鍍、蒸鍍或回火製程或其他適當的方法所完成，包含經由氣相操控以利用共價或非共價方式做改變，而對織物進行化學變更。在申請於2004年5月12日名為「Horizontally-Oriented Sensor Constructed with Nanotube Technology」的美國專利申請案公開案號2005/0053525，及申請於2004年5月12日名為「Vertically-Oriented Sensor Constructed with Nanotube Technology」的美國專利申請案公開案號2005/0065741中詳細敘述了此技術，將其全部內容包含於此作為參考。
更應注意的是，本發明的範疇並不限於上述之實施例。又，藉由 改變製造三極管的上述處理可形成其他微電極或奈米電極之真空管結構，如四極管(圖10C)及五極管(圖11C)。四極管結構包含了由上述方式強化之CNT網柵。藉由施加介電層、金屬層並接著施加另一懸浮CNT織物層，建構了連接至電壓源的第四端點。此第四端點被稱為遮幕，且其擾動電子流而產生類似於矽電晶體的I-V曲線；然而，讀取值具有電流下降。可利用剛性、多孔、非織造織物所製造的其他真空管技術為五極管。對於五極管而言，形成了第三剛性奈米管織物的第五端點，其被稱為消除器電極(suppressor electrode)。此端點更調變電流而產生具代表性的電晶體I-V曲線。藉由簡單地重覆形成交替的導電與絕緣膜層，而形成期望的多電極結構，可形成結構如四極管及五極管。此外，雖然前述的處理使用前述的導電媒介，但可使用具有成長高完整性之絕緣氧化物之能力的任何導電媒介來代替上述材料。
圖10A及11A分別顯示了傳統四極管結構與五極管結構。圖10B及11B分別顯示了典型四極管與五極管的IV曲線。在圖10C中顯示了具有柵極186的結構184。圖11C中顯示了具有柵極190的結構188。網柵型結構可操控板電流，以得到類似上述參考圖1'之半導體MOSFET裝置的I-V特性。
可使用各種方法來製造利用奈米碳管織物的非水平配置三極管。橫剖面圖12A-L共同說明了實質上垂直三極管結構的例示性製造方法。「垂直」意指三極管係實質上垂直基板的主表面。以下將詳細敘述及說明此態樣。在利用順形奈米管及/或奈米織物材料(圖13的結構1300)來製造此類裝置可實現某些優點。圖13顯示了順形地設置在垂直輪廓區域1320處的奈米碳管織物1310。結果，在某些實施例中奈 米織物物品的長度可被減少約二個數量級。又，如此文中所述，當物品的長度減少時，帶電流之奈米織物物品的電阻實質上降低了。
在圖12A中，半導體基板1201可塗佈有絕緣層1202，例如但不限於二氧化碳或氮化矽。根據不同應用所期望的電性，絕緣層1202的較佳厚度為數奈米但可厚到1微米。將第二膜層1204沈積於絕緣層1202上。可構成第二膜層1204之材料的兩非限制實例為金屬及半導體。第二膜層具有上表面1206。在第二膜層1204中形成空腔1207。空腔1207可藉著在第二膜層1204中進行反應性離子蝕刻所產生；空腔1207係藉由絕緣層1202之內壁1208及裸露的上絕緣體表面1210所定義。在某些實施例中，第二膜層1204的部分被留下來而使空腔1207的底部為導電。或者，可提供絕緣層1202至可被蝕刻產生空腔的上表面1206。在製造電子裝置時，空腔1207可被預先製造為利用預處理步驟之一部分所提供的凹槽或通孔的一部分，例如總整合結構的一部分。
圖12B顯示了由沈積至裸露上表面1210及上表面1206之上部上之氮化矽或其他材料所構成，以產生中間結構1216之上層1214的第一絕緣層1212。第一絕緣層1212在多晶矽、奈米管及氧化矽或其他選定的絕緣體上被選擇性地蝕刻。將作為犧牲層而在接續膜層之間產生間隙的第一絕緣層1212可具有如中間結構1216中所示之下述厚度範圍。
圖12C顯示了被施加至中間結構1216而形成中間結構1220之單層奈米織物1218。奈米織物1218可藉由化學氣相沈積、奈米管懸浮液的旋塗、氣霧化之奈米管懸浮液或浸入懸浮奈米管溶液中而加以施 加。
奈米織物層1218與下方的絕緣層1212順形，且實質上順著空腔1207的幾何形狀。奈米織物物品及製造與利用此物品的方法可在前述被包含於此文的文獻中找到。因此，所得的結構1220包含垂直於基板1201之主表面的奈米織物1218的兩垂直部1218a。
此時可利用上述之技術來強化(未圖示)奈米織物1218。垂直裝置用之奈米織物的「強化」具有如水平設置三極管的相同目的。
圖12D顯示了施加至奈米織物1218上方的第二絕緣層1222。將保護性絕緣層1224沈積於具有上表面1226的第二絕緣層1222的上部上以形成中間結構1228。保護性絕緣層1224並非沈積於通道的側壁上。例如，保護性絕緣層1228的厚度可在100奈米的大小，且可為氧化層之保護性絕緣層1224的非限制性施加方法實例，為二氧化矽之濺鍍或高密度電漿沈積。最佳厚度係由特定應用所決定，以保護絕緣層1224下方的膜層不受到額外的蝕刻或沈積步驟。
圖12E顯示沈積於中間結構1228之上表面1226上，而填充空腔1207中之壁1208間之空間的多晶矽層1230。多晶矽層1230可被沈積至大於上表面1226的高度。此使得適量的多晶矽層被形成於空腔1207中，而在中間結構1232中產生過度填充之情況。接著，化學機械研磨(CMP)多晶矽層1230達結構1236，以產生多晶矽栓塞1234，以及氧化層1224之上表面1226(圖12F)。
圖12G顯示了以任何適當方法蝕刻至第一深度1238的多晶矽層1234。產生此類深度的例示性方法為如中間結構1240中所示之反應性離子蝕刻(RIE)；第一深度1238後來協助定義了懸浮奈米織物部的一 邊緣。經蝕刻之多晶矽層1234的厚度1241係取決於原始凹槽深度1209；例如該深度可介於200奈米至1微米的範圍，且對於需要超高速機電切換的應用而言該深度通常低於200奈米。如本文中其他地方所述及被包含作為參考的文獻中所述，利用薄膜製造技術可減少此深度。
圖12H顯示了沈積於中間結構1240之裸露表面上的氧化物層1242。氧化物層的水平部分1244覆蓋了凹槽壁，而垂直氧化物層1246覆蓋了多晶矽層1234的裸露上表面。藉由，例如氧化物間隔件蝕刻而移除水平氧化物層1244而留下中間結構1250(圖12I)。
圖12J顯示了多晶矽層1234被蝕刻至第二深度1252。第二深度可比第一深度1238約更深50奈米。已定義之間隙1254可暴露第二絕緣層1222之區域，如中間結構1256中所示。
由於奈米織物具有可滲透性或為多孔性，因此奈米管織物1218a區域下方的第一絕緣層1212之區域1212a，可藉由例如濕式蝕刻所移除。用以移除第一絕緣層1212與第二絕緣層1222之膜層的適當濕式蝕刻條件，留下具有垂直高度1260的懸浮奈米織物1258，如在中間結構1262(圖12K)中所見。由於等向性濕式蝕刻條件的本質，濕式蝕刻會留下懸突部(overhang)。
垂直高度1260係由蝕刻程序所定義。對於第一絕緣層1212之垂直高度1260為200奈米的厚度而言，第二絕緣層1222的厚度約為20奈米，以提供能夠產生兩非揮發性狀態的間隙距離。在本發明的某些實施例中較期望較小的垂直間隙，如30奈米間隙高度。
將電極材料1266沈積於凹槽1207上，以在電極材料1266與懸浮 奈米管織物1258間留下間隙1268，如中間結構1270(圖12L)中所示。
結構1270顯示了在每一部分的每一側上，為垂直間隙1274、1276所圍繞的一對垂直懸浮奈米織物部1272。此結構可做為一對垂直設置三極管的基礎。
類似於水平設置的三極管，可利用類似於上述的製造技術來製造四極管及五極管。
利用順形奈米管織物之垂直設置奈米電子裝置的其他製程及設計可在申請於2004年2月11日之名為「Electro-Mechanical Seitches and Memory Cells Using Vertically-Disposed Nanofabric Articles and Methods of Making the Same」的美國專利6,924,538中所見並加以解釋，將其所有內容包含於此作為參考。
在不脫離本發明之精神或基本特質的情況下，可以其他特定形式來實施本發明。因此本文中所示之實施例應被視為說明性而非限制性。
下列共有之專利文獻皆被讓渡於本申請案之受讓人，且將其所有內容包含於此作為參考：2001年7月25日所申請之名為「Eletromechanical Memory Array Using Nanotube Ribbons and Method for Making Same」的美國專利6,919,592[NAN1]; 2001年7月25日所申請之名為「Electromechanical Memory Having Cell Selection Circuitry Constructed with Nanotube Technology」的美國專利6,643,165[NAN2]; 2001年7月25日所申請之名為「Hybrid Circuit Having Nanotube Electromechanical Memory」的美國專利6,574,130[NAN3]; 2001年12月28日所申請之名為「Electromechanical Three-Trace Junction Devices」的美國專利6,911,682[NAN4]; 2001年12月28日所申請之名為「Methods of Making Electromechanical Three-Trace Junction Devices」的美國專利6,784,028[NAN5]; 2002年4月23日所申請之名為「Nanotube Films and Articles」的美國專利6,706,402[NAN6]; 2002年4月23日所申請之名為「Methods of Nanotube Films and Articles」的美國專利6,835,591[NAN7]; 2002年6月19日所申請之名為「Nanotube Permeable Base Transistor」的美國專利6,759,693[NAN8]; 2003年1月13日所申請之名為「Methods of Making Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements and Articles」的美國專利申請案10/341,005[NAN15]; 2003年1月13日所申請之名為「Methods of Using Thin Metal Layers to Make Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements and Articles」的美國專利申請案10/341,055[NAN16]; 2003年1月13日所申請之名為「Methods of Using Pre-formed Nanotubes to Make Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements and Articles」的美國專利申請案10/341,054[NAN17]; 2003年1月13日所申請之名為「Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements and Articles」的美國專利申請案10/341,130[NAN18]; 2004年2月11日所申請之名為「Eletro-Mechanical Switches and Memory Cells Using Vertically-Disposed Nanofabric Articles and Methods of Making the Same」的美國專利6,924,538[NAN20]; 2004年5月12日所申請之名為「Horizontally-Oriented Sensor Constructed with Nanotube Technology」的美國專利申請案2005/0053525[NAN29]; 2004年5月12日所申請之名為「Vertically-Oriented Sensor Constructed with Nanotube Technology」的美國專利申請案2005/0065741[NAN30]; 2004年9月8日所申請之名為「Patterned Nanoscopic Articles and Methods of Making the Same」的美國專利申請案2005/0128788[NAN38]；及2007年2月21日所申請之名為「Methods of Forming Nanotube Based Contacts to Semiconductor」的美國專利申請案60/775,461[NAN111]。
10‧‧‧三極管結構
12‧‧‧奈米織物層
14‧‧‧射極
16‧‧‧集極
18‧‧‧基板
20、22‧‧‧非導電膜層
100‧‧‧矽晶圓基板
102‧‧‧氧化膜層
104‧‧‧上表面
106‧‧‧凹洞
108‧‧‧支承結構
110‧‧‧支承部
112‧‧‧底電極
114‧‧‧中間結構
116‧‧‧絕緣體層
118‧‧‧中間結構
120‧‧‧上表面
122‧‧‧柵極懸浮區域
124‧‧‧剩下的氮化矽層
126‧‧‧中間結構
128‧‧‧犧性層
130‧‧‧中間結構
132‧‧‧剩餘的多晶矽層
134‧‧‧中間結構
136‧‧‧奈米管織物
138‧‧‧中間結構
140‧‧‧光阻層
142‧‧‧中間結構
144‧‧‧中間結構
145‧‧‧中間結構
146‧‧‧裸露奈米管織物
147‧‧‧裸露奈米管部分
148‧‧‧圖案化的光阻層
149‧‧‧剩餘光阻層
150‧‧‧中間結構
151‧‧‧中間結構
152‧‧‧中間結構
154‧‧‧帶狀物
156‧‧‧犧牲層
157‧‧‧多晶矽層
158‧‧‧中間結構
160‧‧‧多晶矽層
162‧‧‧中間結構
164‧‧‧頂電極材料
166‧‧‧中間結構
168‧‧‧電極
172‧‧‧懸浮奈米管織物
174‧‧‧氣隙
176‧‧‧結構
178‧‧‧絕緣材料
180‧‧‧間隙高度
182‧‧‧結構
183‧‧‧奈米管帶狀物
184‧‧‧支承物
185‧‧‧相對分隔距離
186‧‧‧間隙距離
188‧‧‧結構
190‧‧‧奈米織物
333‧‧‧通道
334‧‧‧區域
1201‧‧‧半導體基板
1202‧‧‧絕緣層
1204‧‧‧第二膜層
1206‧‧‧上表面
1207‧‧‧空腔
1208‧‧‧內壁
1209‧‧‧原始凹槽深度
1210‧‧‧裸露的上絕緣體表面
1212‧‧‧第一絕緣層
1214‧‧‧上層
1216‧‧‧中間結構
1218‧‧‧單層奈米織物
1218a‧‧‧奈米織物1218的兩垂直部
1220‧‧‧中間結構
1222‧‧‧第二絕緣層
1224‧‧‧保護性絕緣層
1226‧‧‧上表面
1228‧‧‧中間結構
1230‧‧‧多晶矽層
1232‧‧‧中間結構
1234‧‧‧多晶矽栓塞
1236‧‧‧結構
1238‧‧‧第一深度
1240‧‧‧中間結構
1241‧‧‧厚度
1242‧‧‧氧化物層
1244‧‧‧水平部分
1246‧‧‧垂直氧化物層
1250‧‧‧中間結構
1252‧‧‧第二深度
1254‧‧‧間隙
1256‧‧‧中間結構
1258‧‧‧懸浮奈米織物
1260‧‧‧垂直高度
1262‧‧‧中間結構
1266‧‧‧電極材料
1268‧‧‧間隙
1270‧‧‧中間結構
1272‧‧‧垂直懸浮奈米織物部
1274‧‧‧垂直間隙
1276‧‧‧垂直間隙
1300‧‧‧結構
1310‧‧‧奈米碳管織物
1320‧‧‧垂直輪廓區域
圖1為習知三極管裝置的示意圖，及習知三極管裝置的典型I-V曲線。
圖2為根據本發明之一態樣的三極管結構。
圖3A-3P顯示了根據本發明之一態樣之具有水平設置柵極之奈米管織物三極管的製造步驟。
圖4A-4B顯示了根據本發明之其他態樣之金屬化與封裝結構。
圖5顯示了根據本發明之一態樣之水平設置奈米管織物系之三極管。
圖6-8為本發明之各種實施例的透視圖。
圖9為根據某些實施例之經強化奈米管織物的顯微圖。
圖10A為傳統四極管裝置的示意圖。
圖10B為圖10A中所示之裝置的典型I-V曲線。
圖10C顯示了根據本發明之另一態樣之例示性四極管。
圖11A為傳統五極管裝置的示意圖。
圖11B為圖11A中所示之裝置的典型I-V曲線。
圖11C顯示了根據本發明之另一態樣之例示性五極管。
圖12A-L顯示了根據本發明之某些態樣之利用順形奈米管織物之垂直設置三極管裝置的製造步驟。
圖13為根據本發明之一實施例之在垂直側壁基板上之順形奈米管織物的FESEM影像。
10‧‧‧三極管結構
12‧‧‧奈米織物層
14‧‧‧射極
16‧‧‧集極
18‧‧‧基板
20、22‧‧‧非導電膜層

Claims (27)

  1. 一種多端點的真空場射出裝置，包含：兩基板，以預定之一間隙設置且定義出其間之一空間；複數個間隔件，置於該兩基板之間，以真空密封該兩基板所形成的空間並維持間隙；一頂電極與一底電極，靠近該兩基板設置，該頂電極包含電子射出源；奈米管織物做成的一閘極區域，設置於該頂電極與該底電極之間，該奈米管織物從頂電極和底電極電絕緣，且一閘極端點係與該奈米管織物作電交流；其中回應該閘極端點上的一電刺激，該奈米管織物之閘極區域引發電子自該電子射出源射出，以在該上與底電極之間形成一導電路徑。
  2. 如申請專利範圍第1項之多端點的真空場射出裝置，包含一個三極管，該頂電極包含一射極，該底電極包含一集極。
  3. 如申請專利範圍第1項之多端點的真空場射出裝置，更包含奈米管織物的一第二圖案區域，其設置在實質上平行於該奈米管織物之該閘極區域，且與該區域有間隔關係之一平面上，該第二圖案區域係設置於該頂電極與底電極之間，且與對應的一端點作電交流以接收電刺激。
  4. 如申請專利範圍第3項之多端點的真空場射出裝置，其中包含一四極管。
  5. 如申請專利範圍第3項之多端點的真空場射出裝置，更包含奈米管織物的一第三圖案區域，其設置在實質上平行於該奈米管織物之閘極區域，且與該區域有間隔關係之一平面上，該第三圖案區域係設置於 該頂電極與底電極之間，且與對應的一端點作電交流以接收電刺激。
  6. 如申請專利範圍第5項之多端點的真空場射出裝置，包含一五極管。
  7. 如申請專利範圍第1項之多端點的真空場射出裝置，係被整合至一CMOS電路中。
  8. 如申請專利範圍第1項之多端點的真空場射出裝置，其中該電刺激包含相對小的一電壓訊號，且其中該可控制的導電路徑對該相對小的電壓訊號敏銳。
  9. 如申請專利範圍第1項之多端點的真空場射出裝置，其中該奈米管織物包含一網眼型柵(mesh grid)架構。
  10. 如申請專利範圍第1項之多端點的真空場射出裝置，其中該奈米管織物包含實質上多孔之一膜層。
  11. 如申請專利範圍第1項之多端點的真空場射出裝置，其中該奈米管織物包含形成了導電路徑之一網路的複數未對準奈米管。
  12. 如申請專利範圍第1項之多端點的真空場射出裝置，其中該複數奈米管包含金屬奈米管。
  13. 如申請專利範圍第11項之多端點的真空場射出裝置，其中至少部分該奈米管部分地塗佈有一強化劑。
  14. 如申請專利範圍第13項之多端點的真空場射出裝置，其中該強化劑包含介電材料，俾使該奈米管織物的機械特性實質上受到該強化劑影響，且俾使該奈米管織物的電性實質上未受到該強化劑影響。
  15. 如申請專利範圍第1項之多端點的真空場射出裝置，其中該奈米 管織物至少部分地塗佈有一矽系材料。
  16. 如申請專利範圍第1項之多端點的真空場射出裝置，其中該奈米管織物至少部分地塗佈有一金屬。
  17. 如申請專利範圍第11項之多端點的真空場射出裝置，其中該未對準奈米管實質上形成一單層。
  18. 如申請專利範圍第11項之多端點的真空場射出裝置，其中該未對準奈米管形成一多層織物。
  19. 如申請專利範圍第1項之多端點的真空場射出裝置，其中該底電極包含一層奈米管織物。
  20. 如申請專利範圍第1項之多端點的真空場射出裝置，其中該頂電極包含一層奈米管織物。
  21. 如申請專利範圍第1項之多端點的真空場射出裝置，其中該底電極與頂電極的每一者皆包含一金屬。
  22. 如申請專利範圍第1項之多端點的真空場射出裝置，其中該奈米管織物的該圖案區域自平面位向選擇性地變形，以改變該頂電極與底電極之間的一電容狀態。
  23. 如申請專利範圍第19項之多端點的真空場射出裝置，其中該底電極包含一層奈米管織物，且沿著實質上平行於該柵(grid)平面之一平面設置。
  24. 如申請專利範圍第19項之多端點的真空場射出裝置，其中該底電極係與該兩基板之表面形成間隔關係而懸浮。
  25. 如申請專利範圍第24項之多端點的真空場射出裝置，其中該底電極實質上機械地形變，以改變該閘極區域與該底電極之間的一電容值。
  26. 如申請專利範圍第1項之多端點的真空場射出裝置，其中該底電極係於該兩基板的一表面上順形(conformally)地設置。
  27. 如申請專利範圍第1項之多端點的真空場射出裝置，其中該頂電極係於該兩基板的一表面上順形地設置。
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