TWI460699B - 影像顯示系統與雙向移位暫存器電路 - Google Patents

Description

影像顯示系統與雙向移位暫存器電路

本發明係關於一種移位暫存器，特別關於一種可以不同之掃描順序操作之雙向移位暫存器。

移位暫存器(shift register)被廣泛應用於資料驅動電路與閘極驅動電路，用以分別控制各資料線取樣資料信號之時序，以及為各閘極線產生掃描信號。在資料驅動電路中，移位暫存器用以輸出一選取信號至各資料線，使得影像資料可依序被寫入各資料線。另一方面，在閘極驅動電路中，移位暫存器用以產生一掃描信號至各閘極線，用以依序將供應至各資料線之影像信號寫入一畫素矩陣之畫素。

傳統移位暫存器僅能以單一掃描順序產生取樣信號或掃描信號。然而，單一掃描順序已無法滿足現今影像顯示系統產品的需求了。例如，一些數位相機的顯示螢幕可根據相機的擺放角度而被旋轉。此外，一些影像顯示系統可包括旋轉螢幕的功能。因此，需要一種全新的雙向移位暫存器架構，其可以不同掃描順序產生輸出信號。

根據本發明之一實施例，一種影像顯示系統，包括一閘極驅動電路，用以產生複數閘極驅動信號以驅動一畫素矩陣之複數畫素。閘極驅動電路包括一雙向移位暫存器電路。雙向移位暫存器電路包括複數串接之移位暫存器，分別用以產生閘極驅動信號之一者，其中移位暫存器之至少一者包括輸入級電路、輸出級電路、第一電晶體以及第二電晶體。輸入級電路耦接至第一信號輸入端與第二信號輸入端，用以接收第一輸入信號與第二輸入信號。第一輸入信號為一起始脈衝或前一級移位暫存器所產生之閘極驅動信號，第二輸入信號為後一級移位暫存器所產生之閘極驅動信號或起始脈衝。輸出級電路耦接至第一時脈輸入端，用以接收第一時脈信號，並且根據第一時脈信號於一輸出端產生對應之閘極驅動信號。第一電晶體具有第一端耦接至輸出級電路於第一節點、第二端耦接至輸入級電路於第二節點、以及第三端耦接至高操作電壓。第二電晶體具有第一端耦接至第一電晶體於第二節點、第二端耦接至第一電晶體於第一節點、以及第三端耦接至高操作電壓。第一電晶體用以充電第一節點，第二電晶體用以放電第二節點。

根據本發明之另一實施例，一種雙向移位暫存器，包括複數串接之移位暫存器，用以產生複數閘極驅動信號。移位暫存器之至少一者包括輸入級電路、輸出級電路、第一電晶體以及第二電晶體。輸入級電路耦接至第一信號輸入端與第二信號輸入端，用以接收第一輸入信號與第二輸入信號。第一輸入信號為一起始脈衝或前一級移位暫存器所產生之閘極驅動信號，第二輸入信號為後一級移位暫存器所產生之閘極驅動信號或起始脈衝。輸出級電路耦接至第一時脈輸入端，用以接收第一時脈信號，並且根據第一時脈信號於一輸出端產生對應之閘極驅動信號。第一電晶體具有第一端耦接至輸出級電路於第一節點、第二端耦接至輸入級電路於第二節點、以及第三端耦接至高操作電壓。第二電晶體具有第一端耦接至第一電晶體於第二節點、第二端耦接至第一電晶體於第一節點、以及第三端耦接至高操作電壓。第一電晶體用以充電第一節點，第二電晶體用以放電第二節點。

為使本發明之製造、操作方法、目標和優點能更明顯易懂，下文特舉幾個較佳實施例，並配合所附圖式，作詳細說明如下：

實施例：

第1圖係顯示根據本發明之一實施例所述之影像顯示系統的多種實施方式。如圖所示，影像顯示系統可包括一顯示器面板101，其中顯示器面板101包括一閘極驅動電路110、一資料驅動電路120、一畫素矩陣130以及一控制晶片140。閘極驅動電路110用以產生複數閘極驅動信號以驅動畫素矩陣130之複數畫素。資料驅動電路120用以產生複數資料驅動信號以提供資料至畫素矩陣130之複數畫素。控制晶片140用以產生複數時序信號，包括時脈信號、重置信號與起始脈衝等。

此外，根據本發明之影像顯示系統可能包括於一電子裝置100。電子裝置100可包括上述顯示器面板101與一輸入單元102。輸入單元102用於接收影像信號，以控制顯示器面板101顯示影像。根據本發明之實施例，電子裝置100有多種實施方式，包括：一行動電話、一數位相機、一個人數位助理、一行動電腦、一桌上型電腦、一電視機、一汽車用顯示器、一可攜式光碟撥放器、或任何包括影像顯示功能的裝置。

根據本發明之一實施例，閘極驅動電路110可包括一雙向移位暫存器電路，其可以不同的掃描順序(例如，正向掃描順序與反向掃描順序)依序產生一閘極驅動信號至各閘極線，用以將供應至各資料線之影像信號依序寫入畫素矩陣130之畫素中。

第2圖係顯示根據本發明之一實施例所述之雙向移位暫存器電路之架構圖。雙向移位暫存器電路200包括複數串接之移位暫存器SR[1]、SR[2]、...SR[N-1]、SR[N]，分別用以產生閘極驅動信號G(1)~G(N)之其中一者。各移位暫存器分別包括信號輸入端IN1與IN2、時脈輸入端CK1與CK2以及輸出端OUT。

如圖所示，第一級移位暫存器SR[1]透過輸入端IN1接收起始脈衝SP，而其它級移位暫存器SR[2]~SR[N]之輸入端IN1耦接至相鄰之一移位暫存器(例如，前一級之移位暫存器SR[1]~SR[N-1])之輸出端OUT，用以自該移位暫存器接收對應之閘極驅動信號。移位暫存器SR[1]~SR[N-1]之另一輸入端IN2耦接至相鄰之另一移位暫存器(例如，後一級之移位暫存器SR[2]~SR[N])之輸出端OUT，用以自該移位暫存器接收對應之閘極驅動信號，而最後一級移位暫存器SR[N]透過輸入端IN2接收起始脈衝SP。

於正向掃描時，移位暫存器SR[1]~SR[N]依序輸出對應之閘極驅動信號G(1)~G(N)，並且於反向掃描時，移位暫存器SR[N]~SR[1]依序輸出對應之閘極驅動信號G(N)~G(1)。

值得注意的是，於本發明之實施例中，雙向移位暫存器電路可至少包括四級串接之移位暫存器，其中，移位暫存器之一數量以為四的倍數為較佳。此外，於本發明之實施例中，雙向移位暫存器電路可接收四個時脈信號CLK1~CLK4，其中時脈信號CLK1~CLK4分別包括複數時序交錯的脈衝。舉例而言，以第5圖中所示之高態動作(active high)的時脈信號CLK1~CLK4為例，時脈信號CLK1~CLK4具有高電壓位準之時間區間並不會重疊。

此外，值得注意的是，於本發明之較佳實施例中，移位暫存器SR[1]~SR[N]以一循環的方式接收時脈信號CLK1~CLK4為較佳。舉例而言，如第2圖所示，第一級移位暫存器SR[1]分別透過時脈輸入端CK1與CK2接收時脈信號CLK1與CLK3，第二級移位暫存器SR[2]分別透過時脈輸入端CK1與CK2接收時脈信號CLK2與CLK4，第三級移位暫存器SR[3]分別透過時脈輸入端CK1與CK2接收時脈信號CLK3與CLK1，第四級移位暫存器SR[4]分別透過時脈輸入端CK1與CK2接收時脈信號CLK4與CLK2，其中以四級移位暫存器構成一個循環為較佳，並且於後續的移位暫存器可重複此循環。

第3圖係顯示根據本發明之一實施例所述之移位暫存器之方塊圖。移位暫存器300可包括輸入級電路310、輸出級電路320、控制電路330與下拉電路340。輸入級電路310耦接至信號輸入端IN1與IN2，用以自相鄰之移位暫存器接收對應之閘極驅動信號以及/或起始脈衝。輸出級電路320耦接至時脈輸入端CK1，用以接收時脈信號，並且根據時脈信號於輸出端OUT產生對應之閘極驅動信號。控制電路330耦接至時脈輸入端CK2，用以接收另一時脈信號，並根據時脈信號控制控制點N3之電壓位準。下拉電路340耦接至控制電路330與輸出級電路320，用以根據控制點N3之電壓下拉移位暫存器之複數節點之電壓(以下將作更詳細的介紹)。

根據本發明之一實施例，移位暫存器300更包括電晶體T1與T2。電晶體T1與電晶體T2耦接於節點N1、節點N2、以及高操作電壓VH之間。電晶體T1之第一端耦接至輸出級電路320於節點N1、第二端耦接至輸入級電路310於節點N2、以及第三端耦接至高操作電壓VH。電晶體T2之第一端耦接至電晶體T1於節點N2、第二端耦接至電晶體T1於節點N1、以及第三端耦接至高操作電壓VH。根據本發明之實施例，電晶體T1用以充電節點N1，電晶體T2用以放電節點N2。

第4圖係顯示根據本發明之一實施例所述之移位暫存器之詳細電路圖。根據本發明之一實施例，移位暫存器包括電晶體T1~T10，其中電晶體T3係包括於輸出級電路，電晶體T5與T6係包括於輸入級電路，電晶體T9與T10係包含於控制電路，而電晶體T4、T7與T8係包括於下拉電路。值得注意的是，於本發明之一些實施例中，電晶體T4也可被視為輸出級電路的一部分。

電晶體T3之第一端耦接至輸出端OUT、第二端耦接至節點N1、以及第三端耦接至時脈輸入端CK1。電晶體T4之第一端耦接至低操作電壓VL、第二端耦接至控制點N3、以及第三端耦接至輸出端OUT。電晶體T5之第一端耦接至節點N2、第二端耦接至信號輸入端IN1、以及第三端耦接至高操作電壓VH。電晶體T6之第一端耦接至節點N2、第二端耦接至信號輸入端IN2、以及第三端耦接至高操作電壓VH。

電晶體T7之第一端耦接至低操作電壓VL、第二端耦接至控制點N3、以及第三端耦接至節點N1。電晶體T8之第一端耦接至低操作電壓VL、第二端耦接至控制點N3、以及第三端耦接至節點N2。電晶體T9之第一端耦接至低操作電壓VL、第二端耦接至節點N2、以及第三端耦接至控制點N3。電晶體T10之第一端耦接至控制點N3、第二端以及第三端耦接至時脈輸入端CK2。

除了電晶體T1~T10之外，移位暫存器可更包括電容C1與C2。值得注意的是，電容C1與C2可以分別是電晶體T3與T1之寄生電容，或者是額外耦接之電容，而本發明並不限於任一種實施方式。第5圖係顯示根據本發明之一實施例所述之移位暫存器於正向掃描時各節點之電壓與信號之波形圖，其中第5圖所示之節點電壓與信號波形為第一級移位暫存器SR[1]所對應之節點電壓與信號波形。結合第4圖與第5圖，以下段落將針對本發明所提出之移位暫存器之操作提供更詳細的說明。

根據本發明之一實施例，當起始脈衝SP抵達時，移位暫存器SR[1]進入第一階段P1。於第一階段P1，因應起始脈衝SP之第一邊緣，電晶體T5導通，瞬間將節點N2之電壓上拉至接近高操作電壓VH減去電晶體T5之臨界電壓之一高電壓位準。節點N2之高電壓位準可導通電晶體T1，並且透過導通之電晶體T1，節點N1之電壓也會瞬間被充電至接近高操作電壓VH減去電晶體T1之臨界電壓之一高電壓位準。

因節點N1之電壓從低操作電壓VL之電壓位準瞬間躍升至高電壓位準，此電壓變化會透過電容C2耦合至節點N2，使得節點N2之電壓會進一步被拉高至另一高電壓位準VH”，其中VH”>VH。

由於節點N2之電壓位準被進一步拉高，使電晶體T1之第二端電壓被提高，導致電晶體T1之導通電流增加，將節點N1之電壓進一步充電至近似於或等於高操作電壓VH之一電壓位準。值得注意的是，由於以上所述之節點N1與N2之電壓變化為起始脈衝SP之第一邊緣發生之一瞬間所產生的變化，而節點N1之電壓最終被充電至並維持於近似於或等於高操作電壓VH之一電壓位準，且節點N2之電壓最終被充電至並維持於電壓位準VH”。因此，於第5圖中，節點N1於第一階段P1之電壓被標記為VH，而節點N2於第一階段P1之電壓被標記為VH”。

根據本發明之一實施例，由於節點N1之電壓最終被上拉至近似於或等於高操作電壓VH之一電壓位準，消除掉電晶體T1之臨界電壓Vth所造成的壓降，如此一來，即使電晶體的臨界電壓產生偏移，節點N1之高電壓仍足以於第一階段P1導通電晶體T3，並且電容C1可用以儲存一電壓相當於節點N1與輸出端OUT之電壓差。例如，當輸出端OUT被初始為低操作電壓VL之電壓位準時，電容C1所儲存之電壓相當於(VH-VL)。

當時脈信號CLK1之脈衝抵達時，移位暫存器SR[1]進入第二階段P2。由於時脈信號CLK1之脈衝的抵達相當於在時脈輸入端CK1產生一電壓差，此電壓差可透過導通的電晶體T3被疊加至節點N1。因此，於第二階段P2，節點N1的電壓被進一步拉高至高電壓位準VH’。根據本發明之一實施例，電壓VH’>VH”>VH。

此外，電晶體T2因節點N1之高電壓位準VH’而導通，用以放電節點N2，使得節點N2之電壓被下拉回電壓位準VH。因此於第5圖中，節點N1於第二階段P2之電壓被標記為VH’，而節點N2於第二階段P2之電壓被標記為VH。

當時脈信號CLK1之脈衝結束時，移位暫存器SR[1]進入第三階段P3。於第三階段P3，由於時脈信號CLK1之脈衝結束，因此節點N1的電壓被下拉回VH。此外，於第三階段P3，閘極驅動信號G(2)之脈衝抵達，使得電晶體T6被導通。

當時脈信號CLK3之一脈衝抵達時，移位暫存器SR[1]進入重置階段。於重置階段，由於時脈信號CLK3之脈衝具有一高電壓(例如，VH)，此高電壓會將電晶體T10導通，用以上拉控制點N3之電壓至接近高操作電壓VH減去電晶體T10之臨界電壓Vth之一高電壓位準(如圖所示之VH-Vth)。控制點N3之高電壓位準可進一步導通電晶體T4、T7與T8，用以分別將輸出端OUT、節點N1與節點N2之電壓下拉至低操作電壓VL之一電壓位準。當節點N2之電壓被下拉至低操作電壓VL之電壓位準時，電晶體T9會被關閉。

值得注意的是，在傳統技術中，移位暫存器通常使用多個電晶體(例如，非晶矽(Amorphous silicon，簡稱a-Si)電晶體)作為開關，用以控制對應節點之電壓。然而，在長時間工作後，非晶矽電晶體會產生臨界電壓偏移的現象。臨界電壓的偏移會影響到節點之電壓，導致這些節點之電壓不足以順利導通或關閉對應之電晶體，使得移位暫存器操作失敗。

然而，於本發明之實施例中，藉由透過電晶體T1上拉節點N1之電壓，消除掉電晶體T1之臨界電壓Vth所造成的壓降，以確保節點N1之高電壓可導通電晶體T3。此外，於本發明之實施例中，更透過電晶體T2將節點N2之電壓於第二階段P2與第三階段P3放電至並維持於電壓VH。將節點N2之電壓維持在VH而非VL的好處在於電晶體T9可被導通，用以將控制點N3之電壓固定在低電壓位準，使得電路不易受到雜訊干擾。若節點N2之電壓被放電至VL，電晶體T9無法導通，此時控制點N3的電壓為浮動狀態(floating)，將導致電路容易受到雜訊干擾。

如第5圖所示，於正向掃描時，閘極驅動信號G(1)~G(N)可依序被產生，使得閘極線上的畫素可依序動作，用以接收資料驅動信號DATA上對應之資料DATA(1)~DATA(N)。值得注意的是，雖第5圖中僅顯示第一級移位暫存器SR[1]所對應之節點電壓與信號波形，熟習此技藝者當可根據以上段落之敘述推導出其它級移位暫存器於正向掃描時各節點電壓與信號波形，因此相關敘述於此不再贅述。

第6圖係顯示根據本發明之一實施例所述之移位暫存器於反向掃描時各節點之電壓與信號之波形圖，其中第6圖所示之節點電壓與信號波形為最後一級移位暫存器SR[N]所對應之節點電壓與信號波形。於反向掃描時，由移位暫存器SR[N]接收起始脈衝，並且各移位暫存器SR[N]~SR[1]可依序產生閘極驅動信號G(N)~G(1)，使得閘極線上的畫素可依序動作，用以接收資料驅動信號DATA上對應之資料DATA(1)~DATA(N)。

由於移位暫存器於反向掃描時的操作與於正向掃描時的操作雷同，熟習此技藝者當可根據以上段落之敘述推導出移位暫存器於反向掃描時的操作，因此相關敘述於此不再贅述。值得注意的是，由於掃描順序相反，因此於反向掃描時，電晶體T6於第一階段P1導通，而電晶體T5於第三階段P3導通。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．電子裝置

101．．．顯示器面板

102．．．輸入單元

110．．．閘極驅動電路

120．．．資料驅動電路

130．．．畫素矩陣

140．．．控制晶片

200．．．雙向移位暫存器電路

300、SR[1]、SR[2]、SR[N-1]、SR[N]．．．移位暫存器

310．．．輸入級電路

320．．．輸出級電路

330．．．控制電路

340．．．下拉電路

C1、C2．．．電容

CK1、CK2．．．時脈輸入端

CLK1、CLK2、CLK3、CLK4、DATA、G(1)、G(2)、G(3)、G(4)、G(N-3)、G(N-2)、G(N-1)、G(N)．．．信號

DATA(1)、DATA(2)、DATA(3)、DATA(4)、DATA(N)．．．資料

IN1、IN2．．．信號輸入端

N1、N2．．．節點

N3．．．控制點

OUT．．．輸出端

P1、P2、P3．．．階段

SP．．．起始脈衝

T1、T2、T3、T4、T5、T6、T7、T8、T9、T10．．．電晶體

VH、VH’、VH”、VL、Vth．．．電壓

第1圖係顯示根據本發明之一實施例所述之影像顯示系統的多種實施方式。

第2圖係顯示根據本發明之一實施例所述之雙向移位暫存器電路之架構圖。

第3圖係顯示根據本發明之一實施例所述之移位暫存器之方塊圖。

第4圖係顯示根據本發明之一實施例所述之移位暫存器之詳細電路圖。

第5圖係顯示根據本發明之一實施例所述之移位暫存器於正向掃描時各節點之電壓與信號之波形圖。

第6圖係顯示根據本發明之一實施例所述之移位暫存器於反向掃描時各節點之電壓與信號之波形圖。

300．．．移位暫存器

310．．．輸入級電路

320．．．輸出級電路

330．．．控制電路

340．．．下拉電路

CK1、CK2．．．時脈輸入端

IN1、IN2．．．信號輸入端

N1、N2．．．節點

N3．．．控制點

OUT．．．輸出端

T1、T2．．．電晶體

VH．．．電壓

Claims (20)

1. 一種影像顯示系統，包括：一閘極驅動電路，用以產生複數閘極驅動信號以驅動一畫素矩陣之複數畫素，其中該閘極驅動電路包括一雙向移位暫存器電路，該雙向移位暫存器電路包括複數串接之移位暫存器，分別用以產生該等閘極驅動信號之一者，其中該等移位暫存器之至少一者包括：一輸入級電路，耦接至一第一信號輸入端與一第二信號輸入端，用以接收一第一輸入信號與一第二輸入信號，其中該第一輸入信號為一起始脈衝或前一級移位暫存器所產生之該閘極驅動信號，該第二輸入信號為後一級移位暫存器所產生之該閘極驅動信號或該起始脈衝；一輸出級電路，耦接至一第一時脈輸入端，用以接收一第一時脈信號，並且根據該第一時脈信號於一輸出端產生對應之該閘極驅動信號；一第一電晶體，具有一第一端耦接至該輸出級電路於一第一節點、一第二端耦接至該輸入級電路於一第二節點、以及一第三端耦接至一高操作電壓；一第二電晶體，具有一第一端耦接至該第一電晶體於該第二節點、一第二端耦接至該第一電晶體於該第一節點、以及一第三端耦接至該高操作電壓，其中該第一電晶體用以充電該第一節點，該第二電晶體用以放電該第二節點；一控制電路，耦接至一控制點、該第二節點與一第二 時脈輸入端，用以接收一第二時脈信號；以及一下拉電路，耦接至該控制點、該第一節點、該第二節點、一低操作電壓以及該輸出級電路。
2. 如申請專利範圍第1項所述之影像顯示系統，更包括一顯示器面板，其中該顯示器面板包括：該閘極驅動電路；該畫素矩陣，包括該等畫素；一資料驅動電路，用以產生複數資料驅動信號以提供資料至該畫素矩陣之該等畫素；以及一控制晶片，用以產生複數時脈信號以及該起始脈衝，其中該等時脈信號包括該第一時脈信號。
3. 如申請專利範圍第2項所述之影像顯示系統，其中於正向掃描時，該等移位暫存器以一第一順序依序輸出對應之該閘極驅動信號，並且於反向掃描時，該等移位暫存器以一第二順序依序輸出對應之該閘極驅動信號。
4. 如申請專利範圍第1項所述之影像顯示系統，其中當該第一輸入信號之一脈衝抵達時，該第一電晶體導通，用以將該第一節點之一電壓充電至一第一高電壓位準，使得該第二節點之一電壓因應該第一節點之該電壓變化被拉高至高於該高操作電壓之一第二高電壓位準。
5. 如申請專利範圍第4項所述之影像顯示系統，其中當該第一時脈信號之一脈衝抵達時，該第一節點之該電壓被進一步拉高至高於該第一高電壓位準之一第三高電壓位準，並且該第二電晶體因應該第一節點之該電壓變化而導通，用以將該第二節點之該電壓下拉回該第一高電壓位準。
6. 如申請專利範圍第5項所述之影像顯示系統，其中該第三高電壓位準高於該第二高電壓位準，並且該第二高電壓位準高於該第一高電壓位準。
7. 如申請專利範圍第1項所述之影像顯示系統，其中當該第二時脈信號之一脈衝抵達時，該下拉電路將該第一節點之一電壓與該第二節點之一電壓下拉至該低操作電壓之一電壓位準。
8. 如申請專利範圍第1項所述之影像顯示系統，其中該輸出級電路包括：一第三電晶體，具有一第一端耦接至該輸出端、一第二端耦接至該第一節點、以及一第三端耦接至該第一時脈輸入端，並且其中該下拉電路至少包括：一第四電晶體，具有一第一端耦接至該低操作電壓、一第二端耦接至該控制點、以及一第三端耦接至該輸出端。
9. 如申請專利範圍第8項所述之影像顯示系統，其中該輸入級電路包括：一第五電晶體，具有一第一端耦接至該第二節點、一第二端耦接至該第一信號輸入端、以及一第三端耦接至該高操作電壓；以及一第六電晶體，具有一第一端耦接至該第二節點、一第二端耦接至該第二信號輸入端、以及一第三端耦接至該高操作電壓。
10. 如申請專利範圍第9項所述之影像顯示系統，其中該下拉電路更包括： 一第七電晶體，具有一第一端耦接至該低操作電壓、一第二端耦接至該控制點、以及一第三端耦接至該第一節點；以及一第八電晶體，具有一第一端耦接至該低操作電壓、一第二端耦接至該控制點、以及一第三端耦接至該第二節點。
11. 如申請專利範圍第10項所述之影像顯示系統，其中該控制電路包括：一第九電晶體，具有一第一端耦接至該低操作電壓、一第二端耦接至該第二節點、以及一第三端耦接至該控制點；以及一第十電晶體，具有一第一端耦接至該控制點、以及一第二端與一第三端耦接至該第二時脈輸入端。
12. 一種雙向移位暫存器電路，包括複數串接之移位暫存器，用以產生複數閘極驅動信號，其中該等移位暫存器之至少一者包括：一輸入級電路，耦接至一第一信號輸入端與一第二信號輸入端，用以接收一第一輸入信號與一第二輸入信號，其中該第一輸入信號為一起始脈衝或前一級移位暫存器所產生之該閘極驅動信號，該第二輸入信號為後一級移位暫存器所產生之該閘極驅動信號或該起始脈衝；一輸出級電路，耦接至一第一時脈輸入端，用以接收一第一時脈信號，並且根據該第一時脈信號於一輸出端產生對應之該閘極驅動信號；一第一電晶體，具有一第一端耦接至該輸出級電路於 一第一節點、一第二端耦接至該輸入級電路於一第二節點、以及一第三端耦接至一高操作電壓；一第二電晶體，具有一第一端耦接至該第一電晶體於該第二節點、一第二端耦接至該第一電晶體於該第一節點、以及一第三端耦接至該高操作電壓，其中該第一電晶體用以充電該第一節點，該第二電晶體用以放電該第二節點；一控制電路，耦接至一控制點、該第二節點與一第二時脈輸入端，用以接收一第二時脈信號；以及一下拉電路，耦接至該控制點、該第一節點、該第二節點、一低操作電壓以及該輸出級電路。
13. 如申請專利範圍第12項所述之雙向移位暫存器電路，其中當該第一輸入信號之一脈衝抵達時，該第一電晶體導通，用以將該第一節點之一電壓充電至一第一高電壓位準，使得該第二節點之一電壓因應該第一節點之該電壓變化被拉高至高於該高操作電壓之一第二高電壓位準。
14. 如申請專利範圍第13項所述之雙向移位暫存器電路，其中當該第一時脈信號之一脈衝抵達時，該第一節點之該電壓被進一步拉高至高於該第一高電壓位準之一第三高電壓位準，並且該第二電晶體因應該第一節點之該電壓變化而導通，用以將該第二節點之該電壓下拉回該第一高電壓位準。
15. 如申請專利範圍第14項所述之雙向移位暫存器電路，其中該第三高電壓位準高於該第二高電壓位準，並且該第二高電壓位準高於該第一高電壓位準。
16. 如申請專利範圍第12項所述之雙向移位暫存器電路，其中當該第二時脈信號之一脈衝抵達時，該下拉電路將該第一節點之一電壓與該第二節點之一電壓下拉至該低操作電壓之一電壓位準。
17. 如申請專利範圍第16項所述之雙向移位暫存器電路，其中該輸出級電路包括：一第三電晶體，具有一第一端耦接至該輸出端、一第二端耦接至該第一節點、以及一第三端耦接至該第一時脈輸入端，並且其中該下拉電路至少包括：一第四電晶體，具有一第一端耦接至該低操作電壓、一第二端耦接至該控制點、以及一第三端耦接至該輸出端。
18. 如申請專利範圍第17項所述之雙向移位暫存器電路，其中該輸入級電路包括：一第五電晶體，具有一第一端耦接至該第二節點、一第二端耦接至該第一信號輸入端、以及一第三端耦接至該高操作電壓；以及一第六電晶體，具有一第一端耦接至該第二節點、一第二端耦接至該第二信號輸入端、以及一第三端耦接至該高操作電壓。
19. 如申請專利範圍第18項所述之雙向移位暫存器電路，其中該下拉電路更包括：一第七電晶體，具有一第一端耦接至該低操作電壓、一第二端耦接至該控制點、以及一第三端耦接至該第一節點；以及 一第八電晶體，具有一第一端耦接至該低操作電壓、一第二端耦接至該控制點、以及一第三端耦接至該第二節點。
20. 如申請專利範圍第19項所述之雙向移位暫存器電路，其中該控制電路包括：一第九電晶體，具有一第一端耦接至該低操作電壓、一第二端耦接至該第二節點、以及一第三端耦接至該控制點；以及一第十電晶體，具有一第一端耦接至該控制點、以及一第二端與一第三端耦接至該第二時脈輸入端。