TWI459733B - 用於展頻傳輸之電路及其方法 - Google Patents
用於展頻傳輸之電路及其方法 Download PDFInfo
- Publication number
- TWI459733B TWI459733B TW101144645A TW101144645A TWI459733B TW I459733 B TWI459733 B TW I459733B TW 101144645 A TW101144645 A TW 101144645A TW 101144645 A TW101144645 A TW 101144645A TW I459733 B TWI459733 B TW I459733B
- Authority
- TW
- Taiwan
- Prior art keywords
- frequency
- rail
- signal
- loop
- lock
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/7073—Synchronisation aspects
- H04B1/7087—Carrier synchronisation aspects
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
本發明係關於一種用於展頻傳輸之電路及其方法，特別是一種利用自我震盪原理，產生展頻時脈的電路及其方法。
由於金氧半電晶體製程的進步，現今的消費性電子將越來越多的應用實做在單一晶片上。但由於傳輸的訊號越來越高頻，使得來自傳輸信號的電磁干擾逐漸成為一個重要的課題。除了使用成本較高的直接遮蔽方法來降低電磁波的干擾之外，另一種被稱為「展頻時脈」的方法因為可以整合在電路上而成本較低，所以也被廣泛應用。 展頻時脈本身為一頻率調變的訊號，因此可將載波上的能量分散至某一特定的頻帶進而達到減少電磁干擾的目的。有許多的實作展頻時脈的方法已經被提出，包括直接對電壓控制震盪器做調變、藉由三角積分器來做調變，以及使用開迴路的方法直接產生展頻時脈。這些方法都是藉由加入額外的調變訊號來產生展頻時脈。然而，使用三角積分調變器來達到頻率的合成，不但會增加裝置的雜訊，也會增加功耗的使用。除此之外，為了解決上述的問題，複雜的設計與大量功耗與面積的使用是必需的。因此，如何設計出一可降低裝置的雜訊、設計簡單以及小面積之用於展頻傳輸之電路及其方法，便成為相關廠商以及相關研發人員所共同努力的目標。
本發明人有鑑於習知之展頻方法會增加裝置的雜訊、功耗大、設計複雜以及增加裝置面積的缺點，乃積極著手進行開發，以期可以改進上述既有之缺點，經過不斷地試驗及努力，終於開發出本發明。本發明之第一目的，係提供一種可降低裝置的雜訊、設計簡單以及小面積之用於展頻傳輸之電路。為了達成上述之目的，本發明之用於展頻傳輸之電路，係包括：一鎖相迴路，係包括一濾波器，該濾波器係為一電容，該鎖相迴路根據一參考時脈信號以及一迴授信號之頻率差及相位差進行比較產生一串的遞增控制信號及遞減控制信號，並對該遞增控制信號及該遞減控制信號進行充放電以產生一控制電流，對該遞增控制信號及該遞減控制信號進行濾波以產生一控制電壓，且根據該控制電壓的電壓值變化產生一時脈信號；一鎖頻迴路，係接收該參考時脈信號，並輸出一鎖頻輸出信號以及一預備信號；一鎖幅迴路，係與該鎖頻迴路以及該鎖相迴路之輸出連接，且接收該預備信號以啟用該鎖幅迴路，並接收該參考時脈信號以及該時脈信號，該鎖幅迴路包括一鎖幅迴路控制電壓，輸出一鎖幅輸出信號；一數位類比轉換器，係與該鎖頻迴路連接，並接收該鎖頻輸出信號；一注入電流源，係用以調整該鎖幅迴路中之該鎖幅迴路控制電壓之振幅，並輸出一注入電流；一引出電流源，係用以調整該鎖幅迴路中之該鎖幅迴路控制電壓之振幅，並輸出一引出電流；一多工器，係與該鎖相迴路、該鎖幅迴路、該數位類比轉換器、該注入電流源以及該引出電流源連接，且接收該控制電壓、該控制電流、該鎖幅輸出信號、該注入電流以及該引出電流，並輸出該控制電壓至該鎖相迴路；以及一軌對軌數位信號產生器，其輸入係與該多工器連接，輸出係與該鎖頻迴路以及該鎖幅迴路之輸入連接，並將該控制電壓由小信號轉換為軌對軌(rail-to-rail)數位信號，並將轉換為軌對軌(rail-to-rail)數位信號之該控制電壓傳送至該鎖頻迴路以及該鎖幅迴路，使該鎖頻迴路估算出該控制電壓之頻率。本發明之第二目的，係提供一種可降低裝置的雜訊、設計簡單以及小面積之用於展頻傳輸之方法。為了達成上述之目的，本發明之用於展頻傳輸之電路，係用於一用於展頻傳輸之電路，該用於展頻傳輸之電路包括一鎖相迴路、一鎖頻迴路以及一鎖幅迴路，該鎖相迴路係包括一濾波器，該濾波器係為一電容，該用於展頻傳輸之方法包括步驟：偵測該鎖頻迴路是否已鎖頻；若該鎖頻迴路未鎖頻，該鎖頻迴路進行鎖頻，再進入偵測該鎖頻迴路是否已鎖頻步驟；若該鎖頻迴路已鎖頻，偵測該鎖幅迴路是否已鎖幅；若該鎖幅迴路未鎖幅，該鎖幅迴路進行鎖幅，再進入偵測該鎖頻迴路是否已鎖頻步驟；以及若該鎖幅迴路已鎖幅，進入偵測該鎖頻迴路是否已鎖頻步驟。透過上述之電路及方法，本發明由於不需要使用額外的技術去降低輸出雜訊，因此可以有效地降低功耗，此外，本發明更因為具有簡單架構，因此可降低設計的複雜度。
為使熟悉該項技藝人士瞭解本發明之目的，兹配合圖式將本發明之較佳實施例詳細說明如下。請參考第一圖所示，本發明之用於展頻傳輸之電路及其方法(1)，係包括：一鎖相迴路(10)，係包括一濾波器(100)，該濾波器(100)係為一電容，該鎖相迴路(10)根據一參考時脈信號(ref)以及一迴授信號之頻率差及相位差進行比較產生一串的遞增控制信號及遞減控制信號，並對該遞增控制信號及該遞減控制信號進行充放電以產生一控制電流，對該遞增控制信號及該遞減控制信號進行濾波以產生一控制電壓(Vctrl
)，且根據該控制電壓(Vctrl
)的電壓值變化產生一時脈信號；一鎖頻迴路(11)，係接收該參考時脈信號(ref)，並輸出一鎖頻輸出信號(FLLout
)以及一預備信號(ready)；一鎖幅迴路(12)，係與該鎖頻迴路(11)以及該鎖相迴路(10)之輸出連接，且接收該預備信號(ready)以啟用該鎖幅迴路(12)，並接收該參考時脈信號(ref)以及該時脈信號，該鎖幅迴路包括一鎖幅迴路控制電壓，輸出一鎖幅輸出信號(ALLout
)；一數位類比轉換器(13)，係與該鎖頻迴路(11)連接，並接收該鎖頻輸出信號(FLLout
)；一注入電流源(14)，係用以調整該鎖幅迴路(12)中之該鎖幅迴路控制電壓之振幅，並輸出一注入電流；一引出電流源(15)，係用以調整該鎖幅迴路中之該鎖幅迴路控制電壓之振幅，並輸出一引出電流；一多工器(16)，係與該鎖相迴路(10)、該鎖幅迴路(12)、該數位類比轉換器(13)、該注入電流源(14)以及該引出電流源(15)連接，且接收該控制電壓(Vctrl
)、該控制電流、該鎖幅輸出信號(ALLout
)、該注入電流以及該引出電流，並輸出該控制電壓(Vctrl
)至該鎖相迴路(10)；以及一軌對軌數位信號產生器(17)，其輸入係與該多工器(16)連接，輸出係與該鎖頻迴路(11)以及該鎖幅迴路(12)之輸入連接，並將該控制電壓(Vctrl
)由小信號轉換為軌對軌(rail-to-rail)數位信號，並將轉換為軌對軌(rail-to-rail)數位信號之該控制電壓傳送至該鎖頻迴路(11)以及該鎖幅迴路(12)，使該鎖頻迴路(11)估算出該控制電壓(Vctrl
)之頻率。請參考第二圖所示，該鎖相迴路(10)更包括：一相位頻率偵測器(101)，係與該多工器(16)連接，且接收該參考時脈信號(ref)與該迴授信號，以進行頻率和相位的比較，並依據該參考時脈信號(ref)與該迴授信號的頻率及相位差產生一串的遞增控制信號及遞減控制信號，並對該遞增控制信號及該遞減控制信號進行充放電以產生一控制電流，最後將該控制電流輸出至該多工器(16)；一壓控震盪器(102)，係與該多工器(16)以及該濾波器(100)連接，並根據來自該濾波器(100)之該控制電壓(Vctrl
)之電壓值變化產生該時脈信號；一第一除法器(103)，係與該壓控震盪器(102)連接，並根據來自該壓控震盪器(102)之該時脈信號產生該迴授信號；以及一第二除法器(104)，係與該壓控震盪器(102)之輸出以及該鎖幅迴路(12)之輸入連結，並對來自該壓控震盪器(102)之該時脈信號進行除頻，並將除頻後之該時脈信號傳送至該鎖幅迴路(12)。請參考第三圖所示，該鎖頻迴路(11)係包括：一第一邊界觸發計數器(110)，係接收該參考時脈信號(ref)以及轉換為軌對軌(rail-to-rail)數位信號之該控制電壓，當該第一邊界觸發計數器(110)偵測到轉換為軌對軌(rail-to-rail)數位信號之該控制電壓之下緣(falling edge)時，該第一邊界觸發計數器(110)開始以該參考時脈信號(ref)計數，當該第一邊界觸發計數器(110)偵測到轉換為軌對軌(rail-to-rail)數位信號之該控制電壓之下一個下緣(falling edge)，更新並產生一參考時脈信號計數值(p1_CN)；一第一減法單元(111)，係與該第一邊界觸發計數器(110)連接，並接收該參考時脈信號計數值(p1_CN)，並將該參考時脈信號計數值(p1_CN)減去一指定鎖頻值(p1_CND
)；一第一累加單元(112)，係與該第一減法單元(111)連接，並接收該第一減法單元(111)之計算結果，將該第一減法單元(111)之計算結果以1/z進行累加後，產生該鎖頻輸出信號(FLLout
)；以及一緩衝暨判斷電路(113)，係與該第一累加單元(112)、該鎖幅迴路(12)以及該數位類比轉換器(13)連接，且接收該鎖頻輸出信號(FLLout
)，並將該鎖頻輸出信號(FLLout
)傳送至該數位類比轉換器(13)，且當該控制電壓(Vctrl
)之頻率被鎖頻時，輸出該預備信號(ready)至該鎖幅迴路(12)。請參考第四圖所示，該鎖幅迴路(12)係包括：一第二邊界觸發計數器(120)，係接收轉換為軌對軌(rail-to-rail)數位信號之該控制電壓以及除頻後之該時脈信號，當該邊界觸發計數器(120)偵測到轉換為軌對軌(rail-to-rail)數位信號之該控制電壓之下緣(falling edge)時，該邊界觸發計數器(120)開始對該除頻後之該時脈信號計數，當轉換為軌對軌(rail-to-rail)數位信號之該控制電壓之半個週期通過時，該邊界觸發計數器(120)停止對該除頻後之該時脈信號計數並產生一時脈信號計數值(CN)；一第二減法單元(121)，係與該第二邊界觸發計數器(120)連接，並接收該時脈信號計數值(CN)，將該時脈信號計數值(CN)減去一指定鎖幅值(CND
)；一第二累加單元(122)，係與該第二減法單元(121)連結，並接收該第二減法單元(121)之計算結果，將該第二減法單元(121)之計算結果以1/z進行累加後，產生該鎖幅輸出信號(ALLout
)；一補償計數器(123)，係與該軌對軌數位信號產生器(17)連結，並接收轉換為軌對軌(rail-to-rail)數位信號之該控制電壓，當轉換為軌對軌(rail-to-rail)數位信號之該控制電壓之工作週期不等於50%時，輸出一補償計數值；以及一位置計數器(124)，係與該第二累加單元(122)、該軌對軌數位信號產生器(17)、該補償計數器(123)、該鎖頻迴路(11)以及該多工器(16)連結，接收該鎖幅輸出信號(Allout
)、轉換為軌對軌(rail-to-rail)數位信號之該控制電壓、該參考時脈信號(ref)、該預備信號(ready)以及該補償計數值，對轉換為軌對軌(rail-to-rail)數位信號之該控制電壓之四分之一波進行計數，以在最大值調整轉換為軌對軌(rail-to-rail)數位信號之該控制電壓，並輸出該鎖幅輸出信號(Allout
)至該多工器(16)。其中該濾波器(100)係與該多工器(16)之輸出連接。請參考第一以及五圖所示，本發明之用於展頻傳輸之方法(2)，係用於一用於展頻傳輸之電路(1)，該用於展頻傳輸之電路(1)包括一鎖相迴路(10)、一鎖頻迴路(11)以及一鎖幅迴路(12)，該鎖相迴路(10)係包括一濾波器(100)，該濾波器(100)係為一電容，該用於展頻傳輸之方法(2)包括步驟：步驟200：偵測該鎖頻迴路(11)是否已鎖頻；步驟201：若該鎖頻迴路(11)未鎖頻，該鎖頻迴路(11)進行鎖頻，再進入步驟200；步驟202：若該鎖頻迴路(11)已鎖頻，偵測該鎖幅迴路(12)是否已鎖幅；步驟203：若該鎖幅迴路(12)未鎖幅，該鎖幅迴路(12)進行鎖幅，再進入步驟200；以及步驟204：若該鎖幅迴路(12)已鎖幅，進入步驟200。請參考第六A圖以及第六B圖，第六A圖之線條明顯比第六B圖之線條滑順，因此可證明使用本發明自我震盪方式用於展頻傳輸之雜訊明顯低於使用三角積分器用於展頻傳輸之雜訊。透過上述之結構，本發明因為利用自我震盪原理來產生展頻的時脈，而不需要使用額外的技術去降低輸出雜訊，因此可以有效地降低功耗，此外，本發明更因為具有簡單架構，因此可降低設計的複雜度。再者，其結構型態並非所屬技術領域中之人士所能輕易思及而達成者，實具有新穎性以及進步性無疑。透過上述之詳細說明，即可充分顯示本發明之目的及功效上均具有實施之進步性，極具產業之利用性價值，且為目前市面上前所未見之新發明，完全符合發明專利要件，爰依法提出申請。唯以上所述著僅為本發明之較佳實施例而已，當不能用以限定本發明所實施之範圍。即凡依本發明專利範圍所作之均等變化與修飾，皆應屬於本發明專利涵蓋之範圍內，謹請貴審查委員明鑑，並祈惠准，是所至禱。
(1)．．．用於展頻傳輸之電路
(10)．．．鎖相迴路
(100)．．．濾波器
(101)．．．相位頻率偵測器
(102)．．．壓控震盪器
(103)．．．第一除法器
(104)．．．第二除法器
(11)．．．鎖頻迴路
(110)．．．第一邊界觸發計數器
(111)．．．第一減法單元
(112)．．．第一累加單元
(113)．．．緩衝暨判斷電路
(12)．．．鎖幅迴路
(120)．．．第二邊界觸發計數器
(121)．．．第二減法單元
(122)．．．第二累加單元
(123)．．．補償計數器
(124)．．．位置計數器
(13)．．．數位類比轉換器
(14)．．．注入電流源
(15)．．．引出電流源
(16)．．．多工器
(17)．．．軌對軌數位信號產生器
(2)．．．用於展頻傳輸之方法
200．．．步驟
201．．．步驟
202．．．步驟
203．．．步驟
204．．．步驟
(Vctrl
)．．．控制電壓
(ref)．．．參考時脈信號
(FLLout
)．．．鎖頻輸出信號
(ready)．．．預備信號
(ALLout
)．．．鎖幅輸出信號
(p1_CN)．．．參考時脈信號計數值
(p1_CND
)．．．指定鎖頻值
(CN)．．．時脈信號計數值
(CND
)．．．指定鎖幅值
第一圖係本發明之用於展頻傳輸之電路之結構圖；第二圖係本發明之用於展頻傳輸之電路之細部結構圖；第三圖係本發明之鎖頻迴路之細部結構圖；第四圖係本發明之鎖幅迴路之細部結構圖；
第五圖係本發明之用於展頻傳輸之方法之方法流程圖；第六A圖係使用本發明自我震盪方式之控制電壓與時間關係圖；以及第六B圖係使用習知三角積分調變器之控制電壓與時間關係圖。
第五圖係本發明之用於展頻傳輸之方法之方法流程圖；第六A圖係使用本發明自我震盪方式之控制電壓與時間關係圖；以及第六B圖係使用習知三角積分調變器之控制電壓與時間關係圖。
(1)．．．用於展頻傳輸之電路
(10)．．．鎖相迴路
(100)．．．濾波器
(11)．．．鎖頻迴路
(12)．．．鎖幅迴路
(13)．．．數位類比轉換器
(14)．．．注入電流源
(15)．．．引出電流源
(16)．．．多工器
(17)．．．軌對軌數位信號產生器
(Vctrl
)．．．控制電壓
(ref)．．．參考時脈信號
(FLLout
)．．．鎖頻輸出信號
(ready)．．．預備信號
(ALLout
)．．．鎖幅輸出信號
Claims (6)
- 一種用於展頻傳輸之電路，係包括：一鎖相迴路，係包括一濾波器，該濾波器係為一電容，該鎖相迴路根據一參考時脈信號以及一迴授信號之頻率差及相位差進行比較產生一串的遞增控制信號(UP)及遞減控制信號(DN)，並對該遞增控制信號及該遞減控制信號進行充放電以產生一控制電流，對該遞增控制信號及該遞減控制信號進行濾波以產生一控制電壓，且根據該控制電壓的電壓值變化產生一時脈信號；一鎖頻迴路，係接收該參考時脈信號，並輸出一鎖頻輸出信號以及一預備信號；一鎖幅迴路，係與該鎖頻迴路以及該鎖相迴路之輸出連接，且接收該預備信號以啟用該鎖幅迴路，並接收該參考時脈信號以及該時脈信號，該鎖幅迴路包括一鎖幅迴路控制電壓，輸出一鎖幅輸出信號；一數位類比轉換器，係與該鎖頻迴路連接，並接收該鎖頻輸出信號；一注入電流源，係用以調整該鎖幅迴路中之該鎖幅迴路控制電壓之振幅，並輸出一注入電流；一引出電流源，係用以調整該鎖幅迴路中之該鎖幅迴路控制電壓之振幅，並輸出一引出電流；一多工器，係與該鎖相迴路、該鎖幅迴路、該數位類比轉換器、該注入電流源以及該引出電流源連接，且接收該控制電壓、該控制電流、該鎖幅輸出信號、該注入電流以及該引出電流，並輸出該控制電壓至該鎖相迴路；以及一軌對軌數位信號產生器，其輸入係與該多工器連接，輸出係與該鎖頻迴路以及該鎖幅迴路之輸入連接，並將該控制電壓由小信號轉換為軌對軌(rail-to-rail)數位信號，並將轉換為軌對軌(rail-to-rail)數位信號之該控制電壓傳送至該鎖頻迴路以及該鎖幅迴路，使該鎖頻迴路估算出該控制電壓之頻率。
- 如申請專利範圍第1項所述之用於展頻傳輸之電路，其中該鎖相迴路更包括：一相位頻率偵測器，係與該多工器連接，且接收該參考時脈信號與該迴授信號，以進行頻率和相位的比較，並依據該參考時脈信號與該迴授信號的頻率及相位差產生一串的遞增控制信號及遞減控制信號，並對該遞增控制信號及該遞減控制信號進行充放電以產生一控制電流，最後將該控制電流輸出至該多工器；一壓控震盪器，係與該多工器以及該濾波器連接，並根據來自該濾波器之該控制電壓之電壓值變化產生該時脈信號；一第一除法器，係與該壓控震盪器連接，並根據來自該壓控震盪器之該時脈信號產生該迴授信號；以及一第二除法器，係與該壓控震盪器之輸出以及該鎖幅迴路之輸入連結，並對來自該壓控震盪器之該時脈信號進行除頻，並將除頻後之該時脈信號傳送至該鎖幅迴路。
- 如申請專利範圍第1項所述之用於展頻傳輸之電路，其中該鎖頻迴路係包括：一第一邊界觸發計數器，係接收該參考時脈信號以及轉換為軌對軌(rail-to-rail)數位信號之該控制電壓，當該第一邊界觸發計數器偵測到轉換為軌對軌(rail-to-rail)數位信號之該控制電壓之下緣時，該第一邊界觸發計數器開始以該參考時脈信號計數，當該第一邊界觸發計數器偵測到轉換為軌對軌(rail-to-rail)數位信號之該控制電壓之下一個下緣，更新並產生一參考時脈信號計數值；一第一減法單元，係與該第一邊界觸發計數器連接，並接收該參考時脈信號計數值，並將該參考時脈信號計數值減去一指定鎖頻值；一第一累加單元，係與該第一減法單元連接，並接收該第一減法單元之計算結果，將該第一減法單元之計算結果以1/z進行累加後，產生該鎖頻輸出信號；以及一緩衝暨判斷電路，係與該第一累加單元、該鎖幅迴路以及該數位類比轉換器連接，且接收該鎖頻輸出信號，並將該鎖頻輸出信號傳送至該數位類比轉換器，且當該控制電壓之頻率被鎖頻時，輸出該預備信號至該鎖幅迴路。
- 如申請專利範圍第2項所述之用於展頻傳輸之電路，其中該鎖幅迴路係包括：一第二邊界觸發計數器，係接收轉換為軌對軌(rail-to-rail)數位信號之該控制電壓以及除頻後之該時脈信號，當該邊界觸發計數器偵測到轉換為軌對軌(rail-to-rail)數位信號之該控制電壓之下緣時，該邊界觸發計數器開始對該除頻後之該時脈信號計數，當轉換為軌對軌(rail-to-rail)數位信號之該控制電壓之半個週期通過時，該邊界觸發計數器停止對該除頻後之該時脈信號計數並產生一時脈信號計數值；一第二減法單元，係與該第二邊界觸發計數器連接，並接收該時脈信號計數值，將該時脈信號計數值減去一指定鎖幅值；一第二累加單元，係與該第二減法單元連結，並接收該第二減法單元之計算結果，將該第二減法單元之計算結果以1/z進行累加後，產生該鎖幅輸出信號；一補償計數器，係與該軌對軌數位信號產生器連結，並接收轉換為軌對軌(rail-to-rail)數位信號之該控制電壓，當轉換為軌對軌(rail-to-rail)數位信號之該控制電壓之工作週期不等於50%時，輸出一補償計數值；以及 一位置計數器，係與該第二累加單元、該軌對軌數位信號產生器、該補償計數器、該鎖頻迴路以及該多工器連結，接收該鎖幅輸出信號、轉換為軌對軌(rail-to-rail)數位信號之該控制電壓、該參考時脈信號、該預備信號以及該補償計數值，對轉換為軌對軌(rail-to-rail)數位信號之該控制電壓之四分之一波進行計數，以在最大值調整轉換為軌對軌(rail-to-rail)數位信號之該控制電壓，並輸出該鎖幅輸出信號至該多工器。
- 如申請專利範圍第1項所述之用於展頻傳輸之電路，其中該濾波器係與該多工器之輸出連接。
- 一種用於展頻傳輸之方法，係用於一用於展頻傳輸之電路，該用於展頻傳輸之電路包括一鎖相迴路、一鎖頻迴路以及一鎖幅迴路，該鎖相迴路係包括一濾波器，該濾波器係為一電容，該用於展頻傳輸之方法包括步驟：偵測該鎖頻迴路是否已鎖頻；若該鎖頻迴路未鎖頻，該鎖頻迴路進行鎖頻，再進入偵測該鎖頻迴路是否已鎖頻步驟；若該鎖頻迴路已鎖頻，偵測該鎖幅迴路是否已鎖幅；若該鎖幅迴路未鎖幅，該鎖幅迴路進行鎖幅，再進入偵測該鎖頻迴路是否已鎖頻步驟；以及若該鎖幅迴路已鎖幅，進入偵測該鎖頻迴路是否已鎖頻步驟。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101144645A TWI459733B (zh) | 2012-11-29 | 2012-11-29 | 用於展頻傳輸之電路及其方法 |
| US13/927,920 US8787424B2 (en) | 2012-11-29 | 2013-06-26 | Circuit for spread spectrum transmission and method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101144645A TWI459733B (zh) | 2012-11-29 | 2012-11-29 | 用於展頻傳輸之電路及其方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201421923A TW201421923A (zh) | 2014-06-01 |
| TWI459733B true TWI459733B (zh) | 2014-11-01 |
Family
ID=50773309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW101144645A TWI459733B (zh) | 2012-11-29 | 2012-11-29 | 用於展頻傳輸之電路及其方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8787424B2 (zh) |
| TW (1) | TWI459733B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107864104B (zh) * | 2016-09-21 | 2020-07-10 | 联发科技股份有限公司 | 数字信号的处理方法及电子设备 |
| CN109218237B (zh) * | 2017-07-07 | 2021-02-19 | 扬智科技股份有限公司 | 实体层电路、时钟恢复电路与其频偏纠正方法 |
| CN113452348B (zh) * | 2020-03-25 | 2025-02-21 | 络明芯微电子(厦门)有限公司 | 展频时脉产生系统 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090135885A1 (en) * | 2005-11-07 | 2009-05-28 | Keystone Semiconductor, Inc. | Non-linear feedback control loops as spread spectrum clock generator |
| US7598803B2 (en) * | 2007-12-26 | 2009-10-06 | National Kaohsiung University Of Applied Sciences | Combined phase-locked loop and amplitude-locked loop module for switching FM signals |
-
2012
- 2012-11-29 TW TW101144645A patent/TWI459733B/zh not_active IP Right Cessation
-
2013
- 2013-06-26 US US13/927,920 patent/US8787424B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20140146933A1 (en) | 2014-05-29 |
| US8787424B2 (en) | 2014-07-22 |
| TW201421923A (zh) | 2014-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101829404B1 (ko) | 분수-n 위상 동기 루프(pll)를 위한 레퍼런스 클록 보상 | |
| US8610508B2 (en) | Injection-locked oscillator | |
| JP6301379B2 (ja) | アナログ積分のためのデジタル補償を有するフェイズロックループ | |
| US7949083B2 (en) | Clock synchroniser | |
| US20090015338A1 (en) | Dividerless pll architecture | |
| CN101694998B (zh) | 一种锁定系统及方法 | |
| TW494637B (en) | Linear low noise phase locked loop frequency synthesizer using controlled divider pulse widths | |
| US8433024B2 (en) | Spread spectrum clock generator and method for adjusting spread amount | |
| Kim et al. | A 2.4-GHz 1.5-mW digital multiplying delay-locked loop using pulsewidth comparator and double injection technique | |
| US7394885B2 (en) | Spread-spectrum clock signal generator | |
| TWI459733B (zh) | 用於展頻傳輸之電路及其方法 | |
| US20100164570A1 (en) | Device and method for generating clock signals for dc-dc converters | |
| CN105634481A (zh) | 一种应用于分数分频锁相环的低杂散线性化电路结构 | |
| CN102480290A (zh) | 锁相环电路、其误差校正方法和包括该电路的通信设备 | |
| US20060139103A1 (en) | Phase locked loop | |
| TWI718774B (zh) | 時脈資料回復電路與其頻率維持方法 | |
| US7948285B2 (en) | PLL circuit, radio terminal device and control method of PLL circuit | |
| Bae et al. | A 5-GHz subsampling PLL-based spread-spectrum clock generator by calibrating the frequency deviation | |
| WO2006039187A3 (en) | Sigma-delta based phase lock loop | |
| TW201427285A (zh) | 可降低量化雜訊之分數n頻率合成器 | |
| US6278304B1 (en) | Look-ahead enabling charge pump in phase-locked loop circuits | |
| US20180102780A1 (en) | Reference-frequency-insensitive phase locked loop | |
| TWI517589B (zh) | No Inserting Lockout Lockout phase lock loop | |
| TW202324935A (zh) | 具有由具有高於鎖相迴路（ｐｌｌ）回饋信號的頻率的時鐘驅動的數位控制的分數鎖相迴路 | |
| CN110798206A (zh) | 基于压控延迟线的锁相环频率合成器环路补偿方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |