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TWI459557B - 包含雙應激物的ｎ通道ｍｏｓｆｅｔｓ及其形成方法 - Google Patents

包含雙應激物的ｎ通道ｍｏｓｆｅｔｓ及其形成方法 Download PDF

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TWI459557B
TWI459557B TW096116079A TW96116079A TWI459557B TW I459557 B TWI459557 B TW I459557B TW 096116079 A TW096116079 A TW 096116079A TW 96116079 A TW96116079 A TW 96116079A TW I459557 B TWI459557 B TW I459557B
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李金宏
劉耀成
洛志中
瑪丹 安妮塔
羅媚多 尼莫
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萬國商業機器公司
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Description

包含雙應激物的N通道MOSFETS及其形成方法
本發明係關於具有改進的載子遷移率之互補式金屬氧化半導體(CMOS)元件。本發明尤其是關於具有雙應激層之n－通道金屬氧化半導體場效電晶體(n－MOSFETs)，以改進在這樣的n－MOSFETs的通道區域的電遷移率。
在半導體元件基板中的機械應力可用來調整元件的效能。舉例來說，在矽中，當矽層處於壓縮應力下，就可強化電洞的遷移率，而電子的遷移率在當矽層處於適當的拉伸應力下被強化。因此，壓縮或拉伸應力可有效地形成在p－MOSFET或n－MOSFET的通道區域，以改進元件的效能。
一種形成所需要的應力矽通道區域的傳統方法，係在引致應力緩衝層的上方直接形成這樣的通道區域。舉例來說，可在厚且鬆弛的SiGe緩衝層頂端直接磊晶成長矽，以形成拉伸應力矽通道層。鍺的晶格常數比矽的大了約4.2%，而鍺化矽合金的晶格常數與其中鍺的濃度成線性關係。因此具有20原子百分比的鍺的SiGe合金的晶格常數就比矽的晶格常數大了約0.8%。直接在SiGe緩衝層的頂端磊晶成長會得到在拉伸應力下的矽通道層，而下面的SiGe緩衝層實質上是未應變或「鬆弛的」。
使用這種應變導致的SiGe層會有一些天生的缺點：(1)形成鬆弛的SiGe緩衝層要依賴缺陷的形成，因此SiGe材料要有高缺陷密度，因而會傳遞到在上方的矽通道層，因此在漏電流以及元件良率的控制上面臨嚴重的挑戰；以及(2)SiGe層直接在通道區域下面會造成製程的問題，例如鍺會有害地擴散進入應變的矽通道中、形成高電阻的矽化物以及改變摻雜物擴散。
因此一直需要具有高效能MOSFET組件的改良半導體元件。
本發明提供了一種n通道場效電晶體(n－FET)，包括雙應激層以提供n－FET的通道區域所需要的拉伸應力。本發明在n－FET中的雙應激層，在n－FET的通道區域提供了改進的應力分布，卻不危害n－FET的元件效能。
本發明在一方面係關於包括至少一個n通道場效電晶體(n－FET)的半導體元件。該至少一個n－FET尤其包括了第一和第二圖案化應激層，兩者都包括替代碳及拉伸應力單晶半導體。第一圖案化應激層具有第一替代碳濃度，並且位在n－FET的源極和汲極(S/D)延伸區域中。第二圖案化應激層具有第二較高的替代碳濃度，而且位在n－FET的源極和汲極區域中。
較佳但非必要的，第一替代碳濃度的範圍係從大約0.2原子百分比至大約2.5原子百分比，而第二較高的替代碳濃度的範圍係從大約0.5原子百分比至大約4原子百分比。更佳地是，第一替代碳濃度的範圍為大約0.5原子百分比至大約2原子百分比，而第二較高替代碳濃度的範圍為大約0.8原子百分比至大約3原子百分比。
第一和第二圖案化應激層可分別位在S/D延伸區域以及S/D區域中之實質上相同的深度或是顯著不同的深度。在本發明的一個特定實施例中，第一圖案化應激層位在S/D延伸區域中之第一較淺深度，而第二圖案化應激層是位在S/D區域中之第二較深深度。在本發明的另一個實施例中，第一圖案化應激層係位在S/D延伸區域中之第一較深深度，而第二圖案化應激層係位在S/D區域中第二較淺深度中。在進一步的另一個實施例中，第一和第二圖案化應激層分別位在S/D延伸區域和S/D區域中實質上相同的深度。
第一圖案化應激層係較佳地位在n－FET的S/D延伸區域中之大約5 nm至大約80 nm的第一深度，更佳地是從大約10 nm至大約50 nm。第二圖案化應激層較佳地位在n－FET的S/D區域中之大約10 nm至大約150 nm的第二深度，更佳地是從大約20 nm至大約80 nm。
第一和第二圖案化應激層可包括任何適合的替代碳及拉伸應力單晶半導體。較佳地，第一和第二圖案化應激層兩者都包括具有替代碳離子位於其中的拉伸應力單晶矽。
在另一方面，本發明係關於一種形成半導體元件的方法，包括：形成圖案化閘極堆疊於包含單晶半導體之基板上；使用圖案化閘極堆疊做為遮罩，於基板中形成第一組非晶化區域，其中第一組非晶化區域包括n型源極和汲極(S/D)延伸植入，且其中第一組非晶化區域進一步包括第一碳濃度之植入碳離子；沿著圖案化閘極堆疊之側壁形成一或多個偏移遮罩結構；使用圖案化閘極堆疊以及一或多個遮罩結構做為遮罩，於基板中形成第二組非晶化區域，其中第二組非晶化區域包括n型S/D植入，以及第二組非晶化區域進一步包括第二較高之碳濃度之植入碳離子；以及退火基板以再結晶第一和第二組非晶化區域，以形成包括S/D延伸區域和S/D區域之n－通道場效電晶體(n－FET)，其中S/D延伸區域包括具有替代碳及拉伸應力單晶半導體材料並具有第一替代碳濃度之第一圖案化應激層，而S/D區域包括具有替代碳及拉伸應力單晶半導體材料並具有第二較高替代碳濃度之第二圖案化應激層。
在另一方面，本發明係關於一種形成半導體元件的方法，包含：形成圖案化閘極堆疊於包括單晶半導體之基板上；進行第一遮罩非晶化前植入，以在基板中形成第一組非晶化區域；於第一組非晶化區域進行n型源極和汲極(S/D)延伸植入；進行第一碳植入，以植入第一劑量之碳離子至第一組非晶化區域中；沿著圖案化閘極堆疊之側壁形成一或多個遮罩結構；進行第二遮罩非晶化前植入，以在基板中形成第二組非晶化區域；於第二組非晶化區域進行n型S/D植入；進行第二碳植入，以植入第二較高劑量之碳離子至第二組非晶化區域中；以及退火基板以再結晶第一和第二組非晶化區域，以形成包括源極和汲極(S/D)延伸區域和S/D區域之n通道場效電晶體(n－FET)，其中S/D延伸區域包括具有替代碳及拉伸應力單晶半導體材料並具有第一替代碳濃度之第一圖案化應激層，而S/D區域包括也具有替代碳及拉伸應力單晶半導體材料且具有第二較高替代碳濃度之第二圖案化應激層。
第一和第二碳植入步驟可在幾乎相同的能量程度或是顯著不同的能量程度下進行。在本發明的一個特定實施例中，第一碳植入步驟係在第一較低的能量程度進行，而第二碳植入步驟則在第二較高的能量程度下進行。在本發明的另一個實施例中，第一碳植入步驟係在第一較高的能量程度進行，而第二碳植入步驟則在第二較低的能量程度下進行。在本發明進一步的另一個實施例中，第一和第二碳植入步驟係在大致相同的能量程度下進行。
較佳但非必要地，第一碳植入步驟在大約0.5 KeV至大約15 KeV的第一能量程度下進行，而第二碳植入步驟則在大約1 KeV至大約25 KeV的第二能量程度下進行。更佳地，第一能量程度的範圍係從大約1 KeV至大約10 KeV，而第二能量程度的範圍係從大約1 KeV至大約15 KeV。
碳離子第一劑量的範圍可從大約1x1014 /cm2 至大約1x1016 /cm2 ，而第二較高的碳離子劑量的範圍可從大約5x1014 /cm2 至大約2x1016 /cm2 。較佳地，第一碳離子劑量的範圍可從大約5x1014 /cm2 至大約5x1015 /cm2 ，而第二較高的碳離子劑量的範圍可從大約1x1015 /cm2 至大約1x1016 /cm2 。
本發明其他的方面、特點及優點將可從接下來的描述以及專利範圍更清楚地呈現。
在接下來的描述中，為了提供關於本發明完整的了解，所以陳述了很多特定的細節，例如特定的結構、組件、材料、尺寸、製程步驟以及技術。然而，對於熟知相關技術者可以在缺少這些特定細節的情況下實施本發明。在其他的範例中，省略了已知的結構或是製程步驟以避免對本發明的誤解。
請了解當一個元件，例如層、區域或是基板被描述為在另一元件之上時，可直接位在另一元件上，或是還有中間的元件。相反地，當一個元件被描述為直接位在另一元件之上時，就沒有中間元件的存在。也請了解當一個元件被描述為連接或是耦合至另一元件時，可是直接連接或是耦合至另一元件，或是還有中間的元件。相反地，當一個元件被描述為直接連接或是直接耦合至另一個元件，就沒有中間元件的存在。
此處所用的「Si：C」或「替代碳單晶矽」表示具有替代碳離子位於其中的單晶矽。替代碳單晶矽可包括或是不包括晶格間碳離子(替代碳離子和晶格間碳離子的差異將於之後詳述)。Si：C中的替代碳離子和矽原子形成了同樣為一半導體材料之矽碳合金。本發明中所用之Si：C因此與碳化矽(silicon carbide)有所區隔其中含有碳矽化合物的介電質。相同地，此處所用的「Ge：C」或「替代碳單晶鍺」表示包括具有替代碳離子於其中的單晶鍺的鍺碳合金，而不是碳化鍺的化合物型式。
本發明中改進的FET元件以及示範用來製造的製程步驟將參考第1－4圖做詳細的說明。
首先請參考第1圖，其中顯示位在半導體基板10中，具有源極區域22、汲極區域24、源極延伸區域26、汲極延伸區域28以及通道區域30的n－FET元件。虛線21表示在源極和汲極(S/D)延伸區域26和28的摻雜程度，而線23表示在S/D區域22和24的摻雜程度。閘極介電層32直接位在n－FET的通道區域30之上，而閘極導電層34則直接位在閘極介電層32之上。N－FET可進一步包括矽化接觸層22A和24A於S/D區域22和24上，以及閘極矽化接觸層34A於閘極導電層34上。選擇性的間隙壁35和36可以，但非必要地，沿著閘極導電層34的側壁以及n－FET的S/D延伸區域26和28設置。
半導體基板10可包括任何半導體材料，包括但不限於：Si、SiC、SiGe、SiGeC、Ge、GaAs、InAS、InP以及其他III－V或II－VI族化合物半導體。半導體基板10也可包括有機半導體或是層狀半導體例如Si/SiGe、絕緣層上矽(SOI)或是絕緣層上鍺矽(SGOI)。在本發明的一些實施例中，半導體基板10的組成較佳是含Si的半導體材料，也就是包括矽的半導體材料。半導體基板10可被摻雜、沒有摻雜或是其中包括摻雜以及未摻雜區域。半導體基板10可包括一或多個摻雜的元件區域(未繪示)，其可具有相同或是不同的導電性及/或摻雜濃度。摻雜的元件區域一般稱為「井」。
半導體基板10可是應變的、未應變的、或是其中包括應變以及未應變區域的半導體材料。此外，半導體基板10也可具有單一結晶表面晶向或是多個結晶表面晶向。
一或多個隔離區域12一般形成在半導體基板10中，以提供相鄰元件之間的隔離。隔離區域12可是溝渠隔離區域或是場氧化隔離區域。溝渠隔離區域可使用熟知相關技術者所已知的傳統溝渠隔離製程來形成。例如微影、蝕刻以及將溝渠介電材料填入溝渠等步驟可用來形成溝渠隔離區域。襯層可以選擇性地在填滿溝渠前形成在溝渠中，可在填滿溝渠之後進行緻密步驟，也可在填滿溝渠後接著進行平坦化步驟。場氧化隔離區域可使用所謂的局部矽氧化製程來形成。
包括至少兩個隔離部分的第一圖案化應激層14(如第1圖所示)係位在n－FET的S/D延伸區域26和28中，而也包括至少兩個隔離部分的第二圖案化應激層16(如第1圖所示)則位在n－FET的S/D區域22和24中。第一和第二圖案化應激層14和16兩者都包括本質拉伸應力，使得n－FET的通道區域30會被在兩端點的這兩個應激層14和16「拉伸」。因此需要在n－FET的通道區域30產生所要的拉伸應力以強化其中的電子遷移率。
第一和第二圖案化應激層14和16兩者都包括替代碳單晶半導體材料。替代碳單晶半導體材料具有較環繞的基板材料10還小的晶格常數，因為在替代碳單晶半導體材料和環繞的基板材料10之間具有晶格差異，因此在其中產生拉伸應力。
可被碳摻雜以形成本發明的替代碳和拉伸應力單晶材料的適當單晶材料包含但不限於：矽、鍺、GaAs、和InP等等。因此第一和第二圖案化應激層14和16可包括選自包含下列群組的任何適當的材料：Si：C、Ge：C、GaAs：C、InP：C等等。在本發明的一個特定較佳實施例中，基板材料10包含Si，而第一和第二圖案化應激層14和16則包含Si：C，其中Si：C的晶格常數小於Si的，且可因Si：C和Si之間晶格的差異形成拉伸應力。
因為第一圖案化應激層14係位在S/D延伸區域26和28中且接近n－FET的通道區域30，所以相較於只在S/D區域具有應激結構的傳統n－FETs而言，可在本發明的n－FET的通道區域30達到顯著增加的電子遷移率改善。
第一和第二圖案化應激層14和16可藉由固態磊晶(SPE)製程來形成，也就是藉由非晶化植入、碳植入以及退火來完成。然而在SPE製程中，在第一和第二圖案化應激層14和16中可能產生堆疊錯誤(stacking faults)(例如結晶缺陷)，這會對n－FET的元件效能產生不利的影響。
本發明的發明人發現在SPE製程中產生的堆疊錯誤的密度和應激層14和16中的替代碳濃度有關，也就是替代碳濃度越高，堆疊錯誤的密度就越高。此外，本發明的發明人發現絕大部分的堆疊錯誤都在矽化的範圍中，也就是絕大部分的堆疊錯誤可藉由形成表面矽化接觸層來消除。
因此，本發明藉由提供一雙應激層結構的方式解決了堆疊錯誤的問題，也就是讓具有較低的替代碳濃度的第一圖案化應激層14位在沒有矽化的S/D延伸區域26和28中，且讓具有較高替代碳濃度的第二圖案化應激層16位在矽化的S/D區域24和26中。如此一來，就可在第一圖案化應激層14產生較少或是沒有堆疊錯誤，這是因為在層14中有較低的替代碳濃度。雖然因為在層16有較高的替代碳濃度，而在第二圖案化應激層16產生較多的堆疊錯誤，但是大部分這樣產生的堆疊錯誤可在接下來形成S/D矽化接觸層22A和24A的S/D矽化過程中被消除。因此，可藉由這樣的雙應激層結構在n－FET中達到強化的應力分布，而其中不會產生或只有產生少量的堆疊錯誤。
在第一圖案化應激層14中較低的替代碳濃度，較佳地範圍是從大約0.2原子百分比至大約2.5原子百分比，而更佳地是從大約0.5原子百分比至大約2原子百分比。在第二圖案化應激層16中的較高替代碳濃度，較佳地範圍是從大約0.5原子百分比至大約4原子百分比，而更佳地是從大約0.8原子百分比至大約3原子百分比。
此外，本發明的發明人進一步發現在替代碳單晶半導體材料中，替代碳離子的數量(也就是替代矽或鍺原子並形成單晶矽或鍺中部份的結晶晶格的碳原子，有別於出現在結晶晶格的間隙中，但是不構成結晶晶格一部分的間隙碳離子)隨著整體的碳濃度增加，但是並非線性的。換言之，當整體的碳濃度增加時，會有更多的碳離子出現在晶胞之間的間隙位置。在S/D接面中出現間隙碳離子，也就是和n－FET的通道區域分隔開的間隙碳離子，對於n－FET元件的效能有很小或非負面的影響。然而，在S/D延伸接面中出現的間隙碳離子，也就是緊鄰著n－FET通道區域的間隙碳離子，則會導致接面漏電流以及載子遷移率的退化。
這些伴隨著間隙碳離子出現的問題可藉由使用前述的雙應激層結構來解決。特別是，具有較低總體碳濃度的第一圖案化應激層14係位於S/D延伸區域26和28中，而具有較高總體碳濃度的第二圖案化應激層16則位於在S/D區域22和24中。如此一來，在S/D延伸區域26和28中的碳離子是主要地替代碳離子，因為在第一圖案化應激層14中具有較低的碳濃度。因為第一應激層14相鄰於通道30，即使具有較低的碳濃度也可有效地對通道施加應力。相反地，在S/D區域22和24中的碳離子可因為第二圖案化應激層16中具有較高碳濃度的關係，而包括一特定數量的間隙碳離子，但是這樣的間隙碳離子係位在S/D區域22和24中，也就是遠離通道區域30，因此對於n－FET元件效能具有較小或是沒有負面的影響。
第一和第二圖案化應激層14和16可位在S/D延伸區域和S/D區域中任何適當的深度。在本發明的一個特定實施例中，第一應激層14係位在S/D延伸區域中較淺的深度，而第二應激層16則位在S/D區域中較深的深度，如第1圖所示。另一方面，第一應激層14也可位在S/D延伸區域中較深的深度，而第二應激層16則位在S/D區域中較淺的深度。此外，第一和第二應激層14和16可位在S/D延伸區域以及S/D區域中大致相同的深度。較佳地，第一圖案化應激層14係位在S/D延伸區域26和28中大約5 nm至大約80 nm的深度範圍，更佳地是從大約10 nm至大約50 nm，而第二圖案化應激層16則位在S/D區域22和24中大約10 nm至大約150 nm的深度範圍，更佳地是從大約20 nm至大約80 nm。
本發明所提供的雙應激結構可在n－FET元件中建立改良的應力分布，而無須妥協n－FET的元件效能。
本發明的n－FET元件結構可以任何適當的方法製造。尤其，根據本發明的特定實施例，第2－4圖顯示了一系列可用來製造這樣的n－FET元件結構的示範製造步驟。
首先提供一半導體基板10，其中可包括任何適當的半導體材料，例如Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP以及其他III－V族或II－VI族化合物半導體。半導體基板10較佳地包括呈現單晶型式的半導體材料。
溝渠隔離區域12接著形成在半導體基板10中，以定義所要形成的n－FET的元件區域。接著，包括閘極介電層32、閘極導體34以及選擇性的間隙壁35的閘極堆疊形成在半導體基板10上。溝渠隔離區域12以及圖案化閘極堆疊的形成可使用傳統的CMOS製造步驟來達成，在此處就不詳述。
圖案化閘極堆疊接著被用來作為接下來要進行的第一遮罩非晶化前植入(PAI)、n型S/D延伸區域植入、選擇性的p型環狀植入以及第一碳植入的遮罩，藉此在半導體基板10中形成第一組非晶化區域13，如第2圖所示。這樣的非晶化區域13包括n型S/D延伸植入(以S/D延伸摻雜程度21表示)，以及植入碳離子。
n型S/D延伸植入以及選擇性的p型環狀植入可使用傳統的CMOS製程來進行，因此在此就不詳述。
進行第一非晶化前植入(PAI)以非晶化單晶半導體材料，其包含在半導體基板10的離子轟擊(ion bombardment)中未遮蓋區域中，藉以在相鄰於圖案化閘極堆疊之半導體基板10中形成非晶化區域13。任何適當的離子都可用來進行這樣的第一PAI步驟，而非晶化區域13的厚度實質上是由離子轟擊的能量、原子的質量以及所使用的離子的植入劑量來決定的。對單晶矽而言，較佳是使用例如Si、Ge、Xe、P、As等的離子。但是也可以其他的離子來轟擊半導體基板10的未遮罩區域。在第一PAI步驟中所使用的離子劑量，較佳是選擇以完全非晶化半導體基板10的區域13，使得非晶化區域13可藉由在半導體基板10上的固態磊晶(SPE)再結晶，以再一次在較低的退火溫度形成單晶半導體材料。當在第一PAI步驟中使用鍺時，較佳使用的鍺離子劑量範圍為大約5x1013 /cm2 至大約1x1015 /cm2 。
請注意在特定的能量程度以及特定的劑量來植入延伸摻雜物以及碳離子，可作為被植入區域的自我非晶化。在這種情況下，第一PAI步驟就非必要。
第一碳植入可以任何適當的能量程度來進行。較佳但非必要地，第一碳植入係以較低的能量程度進行(即相較於接下來第二碳植入步驟)，其能量範圍可從大約0.5 KeV至大約15 KeV，更佳地是從大約1 KeV至大約10 KeV。因為植入的能量程度決定了植入的深度，碳植入較佳但非必要地是在非晶化區域13以第一較淺的深度(也就是相較於第二植入步驟的碳植入)進行。另一方面，第一碳植入也可在較高的能量程度或是實質上相同的能量程度(也就是相較於接下來第二植入步驟的碳植入)進行，使得碳植入可對應第在非晶化區域13的較深深度或是大致相同的深度(也就是相較於第二碳植入步驟的碳植入)。
第一碳植入一般是在較低的碳劑量下進行(也就是相較於接下來第二碳植入步驟)，較佳的範圍是從大約1x1014 /cm2 至大約1x1016 /cm2 ，而更佳地是從大約5x1014 /cm2 至大約5x1015 /cm2 。因為植入的劑量決定了植入的碳濃度，在非晶化區域13中出現的碳植入物是在第一較低的濃度(也就是相較於接下來第二碳植入步驟)。
在形成替代碳非晶化區域13之後，可選擇性地在半導體基板上，沿著圖案化閘極堆疊的側壁形成側壁間隙壁36，如第3圖所示。另一方面，也可沿著圖案化閘極堆疊的側壁形成一犧牲遮罩結構(未繪示)，可在偏移間隙壁36的位置或是以外的地方。這樣的犧牲遮罩結構接著會在製造步驟後從最終的n－FET結構移除。
圖案化閘極堆疊以及側壁間隙壁36(或是選擇性的犧牲偏移遮罩結構)接著一併當成遮罩，以進行第二PAI、n型S/D植入以及第二碳植入，藉此在半導體基板10中形成第二組非晶化區域15，如第3圖所示。這樣的第二組非晶化區域15包括n型S/D植入(以S/D摻雜程度23顯示)以及被植入的碳離子。
n型S/D植入可使用傳統的CMOS製程來進行，因此在此不詳述。
第二PAI是使用圖案化閘極堆疊以及側壁間隙壁36(或是選擇性的犧牲偏移遮罩結構)作為遮罩，來非晶化半導體基板10上的不同區域，並且在相鄰於第一組非晶化區域13的半導體基板10中形成第二組非晶化區域15，如第3圖所示。可使用相同或是不同的離子來進行第一和第二PAI步驟，但很重要的是，第二組非晶化區域15的植入碳濃度要高於第一組非晶化區域13的植入碳濃度。
用於第二PAI步驟的離子劑量較佳是選擇以完全非晶化在半導體基板10中的非晶化區域15，使得非晶化區域15可在半導體基板10上藉由固態磊晶(SPE)來再結晶，以再一次地形成單晶半導體材料。若在第二PAI步驟使用鍺，鍺離子的劑量較佳使用範圍係從大約5x1013 /cm2 至大約2x1015 /cm2 。
請注意在特定的能量程度以及特定的劑量來植入S/D摻雜物以及碳離子，可作為被植入區域的自我非晶化。在這種情況下，第二PAI步驟就非必要。
第二碳植入可以任何適當的能量程度來進行。較佳但非必要地，第二碳植入可在較高的能量程度(也就是相較於第一碳植入步驟)下進行，也就是從大約1 KeV至大約25 KeV，而更佳地是從大約1 KeV至大約15 KeV。因為植入的能量程度決定了植入的深度，碳植入係較佳但非必要地出現在非晶化區域15的第二較深的深度(也就是相較於第一碳植入步驟所形成的碳植入)。此外，第二碳植入可以較低的能量程度或是實質上相同的能量程度進行(也就是相較於第一碳植入步驟)，使得對應的碳植入出現在非晶化區域15較淺的深度或是大致相同的深度(也就是相較於第一碳植入步驟所形成的碳植入)。
第二碳植入一般是在較高的碳劑量下進行(也就是相較於第一碳植入步驟)，也就是較佳地的範圍為從大約5x1014 /cm2 至大約2x1016 /cm2 ，而更佳地是從大約1x1015 /cm2 至大約1x1016 /cm2 。如前所述，植入劑量決定了植入濃度。因此碳植入係出現在非晶化區域15中之相對於在非晶化區域13中之第二較高的濃度。
在形成第一和第二組替代碳非晶化區域13和15之後，非晶化區域13和15接著以退火再結晶，也就是進行固態磊晶(SPE)並再一次地形成單晶半導體材料(也就是現在已經以碳離子摻雜)在下面的基板10的非晶化區域上的區域13和15中。退火可以任何方式進行，包括但不限於：爐管退火、快速加熱退火(RTA)、閃火退火或雷射退火。在本發明的一個特定實施例中，閃火退火或是雷射退火步驟係用以再結晶替代碳非晶化區域13和15。
對應地，包含替代碳單晶半導體材料的第一和第二圖案化應激層14和16係形成在半導體基板10中，如第4圖所示。尤其，第一圖案化應激層14具有第一較低的替代碳濃度，而第二圖案化應激層16具有第二較高的替代碳濃度。
第一和第二圖案化應激層14和16可位在半導體基板10中大致相同的深度或是明顯不同的深度。在第1－4圖所示的特定實施例中，第一圖案化應激層係位在半導體基板10中之第一較淺的深度，而第二圖案化應激層則位在半導體基板10中之第二較深的深度。然而請了解本發明廣泛地包括其他不同的實施例，其中第一圖案化應激層14係位在半導體基板10中相對於第二圖案化應激層16之較深的深度或是接近相同的深度。
接著，S/D植入、延伸植入以及圖案化閘極堆疊一併定義了具有S/D區域22和24、S/D延伸區域26和28、通道區域30以及在通道區域30上的圖案化閘極堆疊的n－FET，如第4圖所示。第一圖案化應激層14包括了兩個部分，並分別位在最終的n－FET的S/D延伸區域26和28。第二圖案化應激層16也包括兩個部分，並分別位在最終的n－FET的S/D區域22和24，如第4圖所示。
接著，進行矽化製程以形成S/D矽化接觸層22A和22B，以及閘極矽化接觸層34A，如第1圖所示，以及進行傳統的後段製程(BEOL)以完成n－FET元件結構。S/D矽化接觸層22A和22B覆蓋第二圖案化應激層16，而且他們也覆蓋至少部份的第一圖案化應激層14。矽化製程和BEOL製程對於相關技術者為已知，因此在此就不詳述。
本發明的n－FET元件使用雙應激層結構，以對n－FET元件的通道區域施加拉伸應力，並且減少結晶缺陷以及間隙碳離子對n－FET元件效能的淺在損壞影響。因此，本發明的n－FET元件中達成了改良的應力分布，而不需妥協n－FET的元件效能。
請注意這些圖式都沒有依照比例繪示，而類似及/或對應的元素都以類似的數字標號表示。並請了解在圖式中，在半導體基板上只顯示一個FET。雖然所製作的圖式是針對某個實施例，本發明並不限於在半導體基板上形成特定數目的FETs。
第1－4圖顯示根據本發明的特定實施例的示範n－FET結構以及用來製造的製造步驟，對於熟知相關技術者可在與前面的描述一致的情況下修改此處所示的元件結構以及製造步驟，以適用於特定的應用需求。舉例來說，雖然第1－4圖只有顯示本發明的雙應激層，而沒有其他的應力引致結構，但可了解這樣的雙應激層可與其它已知的應力引致結構合併應用，例如應力引致襯層或覆蓋層，以進一步改善本發明n－FETs的電子遷移率。因此請了解本發明並不限於此處所示範的特定實施例，而可延伸至任何其他的修改、變動、應用或是實施例的使用，因此所有這些修改、變動、應用以及實施都應視為在本發明的精神以及範圍中。
10．．．半導體基板
12．．．隔離區域
14．．．第一圖案化應激層
16．．．第二圖案化應激層
22．．．源極區域
22A．．．矽化接觸層
24．．．汲極區域
24A．．．矽化接觸層
26．．．源極延伸區域
28．．．汲極延伸區域
30．．．通道區域
32．．．閘極介電層
34．．．閘極導電層
34A．．．閘極矽化接觸層
35,36．．．間隙壁
第1圖係根據本發明的一個實施例的包括雙Si：C應激層的一示範n－FET的剖面圖。
第2－4圖係用以說明形成第1圖的n－FET的示範製造步驟之剖面圖。
10．．．半導體基板
12．．．隔離區域
14．．．第一圖案化應激層
16．．．第二圖案化應激層
22．．．源極區域
22A．．．矽化接觸層
24．．．汲極區域
24A．．．矽化接觸層
26．．．源極延伸區域
28．．．汲極延伸區域
30．．．通道區域
32．．．閘極介電層
34．．．閘極導電層
34A．．．閘極矽化接觸層
35、36．．．間隙壁

Claims (25)

  1. 一種半導體元件，包含至少一n通道場效電晶體(n－FET)，該至少一n－FET包含第一和第二圖案化應激層，該第一和第二圖案化應激層均包含一替代碳及拉伸應力單晶半導體，其中該第一圖案化應激層具有一第一替代碳濃度，並且位於該n－FET之源極和汲極(S/D)延伸區域，其中該第二圖案化應激層具有一第二較高替代碳濃度，並且位於該n－FET之源極和汲極區域。
  2. 如申請專利範圍第1項所述之半導體元件，其中該第一替代碳濃度係介於大約0.2原子百分比至大約2.5原子百分比，且其中該第二較高替代碳濃度係介於大約0.5原子百分比至大約4原子百分比。
  3. 如申請專利範圍第1項所述之半導體元件，其中該第一替代碳濃度係介於大約0.5原子百分比至大約2原子百分比，且其中該第二較高替代碳濃度係介於大約0.8原子百分比至大約3原子百分比。
  4. 如申請專利範圍第1項所述之半導體元件，其中該第一圖案化應激層係位於該n－FET之源極和汲極延伸區域中之從大約5 nm至大約80 nm之一第一深度，且其中該第二圖案化應激層係位於該n－FET之源極和汲極區域中之從大約10 nm至大約150 nm之一第二深度。
  5. 如申請專利範圍第4項所述之半導體元件，其中該第一深度係介於大約10 nm至大約50 nm之範圍，且其中該第二深度係介於大約20 nm至大約80 nm之範圍。
  6. 如申請專利範圍第1項所述之半導體元件，其中該第一及第二圖案化應激層包含替代碳及拉伸應力單晶矽。
  7. 如申請專利範圍第1項所述之半導體元件，其中該至少一n－FET之該源極和汲極區域包含源極和汲極矽化層，該源極和汲極矽化層位於該第二圖案化應激層上方，以及選擇性地在至少一部分該第一圖案化應激層上方。
  8. 一種形成半導體元件的方法，包含：形成一圖案化閘極堆疊於包含一單晶半導體之一基板上；使用該圖案化閘極堆疊做為一遮罩，於該基板中形成一第一組非晶化區域，其中該第一組非晶化區域包含n型源極和汲極延伸植入，以及其中該第一組非晶化區域進一步包含植入一第一碳濃度之碳離子；沿著該圖案化閘極堆疊之側壁形成一或多個偏移遮罩結構；使用該圖案化閘極堆疊以及該一或多個偏移遮罩結構做為遮罩，於該基板中形成一第二組非晶化區域，其中該第二組非晶化區域包含n型源極和汲極植入，以及其中該第二組非晶化區域進一步包含植入一第二較高碳濃度之碳離子；以及退火該基板以再結晶該第一和第二組非晶化區域，以形成包含源極和汲極延伸區域和源極和汲極區域之一n通道場效電晶體(n－FET)，其中該源極和汲極延伸區域包含具有一替代碳及拉伸應力單晶半導體材料並具有一第一替代碳濃度之一第一圖案化應激層，且其中該源極和汲極區域包含具有該替代碳及拉伸應力單晶半導體材料並具有一第二較高替代碳濃度之一第二圖案化應激層。
  9. 如申請專利範圍第8項所述之方法，其中該第一替代碳濃度之範圍係介於大約0.2原子百分比至大約1.5原子百分比，且其中該第二較高替代碳濃度之範圍係介於大約0.8原子百分比至大約3原子百分比。
  10. 如申請專利範圍第8項所述之方法，其中該第一替代碳濃度之範圍係介於大約0.5原子百分比至大約1.3原子百分比，且其中該第二較高替代碳濃度之範圍係介於大約1.3原子百分比至大約2.5原子百分比。
  11. 如申請專利範圍第8項所述之方法，其中該第一組非晶化區域係位於該基板中之從大約5 nm至大約80 nm之一第一深度，而該第二組非晶化區域係位於該基板中之從大約10 nm至大約150 nm之一第二深度。
  12. 如申請專利範圍第11項所述之方法，其中該第一深度係介於大約10 nm至大約50 nm之範圍，且其中該第二深度係介於大約20 nm至大約80 nm之範圍。
  13. 如申請專利範圍第8項所述之方法，其中該基板包含單晶矽，且其中該第一和第二圖案化應激層包含替代碳及拉伸應力單晶矽。
  14. 如申請專利範圍第8項所述之方法，進一步包含形成源極和汲極矽化層於該第二圖案化應激層上方，以及選擇性地在至少一部分該第一圖案化應激層上方。
  15. 一種形成半導體元件的方法，包含：形成一圖案化閘極堆疊於包含一單晶半導體之一基板上；進行一第一遮罩非晶化前植入，以在該基板中形成一第一組非晶化區域；於該第一組非晶化區域進行n型源極和汲極延伸植入；進行一第一碳植入，以植入一第一劑量之碳離子至該第一組非晶化區域中；沿著該圖案化閘極堆疊之側壁形成一或多個遮罩結構；進行一第二遮罩非晶化前植入，以在該基板中形成一第二組非晶化區域；於該第二組非晶化區域進行n型源極和汲極植入；進行一第二碳植入，以植入一第二較高劑量之碳離子至該第二組非晶化區域中；以及退火該基板以再結晶該第一和第二組非晶化區域，以形成包含源極和汲極延伸區域和源極和汲極區域之n通道場效電晶體(n－FET)，其中該源極和汲極延伸區域包含具有一替代碳及拉伸應力單晶半導體材料並具有一第一替代碳濃度之一第一圖案化應激層，且其中該源極和汲極區域包含也具有該替代碳及拉伸應力單晶半導體材料並具有一第二較高替代碳濃度之一第二圖案化應激層。
  16. 如申請專利範圍第15項所述之方法，其中該第一碳植入步驟係在介於大約0.5 KeV至大約10 KeV之一第一能量程度下進行，且其中該第二碳植入步驟係在介於大約1 KeV至大約25 KeV之一第二較高能量程度下進行。
  17. 如申請專利範圍第16項所述之方法，其中該第一能量程度之範圍係介於大約1 KeV至大約10 KeV，而該第二較高能量程度之範圍係介於大約1 KeV至大約15 KeV。
  18. 如申請專利範圍第15項所述之方法，其中碳離子之該第一劑量之範圍係介於大約1x1014 /cm2 至大約1x1016 /cm2 ，且其中碳離子之該第二較高劑量之範圍係介於大約5x1014 /cm2 至大約2x1016 /cm2 。
  19. 如申請專利範圍第15項所述之方法，其中碳離子之該第一劑量之範圍係介於大約5x1014 /cm2 至大約5x1015 /cm2 ，且其中碳離子之該第二較高劑量之範圍係介於大約1x1015 /cm2 至大約1x1016 /cm2 。
  20. 如申請專利範圍第15項所述之方法，其中該第一替代碳濃度之範圍係介於大約0.2原子百分比至大約2.5原子百分比，且其中該第二較高替代碳濃度之範圍係介於大約0.5原子百分比至大約4原子百分比。
  21. 如申請專利範圍第15項所述之方法，其中該第一替代碳濃度之範圍係介於大約0.5原子百分比至大約2原子百分比，且其中該第二較高替代碳濃度之範圍係介於大約0.8原子百分比至大約3原子百分比。
  22. 如申請專利範圍第15項所述之方法，其中該第一圖案化應激層係位於該n－FET之該源極和汲極延伸區域之從大約5 nm至大約80 nm之一第一深度，而該第二圖案化應激層係位於該n－FET之該源極和汲極區域之從大約10 nm至大約150 nm之一第二較深深度。
  23. 如申請專利範圍第22項所述之方法，其中該第一深度之範圍係介於大約10 nm至大約50 nm，而該第二較深深度之範圍係介於大約20 nm至大約80 nm。
  24. 如申請專利範圍第15項所述之方法，其中該基板包含單晶矽，且其中該第一和第二圖案化應激層包含替代碳及拉伸應力單晶矽。
  25. 如申請專利範圍第15項所述之方法，進一步包含形成源極和汲極矽化層於該第二圖案化應激層上，以及選擇性地在至少部分該第一圖案化應激層上。
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