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TWI459401B - 應用於一記憶體電路內複數個記憶區塊的栓鎖系統 - Google Patents

應用於一記憶體電路內複數個記憶區塊的栓鎖系統 Download PDF

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TWI459401B
TWI459401B TW100107885A TW100107885A TWI459401B TW I459401 B TWI459401 B TW I459401B TW 100107885 A TW100107885 A TW 100107885A TW 100107885 A TW100107885 A TW 100107885A TW I459401 B TWI459401 B TW I459401B
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Chun Shiah
Shi Huei Liu
Cheng Nan Chang
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Etron Technology Inc
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  • Dram (AREA)
  • Storage Device Security (AREA)
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Description

應用於一記憶體電路內複數個記憶區塊的栓鎖系統
本發明係有關於一種應用於一記憶體電路內複數個記憶區塊的栓鎖系統，尤指一種包含一前栓鎖電路及複數個後栓鎖電路，且前栓鎖電路及複數個後栓鎖電路不會同時開啟的栓鎖系統。
請參照第1圖，第1圖係為先前技術說明應用於一記憶體電路內複數個記憶區塊的栓鎖系統100的示意圖。栓鎖系統100具有複數個栓鎖電路L0-Ln-1，其中每一栓鎖電路皆對應於一記憶區塊。例如，栓鎖電路L0對應於記憶區塊B0，栓鎖電路L1對應於記憶區塊B1，依此類推。每一栓鎖電路具有一第一輸入端用以接收一資料，一第二輸入端，用以接收一相對應的栓鎖致能訊號，及一輸出端，用以輸出一栓鎖資料至一相對應的記憶區塊。例如，栓鎖電路L0接收資料D和栓鎖致能訊號LE0後，根據資料D和栓鎖致能訊號LE0，產生並輸出栓鎖資料LD0至記憶區塊B0。如第1圖所示，栓鎖電路L0內的傳輸閘T00和傳輸閘T01不會同時開啟亦不會同時關閉，亦即當傳輸閘T00開啟時，傳輸閘T01關閉；傳輸閘T00關閉時，傳輸閘T01開啟。
請參照第2圖，第2圖係為說明栓鎖系統100的操作時序的示意圖。如第1圖和第2圖所示，在第一時段T1時，傳輸閘T00開啟以及傳輸閘T01關閉。因為傳輸閘T00開啟，所以中間訊號IS係為資料D，且傳輸閘T01關閉，所以栓鎖電路L0的輸出端的訊號LD0係處於未知狀態。在第二時段T2時，因為栓鎖電路L0接收到栓鎖致能訊號LE0，所以傳輸閘T00關閉以及傳輸閘T01開啟。因為傳輸閘T00關閉以及傳輸閘T01開啟，此時中間訊號IS仍為資料D，且栓鎖電路L0的輸出端的訊號LD0等於中間訊號IS。在第三時段T3時，栓鎖致能訊號LE0由邏輯高電位“1”轉變為邏輯低電位“0”，所以傳輸閘T00開啟以及傳輸閘T01關閉。因為傳輸閘T00開啟，所以中間訊號IS係為資料D，且傳輸閘T01關閉，所以栓鎖電路L0的輸出端的訊號LD0等於中間訊號IS。另外，栓鎖系統100的其餘栓鎖電路的操作原理皆和栓鎖電路L0相同，在此不再贅述。
請參照第3圖，第3圖係為說明當栓鎖致能訊號LE0的負緣不夠陡峭時，造成栓鎖電路L0的輸出端的訊號LD0不可預期的示意圖。如第3圖所示，在第三時段T3時，因為栓鎖致能訊號LE0從邏輯高電位“1”下降到邏輯低電位“0”太慢，所以傳輸閘T00以及傳輸閘T01同時開啟，造成栓鎖電路L0的輸出端的訊號LD0並非等於中間訊號IS，而是轉變成為邏輯低電位“0”。
綜上所述，栓鎖系統100利用栓鎖致能訊號LE0同時控制傳輸閘T00以及傳輸閘T01，可能會造成上述栓鎖電路L0的輸出端的訊號LD0不可預期的問題。因此，對於使用者而言，栓鎖系統100並非是很好的選擇。
本發明的一實施例提供一種應用於一記憶體電路內複數個記憶區塊的栓鎖系統。該栓鎖系統包含一前栓鎖電路及複數個後栓鎖電路。該前栓鎖電路具有一第一輸入端，用以接收一資料，一第二輸入端，用以接收一前栓鎖致能訊號，及一輸出端，用以輸出一中間訊號，其中該前栓鎖電路係根據該資料與該前栓鎖致能訊號，產生該中間訊號；及該複數個後栓鎖電路中的每一後栓鎖電路具有一第一輸入端，耦接於該前栓鎖電路的輸出端，用以接收該中間訊號，一第二輸入端，用以接收一相對應的後栓鎖致能訊號，及一輸出端，用以輸出一後栓鎖資料至一相對應的記憶區塊，其中該後栓鎖電路係根據該中間訊號與該相對應的後栓鎖致能訊號，產生該後栓鎖資料至該相對應的記憶區塊；其中該複數個記憶區塊的數目和該複數個後栓鎖電路的數目相等，且每次只有一後栓鎖致能訊號被致能。
本發明提供一種應用於記憶體電路內複數個記憶區塊的栓鎖系統，其一第一傳輸閘被依前栓鎖致能訊號控制以及一第二傳輸閘被一後栓鎖致能訊號控制，而該第一傳輸閘與該第二傳輸閘被設計成不會同時開啟。因此，本發明所提供的栓鎖系統的輸出端的訊號並不會像先前技術一樣出現不可預期的情況。另外，本發明所提供的栓鎖系統僅具有一個前栓鎖電路，所以本發明所提供的栓鎖系統的面積較先前技術的栓鎖系統的面積小。
請參照第4圖，第4圖係為本發明的一實施例說明應用於一記憶體電路內複數個記憶區塊的栓鎖系統400的示意圖。栓鎖系統400包含一前栓鎖電路402及複數個後栓鎖電路4040-404n-1。前栓鎖電路402具有一第一輸入端，用以接收一資料D，一第二輸入端，用以接收一前栓鎖致能訊號FLES，及一輸出端，用以輸出一中間訊號IS，其中前栓鎖電路402係根據資料D與前栓鎖致能訊號FLES，產生中間訊號IS。複數個後栓鎖電路4040-404n-1中的每一後栓鎖電路，具有一第一輸入端，耦接於前栓鎖電路402的輸出端，用以接收中間訊號IS，一第二輸入端，用以接收一相對應的後栓鎖致能訊號，及一輸出端，用以輸出一後栓鎖資料至一相對應的記憶區塊，其中每一後栓鎖電路係根據中間訊號IS與相對應的後栓鎖致能訊號，產生後栓鎖資料至相對應的記憶區塊。例如，後栓鎖電路4040具有一第一輸入端，耦接於前栓鎖電路402的輸出端，用以接收中間訊號IS，一第二輸入端，用以接收一相對應的後栓鎖致能訊號RLES0，及一輸出端，用以輸出一後栓鎖資料RLD0至一相對應的記憶區塊B0，其中後栓鎖電路4040係根據中間訊號IS與相對應的後栓鎖致能訊號RLES0，產生後栓鎖資料RLD0至相對應的記憶區塊B0。另外，複數個記憶區塊的數目和複數個後栓鎖電路4040-404n-1的數目相等，且每次只有一後栓鎖致能訊號被致能。
如第4圖所示，前栓鎖電路402包含一第一反相器4022、一第 二反相器4024、一第一傳輸閘4026、一第一栓鎖單元4028及一第三反相器4030。第一反相器4022具有一第一端，耦接於前栓鎖電路402的第二輸入端，及一第二端，用以輸出一反相的前栓鎖致能訊號IFLES，其中第一反相器4022係用以反相前栓鎖致能訊號FLES，以產生反相的前栓鎖致能訊號IFLES；第二反相器4024具有一第一端，耦接於前栓鎖電路402的第一輸入端，及一第二端，用以輸出一第一資料FD，其中第二反相器4024係用以反相資料D，以產生第一資料FD，且第一資料FD和資料D係為反相；第一傳輸閘4026具有一第一端，耦接於第二反相器4024的第二端，用以接收第一資料FD，一第二端，用以接收前栓鎖致能訊號FLES，一第三端，用以輸出第一資料FD，及一第四端，耦接於第一反相器4022的第二端，用以接收反相的前栓鎖致能訊號IFLES，其中第一傳輸閘4026係根據前栓鎖致能訊號FLES和反相的前栓鎖致能訊號IFLES，傳遞第一資料FD；第一栓鎖單元4028具有一第一端，耦接於第一傳輸閘4026的第三端，用以接收第一資料FD，及一第二端，用以輸出一第二資料SD，其中第二資料SD和資料D係為同相。第一栓鎖單元4028包含一第四反相器40282與一第五反相器40284。第四反相器40282具有一第一端，用以接收第一資料FD，及一第二端，用以輸出第二資料SD，其中第四反相器40282係用以反相第一資料FD，以產生第二資料SD；第五反相器40284具有一第一端，用以接收第二資料SD，及一第二端，用以輸出該第一資料FD，其中第五反相器40284係用以反相第二資料SD，以產生第一資料FD。因此，第一栓鎖單元4028可根據第一資料FD，將第一栓鎖單元4028的第二端的電位栓鎖在第二資料SD；第三反相器4030具有一第一端，耦接於第一栓鎖單元4028的第二端，用以接收第二資料SD，及一第二端，耦接於前栓鎖電路402的輸出端，用以輸出中間訊號IS，其中第三反相器4030係用以反相第二資料SD，以產生中間訊號IS，且中間訊號IS和資料D係為反相。
如第4圖所示，後栓鎖電路4040包含一第六反相器40402、一第二傳輸閘40404、一第二栓鎖單元40406及一第七反相器40408。第六反相器40402具有一第一端，耦接於後栓鎖電路4040的第二輸入端，及一第二端，用以輸出一反相的後栓鎖致能訊號IRLES0，其中第六反相器40402係用以反相後栓鎖致能訊號RLES0，以產生反相的後栓鎖致能訊號IRLES0；第二傳輸閘40404具有一第一端，耦接於後栓鎖電路4040的第一輸入端，用以接收中間訊號IS，一第二端，耦接於後栓鎖電路4040的第二輸入端，用以接收後栓鎖致能訊號RLES0，一第三端，用以輸出中間訊號IS，及一第四端，耦接於第六反相器40402的第二端，用以接收反相的後栓鎖致能訊號IRLES0，其中第二傳輸閘40404係根據後栓鎖致能訊號RLES0和反相的後栓鎖致能訊號IRLES0，傳遞中間訊號IS；第二栓鎖單元40406具有一第一端，耦接於第二傳輸閘40404的第三端，用以栓鎖中間訊號IS，其中第二栓鎖單元40406包含一第八反相器404062及一第九反相器404064。第八反相器404062具有一第一端，耦接於第二栓鎖單元40406的第一端，及一第二端；第九反相器404064具有一第一端，耦接於第八反相器404062的第二端，及一第二端，耦接於第二栓鎖單元40406的第一端。因此，第二栓鎖單元40406可藉由第八反相器404062及第九反相器404064，將第二栓鎖單元40406的第一端的電位栓鎖在中間訊號IS。第七反相器40408具有一第一端，耦接於第二傳輸閘40404的第三端，用以接收中間訊號IS，及一第二端，用以輸出後栓鎖資料RLD0，其中第七反相器40408係用以反相中間訊號IS，以產生後栓鎖資料RLD0至記憶區塊B0，且後栓鎖資料RLD0和資料D係為同相。另外，後栓鎖電路4042-404n-1的架構和操作原理皆和後栓鎖電路4040相同，在此不再贅述。
請參照第5圖，第5圖係為說明栓鎖系統400中前栓鎖電路402及後栓鎖電路4040的操作時序的示意圖。如第5圖所示，在第一時段T1時，前栓鎖致能訊號FLES和後栓鎖致能訊號RLES0皆為邏輯低電位“0”，所以第一傳輸閘4026開啟，且第二傳輸閘40404關閉。此時第一傳輸閘4026可傳遞資料D，所以中間訊號IS的值係為反相的資料D，而後栓鎖資料RLD0係處於未知狀態。在第二時段T2時，前栓鎖致能訊號FLES係為邏輯高電位“1”和後栓鎖致能訊號RLES0係為邏輯低電位“0”，所以第一傳輸閘4026和第二傳輸閘40404皆關閉。此時因為第一傳輸閘4026關閉，所以第二時段T2的中間訊號IS的值會維持在第一時段T1的中間訊號IS的值，而後栓鎖資料RLD0亦仍處於未知狀態。在第三時段T3時，前栓鎖致能訊號FLES和後栓鎖致能訊號RLES0皆為邏輯高電位“1”，所以第一傳輸閘4026關閉，而第二傳輸閘40404開啟。此 時在第三時段T3的中間訊號IS的值會維持在第二時段T2的中間訊號IS的值，而因為第二傳輸閘40404開啟，所以第三時段T3的後栓鎖資料RLD0的值等於反相的第三時段T3的中間訊號IS的值。在第四時段T4時，前栓鎖致能訊號FLES係為邏輯高電位“1”和後栓鎖致能訊號RLES0係為邏輯低電位“0”，所以第一傳輸閘4026和第二傳輸閘40404皆關閉。此時第四時段T4的中間訊號IS的值仍維持第三時段T3的中間訊號IS的值，而因為第二傳輸閘40404關閉，所以第四時段T4的後栓鎖資料RLD0的值等於第三時段T3的後栓鎖資料RLD0的值。在第五時段T5時，前栓鎖致能訊號FLES和後栓鎖致能訊號RLES0皆為為邏輯低電位“0”，所以第一傳輸閘4026開啟和第二傳輸閘40404關閉。此時因為第一傳輸閘4026開啟，所以中間訊號IS係為反相的資料D，而因為第二傳輸閘40404關閉，所以在第五時段T5的後栓鎖資料RLD0的值會維持在第四時段T4的後栓鎖資料RLD0的值，亦即因為第二傳輸閘40404關閉，所以第五時段T5的後栓鎖資料RLD0的值和第五時段T5的中間訊號IS無關。
綜上所述，本發明所提供的一種應用於記憶體電路內複數個記憶區塊的栓鎖系統，其第一傳輸閘被前栓鎖致能訊號控制以及第二傳輸閘被後栓鎖致能訊號控制，而第一傳輸閘與第二傳輸閘被設計成不會同時開啟。因此，本發明所提供的栓鎖系統的輸出端的訊號並不會像先前技術一樣出現不可預期的情況。另外，本發明所提供的栓鎖系統僅具有一個前栓鎖電路，所以本發明所提供的栓鎖系統 的面積較先前技術的栓鎖系統的面積小。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、400‧‧‧栓鎖系統
402‧‧‧前栓鎖電路
4040-404n-1‧‧‧後栓鎖電路
4022‧‧‧第一反相器
4024‧‧‧第二反相器
4026‧‧‧第一傳輸閘
4028‧‧‧第一栓鎖單元
4030‧‧‧第三反相器
40282‧‧‧第四反相器
40284‧‧‧第五反相器
40402‧‧‧第六反相器
40404‧‧‧第二傳輸閘
40406‧‧‧第二栓鎖單元
40408‧‧‧第七反相器
404062‧‧‧第八反相器
404064‧‧‧第九反相器
L0-Ln-1‧‧‧栓鎖電路
D‧‧‧資料
SD‧‧‧第二資料
FD‧‧‧第一資料
IFLES‧‧‧反相的前栓鎖致能訊號
FLES‧‧‧前栓鎖致能訊號
IS‧‧‧中間訊號
RLES0-RLESn-1‧‧‧後栓鎖致能訊號
IRLES0-IRLESn-1‧‧‧反相的後栓鎖致能訊號
RLD0-RLDn-1‧‧‧後栓鎖資料
LE0-LEn-1‧‧‧栓鎖致能訊號
LD0-LDn-1‧‧‧栓鎖資料
B0-Bn-1‧‧‧記憶區塊
T00、T01‧‧‧傳輸閘
T1‧‧‧第一時段
T2‧‧‧第二時段
T3‧‧‧第三時段
T4‧‧‧第四時段
T5‧‧‧第五時段
第1圖係為先前技術說明應用於一記憶體電路內複數個記憶區塊的栓鎖系統的示意圖。
第2圖係為說明栓鎖系統的操作時序的示意圖。
第3圖係為說明當栓鎖致能訊號的負緣不夠陡峭時，造成栓鎖電路的輸出端的訊號不可預期的示意圖。
第4圖係為本發明的一實施例說明應用於一記憶體電路內複數個記憶區塊的栓鎖系統的示意圖。
第5圖係為說明栓鎖系統中前栓鎖電路及後栓鎖電路的操作時序的示意圖。
400‧‧‧栓鎖系統
402‧‧‧前栓鎖電路
4040-404n-1‧‧‧後栓鎖電路
4022‧‧‧第一反相器
4024‧‧‧第二反相器
4026‧‧‧第一傳輸閘
4028‧‧‧第一栓鎖單元
4030‧‧‧第三反相器
40282‧‧‧第四反相器
40284‧‧‧第五反相器
40402‧‧‧第六反相器
40404‧‧‧第二傳輸閘
40406‧‧‧第二栓鎖單元
40408‧‧‧第七反相器
404062‧‧‧第八反相器
404064‧‧‧第九反相器
D‧‧‧資料
SD‧‧‧第二資料
FD‧‧‧第一資料
IFLES‧‧‧反相的前栓鎖致能訊號
FLES‧‧‧前栓鎖致能訊號
IS‧‧‧中間訊號
RLES0-RLESn-1‧‧‧後栓鎖致能訊號
IRLES0-IRLESn-1‧‧‧反相的後栓鎖致能訊號
RLD0-RLDn-1‧‧‧後栓鎖資料
B0-Bn-1‧‧‧記憶區塊

Claims (5)

  1. 一種應用於一記憶體電路內複數個記憶區塊的栓鎖系統，包含：一前栓鎖電路，具有一第一輸入端，用以接收一資料，一第二輸入端，用以接收一前栓鎖致能訊號，及一輸出端，用以輸出一中間訊號，其中該前栓鎖電路係根據該資料與該前栓鎖致能訊號，產生該中間訊號，其中該前栓鎖電路包含：一第一反相器，具有一第一端，耦接於該前栓鎖電路的第二輸入端，及一第二端，用以輸出一反相的前栓鎖致能訊號，其中該第一反相器係用以反相該前栓鎖致能訊號，以產生該反相的前栓鎖致能訊號；一第二反相器，具有一第一端，耦接於該前栓鎖電路的第一輸入端，及一第二端，用以輸出一第一資料，其中該第二反相器係用以反相該資料，以產生該第一資料，且該第一資料和該資料係為反相；一第一傳輸閘，具有一第一端，耦接於該第二反相器的第二端，用以接收該第一資料，一第二端，用以接收該前栓鎖致能訊號，一第三端，用以輸出該第一資料，及一第四端，耦接於該第一反相器的第二端，用以接收該反相的前栓鎖致能訊號；一第一栓鎖單元，具有一第一端，耦接於該第一傳輸閘的第三端，用以接收該第一資料，及一第二端，用以輸出一第二資料，其中該第二資料和該資料係為同相；及 一第三反相器，具有一第一端，耦接於該第一栓鎖單元的第二端，用以接收該第二資料，及一第二端，耦接於該前栓鎖電路的輸出端，用以輸出該中間訊號，其中該第三反相器係用以反相該第二資料，以產生該中間訊號，且該中間訊號和該資料係為反相；及複數個後栓鎖電路，每一後栓鎖電路，具有一第一輸入端，耦接於該前栓鎖電路的輸出端，用以接收該中間訊號，一第二輸入端，用以接收一相對應的後栓鎖致能訊號，及一輸出端，用以輸出一後栓鎖資料至一相對應的記憶區塊，其中該後栓鎖電路係根據該中間訊號與該相對應的後栓鎖致能訊號，產生該後栓鎖資料至該相對應的記憶區塊；其中該複數個記憶區塊的數目和該複數個後栓鎖電路的數目相等，且每次只有一後栓鎖致能訊號被致能。
  2. 如請求項1所述之栓鎖系統，其中該第一栓鎖單元包含：一第四反相器，具有一第一端，用以接收該第一資料，及一第二端，用以輸出該第二資料，其中該第四反相器係用以反相該第一資料，以產生該第二資料；及一第五反相器，具有一第一端，用以接收該第二資料，及一第二端，用以輸出該第一資料，其中該第五反相器係用以反相該第二資料，以產生該第一資料。
  3. 如請求項1所述之栓鎖系統，其中該每一後栓鎖電路包含： 一第六反相器，具有一第一端，耦接於該後栓鎖電路的第二輸入端，及一第二端，用以輸出一反相相對應的後栓鎖致能訊號，其中該第六反相器係用以反相該相對應的後栓鎖致能訊號，以產生該反相相對應的後栓鎖致能訊號；一第二傳輸閘，具有一第一端，耦接於該後栓鎖電路的第一輸入端，用以接收該中間訊號，一第二端，耦接於該後栓鎖電路的第二輸入端，用以接收該相對應的後栓鎖致能訊號，一第三端，用以輸出該中間訊號，及一第四端，耦接於該第六反相器的第二端，用以接收該反相相對應的後栓鎖致能訊號；一第二栓鎖單元，具有一第一端，耦接於該第二傳輸閘的第三端，用以栓鎖該中間訊號；及一第七反相器，具有一第一端，耦接於該第二傳輸閘的第三端，用以接收該中間訊號，及一第二端，用以輸出該後栓鎖資料，其中該第七反相器係用以反相該中間訊號，以產生該後栓鎖資料，且該後栓鎖資料和該資料係為同相。
  4. 如請求項3所述之栓鎖系統，其中該第二栓鎖單元包含：一第八反相器，具有一第一端，耦接於該第二傳輸閘的第三端，及一第二端；及一第九反相器，具有一第一端，耦接於該第八反相器的第二端，及一第二端，耦接於該第二傳輸閘的第三端。
  5. 一種應用於一記憶體電路內複數個記憶區塊的栓鎖系統，包含：一前栓鎖電路，用以接收一資料和一前栓鎖致能訊號，以及根據該資料與該前栓鎖致能訊號，產生一中間訊號；及複數個後栓鎖電路，其中該複數個後栓鎖電路中的每一後栓鎖電路是用以接收該中間訊號和一相對應的後栓鎖致能訊號，以及根據該中間訊號與該相對應的後栓鎖致能訊號，產生一後栓鎖資料至一相對應的記憶區塊；其中該前栓鎖電路和該每一後栓鎖電路不會分別根據該前栓鎖致能訊號和該相對應的後栓鎖致能訊號同時開啟，且該前栓鎖致能訊號的時脈高電位區間和該相對應的後栓鎖致能訊號的時脈高電位區間有重疊。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016031023A1 (ja) * 2014-08-28 2016-03-03 株式会社 東芝 半導体記憶装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6407963B1 (en) * 1999-10-19 2002-06-18 Hitachi, Ltd. Semiconductor memory device of DDR configuration having improvement in glitch immunity
US20030117883A1 (en) * 2001-12-24 2003-06-26 Kwan-Weon Kim Apparatus for pipe latch control circuit in synchronous memory device
US6643217B2 (en) * 2002-03-01 2003-11-04 Mitsubshi Denki Kabushiki Kaisha Semiconductor memory device permitting early detection of defective test data
US20070070774A1 (en) * 2005-09-29 2007-03-29 Hynix Semiconductor Inc. Memory device having latch for charging or discharging data input/output line
US7605726B2 (en) * 2007-03-30 2009-10-20 Hynix Semiconductor Inc. Circuit and method for data alignment
US20100142308A1 (en) * 2008-12-04 2010-06-10 Kim Jae-Il Pipe latch circuit and driving method thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1198101A (ja) * 1997-09-17 1999-04-09 Nec Corp データデマルチプレクサ回路及びこれを用いたシリアル―パラレル変換回路
KR100296912B1 (ko) * 1998-12-24 2001-08-07 박종섭 반도체 장치의 파이프 카운터 신호 발생 장치
US6556494B2 (en) * 2001-03-14 2003-04-29 Micron Technology, Inc. High frequency range four bit prefetch output data path
US6606272B2 (en) * 2001-03-29 2003-08-12 G-Link Technology Method and circuit for processing output data in pipelined circuits
US7599242B2 (en) * 2005-09-28 2009-10-06 Hynix Semiconductor Inc. Test circuit for multi-port memory device
JP5052056B2 (ja) * 2005-09-29 2012-10-17 エスケーハイニックス株式会社 半導体メモリ素子のデータ入力装置
US7515075B1 (en) * 2007-09-17 2009-04-07 Qimonda Ag Data conversion
US8217814B1 (en) * 2010-12-17 2012-07-10 Mosys, Inc. Low power serial to parallel converter

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6407963B1 (en) * 1999-10-19 2002-06-18 Hitachi, Ltd. Semiconductor memory device of DDR configuration having improvement in glitch immunity
US20030117883A1 (en) * 2001-12-24 2003-06-26 Kwan-Weon Kim Apparatus for pipe latch control circuit in synchronous memory device
US6643217B2 (en) * 2002-03-01 2003-11-04 Mitsubshi Denki Kabushiki Kaisha Semiconductor memory device permitting early detection of defective test data
US20070070774A1 (en) * 2005-09-29 2007-03-29 Hynix Semiconductor Inc. Memory device having latch for charging or discharging data input/output line
US7605726B2 (en) * 2007-03-30 2009-10-20 Hynix Semiconductor Inc. Circuit and method for data alignment
US20100142308A1 (en) * 2008-12-04 2010-06-10 Kim Jae-Il Pipe latch circuit and driving method thereof

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