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TWI459391B - Memory system - Google Patents

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TWI459391B
TWI459391B TW099138212A TW99138212A TWI459391B TW I459391 B TWI459391 B TW I459391B TW 099138212 A TW099138212 A TW 099138212A TW 99138212 A TW99138212 A TW 99138212A TW I459391 B TWI459391 B TW I459391B
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Inventor
Hiroyuki Nagashima
Original Assignee
Toshiba Kk
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Publication date
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Description

記憶體系統
本發明之實施形態係有關於一種例如使用NAND型快閃記憶體之記憶體系統。
作為硬碟裝置之代替品，例如，開發一種使用有NAND型快閃記憶體之SSD(Solid State Drive，固態驅動器)。伴隨近年來NAND型快閃記憶體之微細化發展，鄰接單元間之干擾雜訊之影響相對增大，從而有產生寫入錯誤之情形。又，藉由重複進行NAND型快閃記憶體之寫入、讀出，亦有於記憶體單元所記憶之資料中產生錯誤之情形。因此，使用NAND型快閃記憶體之記憶體系統係為了修復讀出資料，而進行使用ECC(Error Correction Code，錯誤校正碼)之錯誤校正。
本發明係提供一種降低程式干擾、讀取干擾之影響或資料保存之劣化之影響從而可提高可靠性的記憶體系統。
本發明之記憶體系統之態樣之特徵在於包括：非揮發性半導體記憶裝置，其包括：具有包含複數個記憶體單元之複數個區塊之記憶體單元陣列，及可變更上述記憶體單元之讀出位準之電壓生成部；以及控制部，其係對上述非揮發性半導體記憶裝置之寫入、讀出、刪除進行控制，且上述控制部於上述非揮發性半導體記憶裝置之使用開始時與時間經過後改變讀出位準。
NAND型快閃記憶體之記憶體單元之尺寸得到微細化，從而記憶於記憶體單元內之電子數減少。因此，鄰接單元間之干擾雜訊之影響相對增大，藉由對一記憶體單元進行資料之寫入(程式)或讀出，而鄰接之另一記憶體單元之資料有可能發生變化。
例如資料之寫入係相對於藉由字元線與位元線所選擇之記憶體單元來進行。然而，會發生如下2種程式干擾(以下，亦稱作PD(program disturb))之現象：對連接於選擇字元線之非寫入記憶體單元施加較強之應力，以閾值電壓變高之方式變化之第1程式干擾；連接於非選擇字元線之記憶體單元成為較弱之寫入狀態，以閾值電壓變高之方式變化之第2程式干擾。
又，於資料之讀出中，亦對連接於非選擇字元線之記憶體單元施加電壓。因此，會發生連接於非選擇字元線之記憶體單元成為較弱之寫入狀態，以閾值電壓變高之方式變化之讀取干擾(以下，亦稱作RD(read disturb))之現象。
進而，於寫入至記憶體單元之資料未被長時間存取之情形時，自記憶體單元之浮動閘極釋放電子，從而會發生以閾值電壓變低之方式變化之現象。藉此資料保存(以下，亦稱作DR(data retention))劣化。
如SSD般，大容量之記憶體系統係安裝於個人電腦或伺服器且被長期使用。因此，尋求系統地恢復伴隨PD、RD之發生、DR之劣化之影響，實現可穩定動作之高可靠性。
以下，參照圖式對本發明之實施形態進行說明。
(第1實施形態)
圖1係表示作為記憶體系統之SSD 100之構成例之方塊圖。SSD 100經由ATA界面(ATA I/F)2等記憶體連接界面而與個人電腦或者CPU核心等主機裝置(以下，簡稱作主機)1連接，作為主機1之外部記憶體發揮功能。又，SSD 100能夠經由RS232C界面(RS232C I/F)等通信界面3而與除錯用/製造檢查用機器200之間發送接收資料。
SSD 100包括：作為非揮發性半導體記憶體之NAND型快閃記憶體(以下，簡稱作NAND記憶體)10，作為控制器之驅動控制電路4，作為揮發性半導體記憶體之DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)20，電源電路5，狀態顯示用之LED(Light Emitting Diode，發光二極體)6，檢測驅動內部之溫度的溫度感測器7，及熔斷器8。
電源電路5由自主機1側之電源電路所供給之外部直流電源生成複數個不同之內部直流電源電壓，且將該等內部直流電源電壓供給至SSD 100內之各電路。又，電源電路5檢測外部電源之上升，生成電源接通重置信號，並供給至驅動控制電路4。
熔斷器8設置於主機1側之電源電路與SSD 100內部之電源電路5之間。於自外部電源電路供給過電流之情形時，切斷熔斷器8，以防止內部電路之誤動作。
NAND記憶體10例如具有進行4並列動作之4個並列動作要素10a~10d，4個並列動作要素10a~10d藉由4個通道(ch0~ch3)連接於驅動控制電路4。各並列動作要素10a~10d藉由可觸排交錯之複數個觸排而構成。即，各並列動作要素例如藉由4觸排(Bank0~Bank3)而構成，各觸排藉由複數個NAND記憶體晶片，例如2個記憶體晶片(Chip0、Chip1)而構成。
各記憶體晶片例如分別被分割為包含複數個實體區塊之平面0、平面1此2個區域(District)。平面0及平面1包含彼此獨立之周邊電路(例如，列解碼器、行解碼器、頁面緩衝器、資料快取等)。因此，藉由使用倍速模式，可對平面0及平面1同時進行刪除/寫入/讀出。
如此，NAND記憶體10之各NAND記憶體晶片可進行複數個通道之並列動作、複數個觸排之觸排交錯動作、同一觸排內之複數晶片之交錯動作、使用複數個平面之倍速模式之並列動作。再者，各記憶體晶片亦可為分割為2個以上之複數個平面之構成，或者亦可完全未被分割。
DRAM 20係於主機1與NAND記憶體10之間，作為資料傳輸用快取及作業區域用記憶體等發揮功能。記憶於DRAM 20之作業區域用記憶體中之內容，例如記憶於NAND記憶體10之各種管理表，有起動時等展開之主表(快照)、或者管理表之變更差分即日誌資訊等。
再者，亦可代替DRAM 20，使用FeRAM(Ferroelectric Random Access Memory，鐵電式隨機存取記憶體)、MRAM(Magnetoresistive Random Access Memory，磁性隨機存取記憶體)、PRAM(Phase change Random Access Memory，相變化隨機存取記憶體)等非揮發性隨機存取記憶體。於利用非揮發性隨機存取記憶體之情形時，可省略於電源切斷時使各種管理表等退避至NAND記憶體10之動作之一部分或全部。
驅動控制電路4於主機1與NAND記憶體10之間經由DRAM 20進行資料傳輸控制，並且控制SSD 100內之各構成要素。又，驅動控制電路4亦具有如下功能：對狀態顯示用LED 6供給狀態顯示用信號，並且接收來自電源電路5之電源接通重置信號，且將重置信號及時脈信號供給至驅動控制電路4內及SSD 100內之各部。
各NAND記憶體晶片係將資料刪除之單位即實體區塊排列複數個而構成。
圖2A係表示NAND記憶體晶片中所包含之1個實體區塊之構成例之電路圖。各實體區塊包含沿著X方向依序排列之(p+1)個NAND串(p為0以上之整數)。各NAND串中所包含之選擇電晶體ST1之汲極連接於位元線BL0~BLp，閘極共用連接於選擇閘極線SGD。又，選擇電晶體ST2之源極共用連接於源極線SL，閘極共用連接於選擇閘極線SGS。
各記憶體單元電晶體(亦稱作記憶體單元)MCT藉由於半導體基板上所形成之包含積層閘極構造之MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金氧半場效電晶體)構成。積層閘極構造包括隔著閘極絕緣膜形成於半導體基板上之電荷儲存層(浮動閘極電極)、及隔著閘極間絕緣膜形成於電荷儲存層上之控制閘極電極。記憶體單元電晶體MCT中，閾值電壓根據浮動閘極電極中所儲存之電子數而發生變化，且根據該閾值電壓之不同來記憶資料。記憶體單元電晶體MCT可構成為記憶1位元，亦可構成為記憶多值(2位元以上之資料)。
又，記憶體單元電晶體MCT並不限於具有浮動閘極電極之構造，亦可為MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金屬-氧化矽-氮化矽-氧化矽-矽)型等藉由使作為電荷儲存層之氮化膜界面捕捉電子而可調整閾值電壓之構造。對於MONOS構造之記憶體單元電晶體MCT而言亦同樣，可構成為記憶1位元，亦可構成為記憶多值(2位元以上之資料)。
於各NAND串中，(q+1)個記憶體單元電晶體MCT在選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間，以串聯連接各自之電流路徑之方式配置。即，複數個記憶體單元電晶體MCT以於鄰接者之間共有擴散區域(源極區域或汲極區域)之方式沿Y方向串聯連接。
於各NAND串中，自位於最靠汲極側之記憶體單元電晶體MCT開始，依序將控制閘極電極分別連接於字元線WL0~WLq。因此，連接於字元線WL0之記憶體單元電晶體MCT之汲極係連接於選擇電晶體ST1之源極，連接於字元線WLq之記憶體單元電晶體MCT之源極係連接於選擇電晶體ST2之汲極。
字元線WL0~WLq於實體區塊內之NAND串間，共用地連接記憶體單元電晶體MCT之控制閘極電極。即，區塊內位於同一列之記憶體單元電晶體MCT之控制閘極電極係連接於同一字元線WL。連接於該同一字元線WL之(p+1)個記憶體單元電晶體MCT作為1頁面(實體頁面)被處理，且針對該實體頁面進行資料之寫入及資料之讀出。
又，位元線BL0~BLp於區塊間，共用地連接選擇電晶體ST1之汲極。即，複數個區塊內位於同一行之NAND串係連接於同一位元線BL。
圖2B係例如表示以於1個記憶體單元電晶體MCT中進行2位元之記憶之4值資料記憶方式的閾值分佈之模式圖。4值資料記憶方式可將由上位頁面資料「x」與下位頁面資料「y」定義之4值資料「xy」之任一者保持於記憶體單元電晶體MCT中。
4值資料「xy」按照記憶體單元電晶體MCT之閾值電壓之順序，例如，分配有資料「11」、「01」、「00」、「10」。資料「11」為記憶體單元電晶體MCT之閾值電壓例如設為負之刪除狀態。再者，資料之分配規則並不限於此。又，亦可為對1個記憶體單元電晶體MCT進行3位元以上之記憶之構成。
於下位頁面之寫入動作中，對於資料「11」(刪除狀態)之記憶體單元電晶體MCT選擇性地寫入下位位元資料「y」，藉此寫入資料「10」。上位頁面之寫入前之資料「10」之閾值分佈位於上位頁面寫入後之資料「01」與資料「00」之閾值分佈之中間程度，亦可為比上位頁面之寫入後之閾值分佈更寬。於上位頁面之寫入動作中，對於資料「11」之記憶體單元與資料「10」之記憶體單元，分別選擇性地寫入上位位元資料「x」，藉此寫入有資料「01」及資料「00」。模擬SLC模式僅適用下位頁面進行寫入。下位頁面之寫入比上位頁面之寫入更高速。
圖3係表示驅動控制電路4之硬體之內部構成例之方塊圖。驅動控制電路4包含資料存取用匯流排101、第1電路控制用匯流排102、及第2電路控制用匯流排103。第1電路控制用匯流排102上連接著控制驅動控制電路4全體之處理器104。第1電路控制用匯流排102上經由ROM(read only memory，唯讀記憶體)控制器106連接有啟動ROM 105。啟動ROM 105中儲存有將記憶於NAND記憶體10中之各管理程式(FW：韌體)啟動之啟動用程式。
又，第1電路控制用匯流排102上連接有時脈控制器107。該時脈控制器107接收來自圖1所示之電源電路5之電源接通重置信號，並將重置信號及時脈信號供給至各部。
第2電路控制用匯流排103連接於第1電路控制用匯流排102。第2電路控制用匯流排103上連接有用以接收來自圖1所示之溫度感測器7之資料之I2 C電路108，對狀態顯示用LED 6供給狀態顯示用信號之並列IO(PIO(parallel IO))電路109，控制RS232C I/F3之串列IO(SIO(serial IO))電路110。
ATA界面控制器(ATA控制器)111、第1ECC(Error Checking and Correction，錯誤檢查與校正)電路112、NAND控制器113、及DRAM控制器114係連接於資料存取用匯流排101與第1電路控制用匯流排102之兩者。ATA控制器111經由ATA界面2而與主機1之間發送接收資料。資料存取用匯流排101上經由SRAM控制器116連接有作為資料作業區域及韌體展開區域使用之SRAM 115。記憶於NAND記憶體10之韌體於起動時，藉由記憶於啟動ROM 105之啟動用程式而傳輸至SRAM 115。
NAND控制器113包括NAND I/F117、第2ECC電路118、及DMA(Direct memory access，直接記憶體存取)傳輸控制用DMA控制器119。NAND I/F117係進行與NAND記憶體10之界面處理。DMA傳輸控制用DMA控制器119係進行NAND記憶體10與DRAM 20間之存取控制。第2ECC電路118進行第2校正碼之編碼，又，進行第1錯誤校正碼之編碼及解碼。
第1ECC電路112進行第2錯誤校正碼之解碼。第1錯誤校正碼、第2錯誤校正碼例如為漢明碼、BCH(Bose Chaudhuri Hocqenghem，波士-削大立-胡昆罕)碼、RS(Reed Solomon，雷德-所羅門)碼或者LDPC(Low Density Parity Check，低密度奇偶校驗)碼等，第2錯誤校正碼之校正能力設為比第1錯誤校正碼之校正能力更高。第1錯誤校正碼例如由自主機1向SSD 100進行存取之存取單位即扇區單位之資料而生成。另一方面，第2錯誤校正碼例如由將複數個扇區匯總之頁面單位之資料而生成。又，為了進行錯誤檢測，亦可對扇區單位之資料賦予CRC(Cyclic Redundancy Check，循環冗餘檢查)碼。
如圖1所示，於NAND記憶體10中，4個並列動作要素10a~10d經由各複數位元之4個通道而並聯連接於驅動控制電路4內部之NAND控制器112，且可使4個並列動作要素10a~10d並列動作。又，各通道之NAND記憶體10被分割為可觸排交錯之4個觸排，可對各記憶體晶片之平面0及平面1同時進行存取。因此，每一通道可大致同時控制最大8個實體區塊(4觸排×2平面)。即，可對最大8個實體區塊同時執行寫入等處理。
圖4係表示圖1所示之一個NAND記憶體晶片中所包含之NAND型快閃記憶體之一例之功能方塊圖。
記憶體單元陣列201包含複數條位元線、複數條字元線及共用源極線，例如將包含EEPROM(Electrically Erasable Programmable Read-Only Memory，電子可抹除可程式化唯讀記憶體)單元之可電性改寫資料之記憶體單元配置成矩陣狀。該記憶體單元陣列201上連接有用以控制位元線之位元線控制電路202及字元線控制電路206。
位元線控制電路202經由位元線讀出記憶體單元陣列201中之記憶體單元之資料，或者經由位元線檢測記憶體單元陣列201中之記憶體單元之狀態。進而，位元線控制電路202經由位元線對記憶體單元陣列201中之記憶體單元施加寫入控制電壓以對記憶體單元進行寫入。位元線控制電路202上連接有行解碼器203、及資料輸入輸出緩衝器204。
位元線控制電路202內之資料記憶電路藉由行解碼器203而選擇。讀出至資料記憶電路之記憶體單元之資料經由上述資料輸入輸出緩衝器204自資料輸入輸出端子205向外部輸出。資料輸入輸出端子205連接於記憶體晶片外部之驅動控制電路4。
該驅動控制電路4接收自資料輸入輸出端子205輸出之資料。進而，驅動控制電路4輸出控制NAND型快閃記憶體之動作之各種指令CMD、位址ADD、及資料DT。自驅動控制電路4輸入至資料輸入輸出端子205之寫入資料經由資料輸入輸出緩衝器204，供給至藉由行解碼器203選擇之資料記憶電路。又，自驅動控制電路4輸入至資料輸入輸出端子205之指令及位址被供給至控制信號及控制電壓產生電路207。
字元線控制電路206連接於記憶體單元陣列201。該字元線控制電路206選擇記憶體單元陣列201中之字元線，對所選擇之字元線施加讀出、寫入或者刪除所需之電壓。
記憶體單元陣列201、位元線控制電路202、行解碼器203、資料輸入輸出緩衝器204、及字元線控制電路206連接於控制信號及控制電壓產生電路207，且藉由該控制信號及控制電壓產生電路207而控制。
控制信號及控制電壓產生電路207連接於控制信號輸入端子208，且藉由自驅動控制電路4經由控制信號輸入端子208輸入之/ALE(位址‧鎖存‧賦能)、/CLE(指令‧鎖存‧賦能)、/WE(寫入‧賦能)等各種控制信號，及自驅動控制電路4經由資料輸入輸出端子205及資料輸入輸出緩衝器204輸入之指令CMD而控制。
該控制信號及控制電壓產生電路207於資料之寫入時產生字元線或位元線之電壓，並且產生供給至井之電壓。控制信號及控制電壓產生電路207例如包含如電荷泵電路般之升壓電路，且可生成程式電壓或讀出電壓、刪除電壓。
進而，控制信號及控制電壓產生電路207如後述般，可變更讀出電壓之位準。即，控制信號及控制電壓產生電路207接收經由控制信號輸入端子208輸入之各種控制信號、經由資料輸入輸出端子205及資料輸入輸出緩衝器204輸入之指令CMD，且具有於讀出動作時使施加至字元線之電壓朝+方向、或-方向位移之功能。
上述位元線控制電路202、行解碼器203、字元線控制電路206、控制信號及控制電壓產生電路207構成寫入電路、及讀出電路。
記憶體單元陣列201除了用以儲存本體資料之記憶區域以外，還具有記憶ECC(Error Correction Code，錯誤校正碼)之記憶區域201-1。
圖5表示記憶體單元陣列201之1頁面之構成。各頁面由記憶用戶資料之資料區域與記憶ECC之ECC區域構成。再者，各頁面中亦可包含控制信號及控制電壓產生電路207所利用之內部旗標資料等。
圖6表示圖1所示之DRAM 20之記憶內容。DRAM 20藉由韌體區域20-1、表區域20-2、資料區域20-3所構成。韌體區域20-1中記憶有驅動控制電路4之動作所需之韌體。表區域20-2中記憶有例如後述之讀出動作所需之管理表。資料區域20-3例如作為寫入快取、或讀取快取而被利用。
韌體區域20-1能夠作為驅動控制電路4之動作所需之韌體之中，圖3所示之SRAM 115中儲存不了的展開區域而利用。表區域20-2包含用以管理DRAM 20之資料區域20-3中之寫入快取、讀取快取機構的快取管理表，及用以管理自主機裝置1輸入之邏輯位址與NAND記憶體10之實體位址之對應關係的邏輯-實體位址變換表等。
DRAM 20之記憶內容之中，尤其表區域20-2中所包含之邏輯-實體位址變換表等之主表係於記憶體系統之電源斷開時，保存於NAND記憶體10之保持區域中。又，該主表係於記憶體系統之電源接通時，自NAND記憶體10之保持區域讀出，並且載入於DRAM 20之表區域20-2中。又，資料區域20-3中所包含之最新之資料於記憶體系統之電源斷開時，記憶於藉由邏輯-實體位址變換表所指示之NAND記憶體10之特定之位置且非揮發化。
(位移讀出動作)
第1實施形態係為了提高記憶體系統之可靠性，於記憶體系統之使用之初期及特定之時間經過後，使NAND型快閃記憶體之讀出位準發生變化。所謂使用之初期，例如係指於記憶體系統出貨後，用戶實際開始使用記憶體系統時。所謂特定之時間經過後，可藉由計測實際時間來決定，亦可於記憶體系統內部藉由對NAND型快閃記憶體重複特定之動作(寫入、讀出、或刪除動作)之次數來決定。
與記憶於記憶體單元之資料對應之閾值電壓如上述般，藉由程式干擾(PD)、讀取干擾(RD)、資料保存(DR)而變化。
如圖7A所示，於記憶體單元受到PD及RD之影響之情形時，記憶體單元之閾值電壓之分佈如虛線所示般以變高之方式變化。因此，用以讀出預設之各閾值電壓之讀出電壓(位準)VA、VB、VC及供給至非選擇單元之讀出電壓Vread係比變化之各閾值電壓更低。因此，於此情形時，無法正確地讀出資料。
關於記憶體單元所受到之程式干擾之影響，例如揭示於日本專利特開2008-117471號公報(主張作為美國專利編號7613048而註冊之美國申請案11/934330的優先權)。關於記憶體單元所受到之讀取干擾之影響，例如揭示於日本專利特開2004-326867號公報(主張作為美國專利編號7099190註冊之美國申請案10/822177的優先權)。該等之全內容以參照之方式編入本文中。
另一方面，如圖7B所示，於記憶體單元受到DR之影響之情形時，記憶體單元之閾值電壓之分佈如虛線所示般以變低之方式變化，因此，用以讀出預設之各閾值電壓之讀出位準VA、VB、VC比變化之各閾值電壓更高，因而無法正確地讀出資料。
關於記憶體單元之資料保存特性，例如揭示於日本專利特開2008-269473號公報(主張美國申請案12/107984的優先權)，該等之全內容以參照之方式編入本文中。
與PD、RD、DR關連之現象如圖7A、7B所示，並不限於記憶3值以上之資料之記憶體單元(MLC:Multi Level Cell，多層單元)之情形，如圖8A、8B所示，於記憶2值資料之記憶體單元(SLC:Single Level Cell，單層單元)之情形時亦同樣。其中，MLC之情形相比於SLC之情形，閾值分佈間之範圍之限制更嚴格，因而PD、RD、DR之影響更顯著。
於第1實施形態中，根據非揮發性半導體記憶裝置之使用狀況可使讀出位準變化。即，於自受到PD、RD之影響之記憶體單元讀出資料之情形時，如圖7A、圖8A中虛線所示，將讀出位準VA、VB、VC設定得比預設之讀出位準更高。結果，因各讀出位準VA、VB、VC位於各閾值電壓分佈之間，故而能夠正確地讀出資料。又，讀出電壓Vread亦設定得比預設之讀出位準更高。結果，讀出電壓Vread設定為比最高之閾值電壓分佈更高，因而能夠正確地讀出資料。
另一方面，於自受到DR之影響之記憶體單元讀出資料之情形時，如圖7B、圖8B中虛線所示，讀出位準VA、VB、VC設定為比預設之讀出位準更低。結果，因各讀出位準VA、VB、VC位於各閾值電壓分佈之間，故而能夠正確地讀出資料。
無論記憶體單元是否受到PD、RD之影響，可藉由例如記憶體單元之寫入次數、刪除次數、讀出次數、1次寫入中施加程式電壓之次數(程式循環次數)、1次刪除中施加刪除電壓之次數(擦除循環次數)等而判別。
又，無論記憶體單元是否受到DR之影響，可藉由記憶體單元是否長時間存取來判斷。記憶體單元是否長時間放置，可例如根據搭載有記憶體系統之個人電腦之日誌等來判斷。進而，記憶體單元之資料保存特性根據記憶體系統所放置之環境溫度而變化，因而亦可作為環境溫度是否受到DR之影響之判斷基準。例如，一般認為，將記憶體系統放置於高溫下之情形時閾值電壓分佈降低之時間，比將記憶體系統放置於低溫下之情形時閾值電壓分佈降低之時間更短。環境溫度，例如可利用溫度感測器7來獲取。
上述寫入次數、刪除次數、讀出次數、循環次數、放置時間、環境溫度藉由記憶體系統內之管理表而管理。
圖9表示記憶於圖6所示之DRAM 20之表區域20-2中之管理表MT之欄位構成之一例。記錄於管理表之資料可根據記憶體系統之用途任意設定。於圖9所示之管理表之情形時，例如對應於實體區塊編號，來設定刪除次數、寫入次數、循環次數、讀出次數、放置時間、環境溫度。
此處，隨著由區塊之刪除次數或寫入次數所規定之改寫次數(W(Write)/E(Erase)次數)增加，閘極絕緣膜劣化，寫入速度增快。因此，改寫次數較多之(特定之時間經過後)記憶體單元，相比於改寫次數較少之(初期)記憶體單元，更容易受到PD及RD之影響。即，改寫次數較多之記憶體單元相比於改寫次數較少之記憶體單元，於受到相同應力之情形時閾值電壓變高之量較大。
對此，本實施形態之記憶體系統於規定改寫次數之刪除次數或寫入次數達到特定值之情形時，藉由使讀出位準VA、VB、VC或讀出電壓Vread位移得略高(+位移)便可進行正確之讀出。特定值係例如於NAND型快閃記憶體製造時之記憶體單元特性之評估階段所規定者，可設定為比改寫保證次數更小之值。
為了規定改寫次數，使用刪除次數或使用寫入次數為任意，可使用其中一者，亦可使用兩者。寫入係以頁面單位來進行，刪除係以區塊單位來進行。然而，NAND型快閃記憶體一般而言僅對1頁面進行進行1次寫入直至刪除為止。因此，於監控改寫次數之用途中，大多情形時只要管理刪除次數便足夠。
又，另一方面，亦可藉由各區塊中之寫入次數自身，一定程度地預估PD之影響。相對於構成區塊之各頁面以怎樣之順序進行程式係藉由規格來規定，對各頁面逐次進行寫入。因此，若管理對區塊內之哪一頁面為止進行寫入，則可判斷記憶於該區塊內之記憶體單元中之資料以何種程度朝+方向位移。
對此，於各區塊中之寫入次數達到特定值(例如，對構成區塊之所有頁面之一半為止進行寫入之情形時之寫入次數)之情形時，亦可使讀出位準VA、VB、VC或讀出電壓Vread位移得略高(+位移)。特定值例如根據NAND型快閃記憶體製造時之記憶體單元特性之評估階段或對各頁面之寫入之順序等來規定。
又，循環次數係表示於1次寫入中施加程式電壓(程式脈衝)之次數、及1次刪除中施加刪除電壓(擦除脈衝)之次數中之至少一者。
如上述般，記憶體單元隨著寫入次數增加而閘極絕緣膜劣化，寫入速度增快。因此，於為了設定與特定之資料對應之閾值電壓而必須進行例如10次程式電壓之施加之情形時，以8次程式電壓之施加便結束寫入係指記憶體單元發生劣化。認為於記憶體單元劣化之狀態下受到PD之影響之情形時，閾值電壓之變化量會變得更大。
對此，本實施形態之記憶體系統於寫入循環次數達到特定值之情形時，藉由使讀出位準VA、VB、VC或讀出電壓Vread位移得略高(+位移)便可進行正確之讀出。特定值係例如於NAND型快閃記憶體製造時之記憶體單元特性之評估階段中規定者。
又，記憶體單元隨著寫入次數增加而閘極絕緣膜劣化，刪除速度變慢。因此，於為了設定與刪除狀態對應之閾值電壓而必須進行例如1次刪除電壓之施加之情形時，以3次刪除電壓之施加才結束刪除係指記憶體單元發生劣化。認為於記憶體單元劣化之狀態下受到PD之影響之情形時，閾值電壓之變化量會變得更大。
對此，本實施形態之記憶體系統於刪除循環次數達到特定值之情形時，藉由使讀出位準VA、VB、VC或讀出電壓Vread位移得略高(+位移)便可進行正確讀出。特定值例如係於NAND型快閃記憶體製造時之記憶體單元特性之評估階段中規定者。
又，另一方面，隨著讀出次數增加而對RD之影響進行積算，注入至非選擇記憶體單元之電子量增加。於記憶於NAND型快閃記憶體之資料之中，在對例如驅動控制電路4之韌體等進行一次寫入之後不進行更新，僅進行讀出動作。因此，即便於改寫次數較少之情形時，亦存在藉由重複受到RD之影響而導致閾值電壓分佈朝+方向位移之可能性。
對此，本實施形態之記憶體系統於讀出次數達到特定值之情形時，藉由使讀出位準VA、VB、VC或讀出電壓Vread位移得略高(+位移)便可進行正確讀出。特定值例如係於NAND型快閃記憶體製造時之記憶體單元特性之評估階段中規定者。
再者，存在因讀出次數之增加亦導致閘極絕緣膜劣化從而寫入速度變快之可能性。因此，讀出次數較多之記憶體單元相比於讀出次數較少之記憶體單元，存在更容易受到PD及RD之影響之可能性。對此，於讀出次數達到任意之規定值之情形時，亦可使讀出位準VA、VB、VC或讀出電壓Vread位移得略高。即，亦可將讀出次數與改寫次數同樣地用作指示絕緣膜之劣化之因數。
針對各個區塊之刪除次數、寫入次數、讀出次數、循環次數例如藉由驅動控制電路4計數，且將計數值寫入至管理表MT中。再者，關於將讀出次數用於預估RD所引起之閾值電壓之位移量之情形時，於將區塊內之資料刪除或者無效化之情形時對值進行重置。這是因為新寫入至該區塊內之資料於最初被讀出之前，不會受到RD之影響。另一方面，關於將讀出次數與改寫次數同樣地用作指示絕緣膜之劣化之因數之情形時，即便於將區塊內之資料刪除或者無效化之情形時亦繼續保持值。這是因為絕緣膜之劣化為該區塊固有之物理性問題。
放置時間如上述般，藉由系統日誌等設定。又，例如，寫入至各個區塊中之資料之放置時間係記憶最初將資料寫入至記憶體單元時之時刻，且能夠求出該寫入之時刻與自例如主機裝置1通知之目前時刻之差分。或者，亦可藉由記憶體系統內進行特定之事件之次數來求出放置時間。例如，NAND型快閃記憶體中包含每次刪除區塊內之資料時遞增之計數器，若於資料寫入時記憶計數值，則可藉由與目前之計數值之差分預估一定程度之放置時間。或者，亦可藉由記憶體系統內部之計時器測定放置時間。
環境溫度根據例如溫度感測器7之輸出信號，藉由驅動控制電路4記錄於管理表MT中。例如，將資料寫入至區塊時之溫度被記錄於管理表MT中。或者，上述放置時間內之平均溫度亦可按照特定之時序加以記憶。於獲取環境溫度之情形時，宜為溫度感測器7接近NAND記憶體10設置。
圖10表示位移讀出動作之一例。位移讀出動作可由各種方法來進行，可根據記憶體系統之使用環境選擇最佳之讀出而使用。換言之，圖10中之各步驟無須全部執行，可根據記憶體系統之使用環境僅執行特定之步驟。又，各步驟之執行順序為一例，可根據記憶體系統之使用環境更換順序。
圖10中，驅動控制電路4於位移讀出動作時，首先參照管理表MT(S11)。繼而，判別記錄於管理表MT中之刪除次數、寫入次數、循環次數、讀出次數是否為規定值內(S12-S15)。即，判別記憶體單元是否受到PD、RD之影響。於其結果為所有次數為規定值以內之情形時，判斷為驅動控制電路4未受到PD、RD之影響，使用預設之讀出位準執行讀出動作(S16)。
另一方面，於刪除次數、寫入次數、循環次數、讀出次數之中之任一者超過規定值之情形時，驅動控制電路4判別放置時間是否較長(S17)。放置時間之判斷基準為規定為例如1日以上之任意之時間。於放置時間較短之情形時，認為相比於DR之影響，PD、RD之影響更大，因而使讀出位準VA、VB、VC及讀出電壓Vread位移得高，執行+位移讀出動作(S18)。又，於步驟S17中，於判斷為放置時間較長之情形時，認為比起PD、RD之影響，DR之影響更大，因而使讀出位準VA、VB、VC位移得低，執行-位移讀出動作(S19)。
驅動控制電路4於+位移讀出動作、-位移讀出動作時，可藉由輸入至NAND記憶體10之指令CMD、位址ADD、及資料DT來設定讀出位準VA、VB、VC、及Vread。驅動控制電路4例如藉由指令指定+位移或-位移，並藉由位址指定讀出位準VA、VB、VC或讀出電壓Vread。進而，藉由資料指定位移量。圖4所示之控制信號及控制電壓產生電路207係根據該等指令與位址信號及資料，產生+位移讀出動作及-位移讀出動作所需之電壓。
再者，+位移讀出動作(S18)及-位移讀出動作(S19)並不限於1次，亦可執行複數次。於執行複數次之情形時，亦可於各個位移讀出動作中，使朝+方向之位移量或朝-方向之位移量變化。
於上述各讀出動作之後，驅動控制電路4進行ECC判定(S20)。即便於錯誤位元數多於規定值之情形時，即，即便於進行+位移或-位移讀出動作而可進行讀出資料之ECC校正之情形時，錯誤位元數多於規定值之情形亦存在即便今後進行位移讀出亦無法進行資料之讀出之可能性，因而針對該區塊執行更新動作(S21、S22)。即，讀出對象之區塊之資料被重新複製於刪除區塊中。
較理想的是更新動作中複製資料之目的地之刪除區塊為刪除次數、程式次數較少之區塊，絕緣膜之劣化較小。可藉由更新動作消除因至少DR之影響所引起之閾值電壓之降低，本實施形態中亦可不必執行S21、S22之步驟。
再者，即便例如S12中刪除次數為規定值內，若放置時間較長則亦存在記憶體單元之閾值電壓朝-方向位移之可能性。因此，即便於S12-S15之判斷中判斷為規定值以內之情形時，亦能以與S17相同或不同之基準，判斷放置時間是否較長，並根據判斷結果進行預設讀出、+位移讀出、-位移讀出。
又，對S17中之放置時間設置複數個階段，若超過PD、RD之影響與DR之影響保持平衡之時間即第1放置時間則進行+位移讀出，若超出第1放置時間，且超出低於預設之閾值之時間即第2放置時間則進行預設讀出，若超過第2放置時間則執行-位移讀出。
根據上述第1實施形態，考慮程式干擾PD、讀取干擾RD、資料保存DR之影響，將讀出位準VA、VB、VC，及讀出電壓VREAD朝+方向、或-方向位移。因此，無論PD、RD、DR之影響如何，均可正確讀出資料。因此，可構築可靠性高之記憶體系統。
圖11係表示第1實施形態之變形例，且表示使用狀態資料之管理表之例。驅動控制電路4例如於電源起動時、或預先規定之時序針對每個頁面或區塊進行監控讀取，並將此時之狀態記錄於管理表中。監控讀取係改變讀出位準例如進行3次。
具體而言，例如進行預設之讀出位準之讀出、使讀出位準位移得高(+位移)之讀出、及使讀出位準位移得低(-位移)之讀出。針對該等之每次讀出檢測ECC錯誤位元數，將錯誤位元數最少之讀出位準作為狀態資料記錄於管理表中。作為狀態資料，為預設讀取、+位移讀出、-位移讀出中之一個。於實際之讀出時，根據記憶於管理表之狀態資料設定讀出位準。又，此時之位移值係針對上述般之每一改寫次數設定任意之電壓。
圖12係表示第1實施形態之變形例，且表示使用狀態資料之讀出動作之例。於該例之情形時，當開始讀出動作時，參照管理表MT(S11)，判別狀態資料之內容(S23)。此處，管理表將例如針對各頁面、區塊、平面、或晶片於何種條件下進行讀取作為狀態資料而保持。於何種條件下讀取為預設讀取、+位移讀出、-位移讀出等之條件。於其結果為狀態資料為預設讀取之情形時，讀出位準及讀出電壓Vread以預設之位準執行讀出動作(S16)。又，於+位移讀出之情形時，在已使讀出位準VA、VB、VC及讀出電壓Vread位移得高之狀態下執行讀出動作(S18)。進而，於狀態資料為-位移讀出之情形時，在已使讀出位準VA、VB、VC位移得低之狀態下執行讀出動作(S19)。
於該等讀出動作之後，與圖10所示之例同樣地，進行ECC判定(S20)。於其結果為錯誤位元數多於規定值之情形時，針對該區塊執行更新動作(S21、S22)。即，區塊之資料重新被複製於刪除區塊中。
根據圖11及圖12所示之變形例，考慮程式干擾PD、讀取干擾RD、資料保存DR之影響將讀出位準VA、VB、VC及讀出電壓Vread朝+方向、或-方向位移，因而無論PD、RD、DR之影響如何，均可正確讀出資料。
位移讀出動作並不限於圖10至圖12所示之情形，例如亦可使用記錄於管理表中之溫度資料來使讀出位準、讀出電壓發生變化。例如於溫度較高之情形時，進行降低PD、RD之影響之讀出之情形時，亦可執行將讀出位準VA、VB、VC及讀出電壓Vread朝+方向位移之+位移讀出動作。又，於進行降低DR之影響之讀出之情形時，亦可執行將讀出位準VA、VB、VC朝-方向位移之-位移讀出動作。藉由該讀出動作，無論PD、RD、DR之影響如何，均可正確讀出資料。
再者，於可忽略DR之系統、例如不斷地高速覆寫資料之系統或者具有更新DR較差之區塊的更新功能之系統(例如，日本專利特開2009-205578號公報(主張美國申請案12/529282的優先權))中適用本實施形態之情形時，考慮DR之劣化之必要性較小。因此，亦可設為省略-方向之位移讀出，而將讀出位準朝+方向(閾值電壓變高之方向)位移且僅進行1次讀取之構成。
又，於伺服器等之讀出動作支配性地一直運轉之系統中適用本實施形態之情形時，亦可設為省略+方向之位移讀出，參照放置時間，且於放置時間為規定值以上之情形時將讀出位準VA、VB、VC朝-方向位移之-位移讀出動作僅執行1次之構成。
進而，於自記憶體單元讀出資料之情形時，改變讀出時間來讀取亦有效。即，於讀出時，可進行如消除記憶體單元間之耦合般之讀出，或如消除鄰接位元線之雜訊般之讀出，或者改變記憶體單元之感測節點之預充電電壓，或者改變讀出時之感測次數或感測時間。
又，於本實施形態中，已對藉由管理表MT針對每一區塊管理改寫次數進行了說明，但並不限定於此。例如，於NAND記憶體10中之各區塊之改寫次數(刪除次數或寫入次數)被實質均衡化之損耗平均處理由驅動控制電路4執行之情形時，無須針對每一區塊來判斷位移讀出。驅動控制電路4於任意之區塊之改寫次數達到規定值之情形時，將NAND記憶體10之所有區塊視作達到大致相同之改寫次數，於以後之讀出動作中，亦可對NAND記憶體10之所有區塊適用共用之條件(預設讀出、+位移讀出、-位移讀出)。
(第2實施形態)
其次，對第2實施形態進行說明。上述第1實施形態係為了降低PD、RD、DR之影響，而參照管理表MT，使讀出位準VA、VB、VC或讀出電壓Vread朝+方向或-方向變化來進行讀出動作。於該讀出動作之後，判定ECC，且於錯誤位元數較多之情形時，更新該區塊。
對此，第2實施形態係於最初之讀出時之ECC之錯誤校正中錯誤位元數較多而無法進行ECC之錯誤校正(ECC錯誤)之情形時，進行位移讀出(重試讀出)。進而，藉由再次執行ECC之錯誤校正，可改善系統之不良率。
圖13、圖14表示第2實施形態。如圖13所示，首先，例如藉由預設之讀出位準自記憶體單元讀出資料(S31)。繼而，判定是否可進行ECC校正(S32)。於其結果為錯誤位元數較少可進行ECC之錯誤校正之情形時，讀出動作結束。又，於錯誤位元數較多而無法進行ECC之錯誤校正之情形時，執行重試讀出(S33)。
圖14表示重試讀出之一例。於該重試讀出中，首先使讀出位準位移成比預設之讀出位準例如更高，進行+位移讀出動作(S41)。然後，判定是否可進行ECC校正，且判定是否能夠正常執行錯誤校正(S42)。
於無法正常執行錯誤校正之情形時，判別+位移讀出動作是否已進行規定次數、例如2次(S43)。於其結果為2次以下之情形時，再次進行+位移讀出動作(S41)。此時，使讀出位準位移成比前一次更高，進行+位移讀出動作。然後，判定是否可進行ECC校正，且判定是否能夠正常執行錯誤校正(S42)。
於能夠正常執行錯誤校正之情形時結束重試讀出，於尚無法正常執行錯誤校正之情形時，判別+位移讀出動作是否已執行規定次數、例如2次(S43)。於該情形時，因為已進行第2次，故而將讀出位準之位移方向反轉。
即，使讀出位準位移成比預設之讀出位準例如更低，進行-位移讀出動作(S44)。然後，判定是否可進行ECC校正，且判定是否能夠正常執行錯誤校正(S45)。
於無法正常執行錯誤校正之情形時，判別-位移讀出動作是否已進行規定次數、例如2次(S46)。於其結果為2次以下之情形時，再次進行-位移讀出動作(S44)。此時，使讀出位準位移成比前一次更低，進行-位移讀出動作。然後，判定ECC，且判定是否能夠正常執行錯誤校正(S45)。
於能夠正常執行錯誤校正之情形時結束重試讀出，於尚無法正常執行錯誤校正之情形時，判別-位移讀出動作是否已進行規定次數、例如2次(S46)。於該情形時，因已進行第2次，故而即便進行位移讀出亦判斷為無法讀出資料，驅動控制電路4對主機裝置1送回表示讀出錯誤結束之狀態(S47)。
於上述重試讀出中，重試次數於+方向、-方向上均設為2次。然而，並不限定於此，亦可於+方向、-方向上設為1次或3次以上。又，於上述重試讀出中，於使讀出位準最初朝+方向位移後，進而朝-方向位移，但並不限定於此，亦可於使讀出位準最初朝-方向位移後，進而朝+方向位移。又，亦可根據記憶體系統之使用環境，執行+位移讀出、-位移讀出中之其中一者。
又，於上述重試讀出中，S47中送回表示讀出錯誤結束之狀態。然而，於記憶體系統如圖3所示般進行2階段之錯誤校正之情形時，判斷S32、S42、S45中之ECC校正中是否可利用第2ECC電路118進行錯誤校正，於S47中，亦可藉由第1ECC電路112進行錯誤校正。藉此，可減少藉由消耗電力較大而處理耗費時間之第1ECC電路112進行錯誤校正之機會。
根據上述第2實施形態，於資料讀出中，於無法進行錯誤校正(ECC錯誤)之情形時，將讀出位準朝+方向或-方向位移來進行重試讀出。因此，能夠除去程式干擾PD、讀取干擾RD之影響或資料保存DR之劣化之影響，從而可正確讀出資料。因此，可提高記憶體系統之可靠性。
於上述第2實施形態中，重試讀出動作並不限於圖14所示之方法，亦可改變讀出時間來進行讀取。具體而言，例如可適用鄰接記憶體單元之先讀取技術。關於該先讀取技術，揭示於日本專利特開2004-326866號公報(主張作為美國專利編號6879520而註冊之美國申請案10/601006的優先權)、日本專利特開2009-70501號公報(主張美國申請案12/209486的優先權)。該等之全內容以參照之方式編入本文中。
於日本專利特開2004-326866號公報中所揭示之先讀取技術中，例如讀出連接於字元線WLn之記憶體單元之資料之情形時，首先，讀出連接於字元線WLn+1之記憶體單元之資料。於讀出連接於字元線WLn之記憶體單元時，根據自連接於字元線WLn+1之記憶體單元所讀出之資料的閾值電壓，使讀出位準VA、VB、VC位移得略高而執行讀出動作。藉此能夠除去鄰接單元之寫入之影響，從而能夠正確讀出資料。
又，於日本專利特開2009-70501號公報所揭示之先讀取技術中，於例如讀出連接於字元線WLn之記憶體單元之資料之情形時，首先，讀出連接於字元線WLn+1之記憶體單元之資料。於讀出連接於字元線WLn之記憶體單元時，根據自連接於字元線WLn+1之記憶體單元所讀出之資料的閾值電壓，使施加至非選擇字元線WLn+1之讀出電壓Vread位移得高，並藉由耦合而使選擇字元線WLn之位準上升。藉此能夠除去鄰接單元之寫入之影響，能夠正確讀出資料。
上述鄰接記憶體單元之先讀取技術必須於讀出連接於選擇字元線之記憶體單元之資料之前，讀出連接於非選擇字元線之記憶體單元之資料，因而讀出時間緩慢。因此，於採用鄰接記憶體單元之先讀取技術之NAND型快閃記憶體由記憶體系統採用之情形時，亦可根據系統之用途轉換先讀取技術。例如，可於重試讀出時將先讀取設為ON，於通常讀出時將先讀取設為OFF。
進而，第2實施形態亦可變更讀出時之感測時間。如上述般，受到PD之影響之記憶體單元使閾值電壓位移得高。因此，相對於讀出電壓Vread，單元電晶體變得難以導通。對此，提高施加至非選擇字元線之讀出電壓Vread並進行重試讀出。於此情形時，選擇字元線之電位藉由與非選擇字元線之耦合而上升。因此，能夠增加流經連接於選擇字元線之單元電晶體中之電流Icell。因此，能夠正確讀出資料，從而能夠提高系統之可靠性。
又，於重試讀出中，可改變讀出時之感測節點之預充電電壓，或者可改變讀出時之感測次數。
(第3實施形態)
圖15表示第3實施形態。第3實施形態為組合第1、第2實施形態之讀出動作。即，第1實施形態中所說明之監控讀取係於電源起動時或任意之時序執行。與此相對，第3實施形態係於讀出動作中，發生ECC錯誤之情形時，進行將讀出位準朝+/-兩方位移而進行讀出動作，並將此時之狀態資料記錄於管理表中，且於下一讀出動作中，根據記錄於管理表中之狀態資料進行讀出動作。
如圖15所示，例如藉由預設之讀出位準進行讀出動作(S51)。然後，判定是否可進行ECC校正(S52)。於該判定之結果為發生ECC錯誤之情形時，例如首先使讀出位準位移得略高，執行+位移讀出(S53)。於該讀出後，再次判定是否可進行ECC校正(S54)。於該判定之結果為未發生ECC錯誤之情形時，將表示+位移之狀態資料記錄於管理表MT中(S55)。該情形時之狀態資料中例如包含表示朝+方向之位移之資料及表示位移量之資料。
另一方面，於步驟S54之判定之結果為發生ECC錯誤之情形時，例如使預設之讀出位準位移得略低，執行-位移讀出(S56)。於該讀出後，判定是否可進行ECC校正(S57)。於該判定之結果為未發生ECC錯誤之情形時，將表示-位移之狀態資料記錄於管理表MT中(S58)。於該情形時之狀態資料中，例如包含表示朝-方向之位移之資料及表示位移量之資料。
又，於S57中之判定之結果為發生ECC錯誤之情形時，即便使讀出位準朝+方向位移(S53)，使讀出位準朝-方向位移(S56)，亦表示ECC錯誤尚未消除，因而驅動控制電路4相對於主機裝置1送回表示讀出錯誤結束之狀態(S59)。管理表中例如記錄有表示讀出對象之區域不可使用之資料。
再者，於本實施形態中，分別逐次進行+方向之位移讀出與-方向之位移讀出，但亦可如第2實施形態，進行複數次位移讀出。例如，即便於S53中進行+位移讀出而ECC錯誤未消除之情形時，亦可使朝+方向之位移量增加後，再次進行ECC判定。又，例如，即便於S56中進行-位移讀出而ECC錯誤未消除之情形時，亦可使朝-方向之位移量增加後，再次進行ECC判定。
又，於S52中之ECC判定係並非判定是否發生ECC錯誤而判定可進行ECC校正之情形時，亦可對錯誤位元數是否為規定值以下進行判斷。例如，於S52中可校正之範圍內，錯誤位元數超過規定值之情形時，於S53中執行+位移讀出。於S54中再次進行ECC判定時，若錯誤位元數比S52之情形減少，則S55中將+位移量記錄於管理表中。
另一方面，於S53中執行+位移讀出、S54中再次進行ECC判定時錯誤位元數增加或發生ECC錯誤之情形時，於S56中執行-位移讀出。於S57中再次進行ECC判定時若錯誤位元數比S52之情形時減少，則於S58中將-位移量記錄於管理表中。於S56中執行-位移讀出，於S57中再次進行ECC判定時錯誤位元數增加或發生ECC錯誤之情形時，認為預設之讀出位準為最佳。因此，可於管理表中記錄預設之讀出位準。於該情形時，亦可將+方向之位移讀出與-方向之位移讀出分別逐次進行，亦可如第2實施形態般，進行複數次位移讀出。於進行複數次位移讀出之情形時，即便未進行規定次數之位移，亦比以前一次位移量進行ECC判定之情形時錯誤位元數增加。於該情形時，同方向上不再次進行位移，可將位移方向反轉。
如此，於管理表MT中記錄有用以讀取該區塊之最佳之讀出位準之位移資料。然後，於執行該區塊之讀出動作之情形時，與第1實施形態同樣地，首先，參照管理表MT，將記錄於該管理表MT中之位移資料讀出。根據該讀出之位移資料設定讀出位準，並執行讀出動作。
根據上述第3實施形態，於發生ECC錯誤之情形時，將讀出位準朝+/-之兩方位移進行讀出動作，檢測未發生ECC錯誤之讀出位準，並將此時之位移資料記錄於管理表MT中，於下一讀出動作中，根據記錄於管理表MT之位移資料設定讀出位準來進行讀出動作。因此，可藉由對於該區塊而言最佳之讀出位準來讀出資料，因而能夠正確讀出資料，從而可提高系統之可靠性。
又，根據第3實施形態，於讀出動作中，於發生ECC錯誤之情形時，或者於錯誤位元數超過規定值之情形時，立即更新管理表，因而相比於上述監控讀取而更具有即效性。
進而，於讀出區塊之資料時，根據記錄於管理表MT之位移資料，最初便能夠以最佳之讀出位準讀出資料，因而相比於重試讀出能夠進一步將讀出速度高速化，從而可提高性能。
(第4實施形態)
圖16表示第4實施形態。第4實施形態適用於藉由更新動作來降低DR之影響之系統。於為此種系統之情形時，考慮PD、RD之影響來執行讀出動作。
如圖16所示，首先，使用預設之讀出位準讀出資料，進行是否可進行ECC校正之判定(S61、S62)。於其結果為可利用ECC進行校正之情形時，處理結束。另一方面，於發生ECC錯誤之情形時，進行+位移讀出動作及ECC判定(S63、S64)。於其結果為可利用ECC進行校正之情形時，處理結束。另一方面，於發生ECC錯誤之情形時，藉由比預設之讀出位準更低之位準執行-位移讀出動作(S71)。然後，進行ECC判定(S72)。於其結果為可利用ECC進行校正之情形時，雖可直接結束，但因知道DR已發生劣化，故而例如執行更新動作以改善DR(S73)。又，於發生ECC錯誤之情形時，相對於主機1發回錯誤狀態。或者於驅動控制電路可執行2階段之錯誤校正之情形時，藉由第1ECC電路112例如執行裏德所羅門處理，以試圖恢復資料。
另一方面，於步驟S64中可進行ECC之校正之狀態下處理結束後，例如設定用以進行其他讀出之指令之情形時(S65)，以與步驟S63相同之位移位準來進行+位移讀出動作(S66)。然後，進行ECC判定(S67)，於可利用ECC進行校正之情形時，處理結束，於發生ECC錯誤之情形時，例如使用預設之讀出位準執行讀出動作(S68)。然後，進行ECC判定(S69)，於可利用ECC進行校正之情形時，雖可直接結束，但因知道DR已發生劣化，故而例如執行更新動作以改善DR(S70)。又，於發生ECC錯誤之情形時，過渡至步驟S71中進行控制。
根據上述第4實施形態，於DR之影響得以降低之系統中，因可減少位移讀出之次數，故而可將讀出動作高速化。並且，因執行所需之位移讀出，故而可進行正確讀出動作，從而可提高系統之可靠性。
此外，本發明並非係限定於上述各實施形態者，於實施階段在不脫離其主旨之範圍內可將構成要素變形而具體化。又，藉由上述各實施形態所揭示之複數個構成要素之適當組合，可形成各種發明。例如，亦可自實施形態所示之所有構成要素中刪除一些構成要素。進而，亦可適當組合不同之實施形態之構成要素。
1．．．主機裝置
2．．．ATA界面(ATAI/F)
3．．．通信界面
4．．．驅動控制電路
5．．．電源電路
6．．．狀態顯示用之LED
7．．．溫度感測器
8．．．熔斷器
10．．．NAND型快閃記憶體
20-3．．．資料區域
20-2．．．表區域
20-1．．．韌體區域
10a~10d．．．並列動作要素
20．．．DRAM
100．．．SSD
101．．．資料存取用匯流排
102．．．第1電路控制用匯流排
103．．．第2電路控制用匯流排
104．．．處理器
105．．．啟動ROM
106．．．ROM控制器
107．．．時脈控制器
108．．．I2 C電路
109．．．並列IO(PIO)電路
110．．．串列IO(SIO)電路
111．．．ATA界面控制器
112．．．第1ECC電路
113．．．NAND控制器
114．．．DRAM控制器
115．．．SRAM
116．．．SRAM控制器
117．．．NANDI/F
118．．．第2ECC電路
119．．．DMA控制器
200．．．除錯用/製造檢查用機器
201-1．．．ECC區域
201．．．記憶體單元陣列
202．．．位元線控制電路
203．．．行解碼器
204．．．行解碼器
205．．．資料輸入輸出端子
206．．．字元線控制電路
207．．．控制信號及控制電壓產生電路
208．．．控制信號輸入端子
BL0~BLp．．．位元線
MCT．．．記憶體單元電晶體
MT．．．管理表
SGD．．．選擇閘極線
SGS．．．選擇閘極線
SL．．．源極線
ST1、ST2．．．選擇電晶體
VA、VB、VC．．．閾值電壓之讀出電壓
VREAD．．．讀出電壓
WL0~WLq．．．字元線
圖1係表示第1實施形態之記憶體系統之構成圖；
圖2A係表示NAND記憶體晶片中所包含之實體區塊之一例之電路圖；
圖2B係表示記憶體單元電晶體之閾值分佈之例之模式圖；
圖3係表示圖1所示之驅動控制電路之一例之構成圖；
圖4係表示圖1所示之一個晶片中所包含之NAND型快閃記憶體之一例之構成圖；
圖5係表示記憶體單元陣列之1頁面之構成之一例之圖；
圖6係表示圖1所示之DRAM之記憶內容之一例之圖；
圖7A係表示記憶多值位準之記憶體單元之閾值變化之一例之圖；
圖7B係表示記憶體單元之閾值變化之另一例之圖；
圖8A係表示記憶2值位準之記憶體單元之閾值變化之一例之圖；
圖8B係表示記憶體單元之閾值變化之另一例之圖；
圖9係表示管理表之欄位構成之一例之圖；
圖10係表示第1實施形態之位移讀出動作之一例之流程圖；
圖11係表示管理表之欄位構成之另一例之圖；
圖12係表示第1實施形態之變形例之流程圖；
圖13係表示第2實施形態之重試讀出動作之一例之流程圖；
圖14係表示第2實施形態之重試讀出動作之一例之流程圖；
圖15係表示第3實施形態之讀出動作之流程圖；及
圖16係表示第4實施形態之讀出動作之流程圖。
(無元件符號說明)

Claims (6)

  1. 一種記憶體系統，其特徵在於包括：非揮發性半導體記憶裝置，其包括：具有包含複數個記憶體單元之複數個區塊之記憶體單元陣列；及可變更上述記憶體單元之讀出位準之電壓生成部；以及控制部，其係對上述非揮發性半導體記憶裝置之寫入、讀出、刪除進行控制；且上述控制部於上述非揮發性半導體記憶裝置之複數個上述區塊之各個之寫入次數、刪除次數、讀出次數之一者超出規定值之情形，於放置時間較規定值長之情況下，以比用以讀出設定於上述記憶體單元之閾值電壓的本來之讀出位準更高的讀出位準，自上述記憶體單元讀出資料，且於上述放置時間較規定值短之情況下，以比用以讀出設定於上述記憶體單元之閾值電壓的本來之讀出位準更低的讀出位準，自上述記憶體單元讀出資料。
  2. 如請求項1之記憶體系統，其中上述控制部係以比用以讀出設定於上述記憶體單元之閾值電壓的本來之讀出位準更高之讀出位準，及比上述本來之讀出位準更低之讀出位準之一者，自上述記憶體單元讀出資料1次。
  3. 如請求項1之記憶體系統，其中上述控制部係以比用以讀出設定於上述記憶體單元之 閾值電壓的本來之讀出位準更高之讀出位準，及比上述本來之讀出位準更低之讀出位準之兩者，自上述記憶體單元讀出資料。
  4. 如請求項1之記憶體系統，其中上述控制部具有記錄上述非揮發性半導體記憶裝置之放置時間之管理區域，於記錄於上述管理區域之放置時間為規定時間以上之情形時，以比用以讀出設定於上述記憶體單元之閾值電壓的本來之讀出位準更低之讀出位準，自上述記憶體單元讀出資料。
  5. 如請求項1之記憶體系統，其中上述控制部具有管理部，該管理部係管理上述非揮發性半導體記憶裝置之上述複數個區塊之每個區塊的寫入次數、刪除次數、讀出次數、及寫入、刪除時之電壓施加次數，根據藉由上述管理部所管理之資料改變記憶體單元之讀出位準。
  6. 如請求項1之記憶體系統，其中上述控制部係於上述系統之起動時或預先規定之時序，使用不同之複數個讀出位準，針對每個區塊執行監控讀取，將錯誤位元數最少之讀出位準作為狀態資料記錄於管理區域，於資料之讀出時，根據記錄於上述管理區域之狀態資料設定讀出位準。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI807542B (zh) * 2021-12-17 2023-07-01 華邦電子股份有限公司 記憶體系統
US12067283B2 (en) 2021-06-29 2024-08-20 Winbond Electronics Corp. Memory apparatus and memory testing method thereof for correcting ROM code having error by ECC processing unit after determined to transition to safe mode
US12224030B2 (en) 2021-12-17 2025-02-11 Windbond Electronics Corp. Memory system

Families Citing this family (179)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5349256B2 (ja) 2009-11-06 2013-11-20 株式会社東芝 メモリシステム
US8854882B2 (en) 2010-01-27 2014-10-07 Intelligent Intellectual Property Holdings 2 Llc Configuring storage cells
US8661184B2 (en) 2010-01-27 2014-02-25 Fusion-Io, Inc. Managing non-volatile media
JP2011164994A (ja) * 2010-02-10 2011-08-25 Toshiba Corp メモリシステム
US9245653B2 (en) 2010-03-15 2016-01-26 Intelligent Intellectual Property Holdings 2 Llc Reduced level cell mode for non-volatile memory
JP5404685B2 (ja) 2011-04-06 2014-02-05 株式会社東芝 不揮発性半導体記憶装置
KR101925384B1 (ko) * 2011-05-17 2019-02-28 삼성전자주식회사 불휘발성 메모리를 포함하는 메모리 시스템 및 불휘발성 메모리의 제어 방법
EP2549482B1 (en) * 2011-07-22 2018-05-23 SanDisk Technologies LLC Apparatus, system and method for determining a configuration parameter for solid-state storage media
JP2013041634A (ja) * 2011-08-11 2013-02-28 Fujitsu Ltd 不揮発性半導体記憶装置
JP2013080450A (ja) 2011-09-22 2013-05-02 Toshiba Corp メモリ装置
KR101882681B1 (ko) * 2011-10-27 2018-07-31 삼성전자 주식회사 메모리 장치 및 그 구동 방법
JP2013122793A (ja) 2011-12-09 2013-06-20 Toshiba Corp 不揮発性半導体記憶装置
JP5740296B2 (ja) 2011-12-16 2015-06-24 株式会社東芝 半導体記憶装置、半導体記憶装置の制御方法、制御プログラム
US8773904B2 (en) * 2011-12-28 2014-07-08 Apple Inc. Optimized threshold search in analog memory cells
US8830746B2 (en) 2011-12-28 2014-09-09 Apple Inc. Optimized threshold search in analog memory cells using separator pages of the same type as read pages
JP2013137848A (ja) * 2011-12-28 2013-07-11 Univ Of Tokyo メモリコントローラ，フラッシュメモリシステムおよびフラッシュメモリの制御方法
JP2013164888A (ja) 2012-02-10 2013-08-22 Toshiba Corp 半導体記憶装置
US9645177B2 (en) * 2012-05-04 2017-05-09 Seagate Technology Llc Retention-drift-history-based non-volatile memory read threshold optimization
JP2013246849A (ja) * 2012-05-25 2013-12-09 Toshiba Corp メモリシステム
TWI493339B (zh) * 2012-06-13 2015-07-21 Silicon Motion Inc 資料儲存裝置及資料清除方法
TWI484333B (zh) * 2012-07-12 2015-05-11 Phison Electronics Corp 彈性緩衝器模組及傳輸介面之彈性緩衝方法
US8918699B2 (en) * 2012-07-31 2014-12-23 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage apparatus
KR101979734B1 (ko) * 2012-08-07 2019-05-17 삼성전자 주식회사 메모리 장치의 독출 전압 제어 방법 및 이를 이용한 데이터 독출 방법
US9081664B2 (en) * 2012-08-10 2015-07-14 Kabushiki Kaisha Toshiba Memory system capable of preventing data destruction
US8792281B2 (en) 2012-08-21 2014-07-29 Apple Inc. Read threshold estimation in analog memory cells using simultaneous multi-voltage sense
US9189313B2 (en) 2012-08-27 2015-11-17 Kabushiki Kaisha Toshiba Memory system having NAND-type flash memory and memory controller with shift read controller and threshold voltage comparison module
KR101961318B1 (ko) * 2012-09-07 2019-07-17 삼성전자주식회사 중앙처리장치에서의 점유시간을 최소화하는 방어코드 운영 방법 및 그에 따른 메모리 시스템
KR101934892B1 (ko) 2012-10-17 2019-01-04 삼성전자 주식회사 메모리 장치의 열화 상태 판정 방법 및 이를 이용한 메모리 시스템
US9257203B2 (en) * 2012-12-06 2016-02-09 Micron Technology, Inc. Setting a default read signal based on error correction
KR102048765B1 (ko) * 2013-01-15 2020-01-22 삼성전자주식회사 메모리 시스템의 동작 방법 및 메모리 시스템
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
JP2014157650A (ja) 2013-02-18 2014-08-28 Toshiba Corp 半導体記憶装置
KR101742462B1 (ko) * 2013-02-27 2017-06-01 엠파이어 테크놀로지 디벨롭먼트 엘엘씨 메모리 디바이스들을 위한 선형 프로그래밍 기반 디코딩
JP2014175028A (ja) 2013-03-08 2014-09-22 Toshiba Corp 不揮発性半導体記憶装置
KR102131802B1 (ko) * 2013-03-15 2020-07-08 삼성전자주식회사 비휘발성 메모리 장치의 데이터 독출 방법, 비휘발성 메모리 장치, 및 메모리 시스템의 구동 방법
US9367391B2 (en) * 2013-03-15 2016-06-14 Micron Technology, Inc. Error correction operations in a memory device
US9728263B2 (en) * 2013-05-31 2017-08-08 Sandisk Technologies Llc Method and device for iteratively updating read voltages
US10475523B2 (en) 2013-05-31 2019-11-12 Western Digital Technologies, Inc. Updating read voltages triggered by the rate of temperature change
US9697905B2 (en) 2013-05-31 2017-07-04 Sandisk Technologies Llc Updating read voltages using syndrome weight comparisons
US9218890B2 (en) * 2013-06-03 2015-12-22 Sandisk Technologies Inc. Adaptive operation of three dimensional memory
US9563551B2 (en) 2013-06-20 2017-02-07 Silicon Motion, Inc. Data storage device and data fetching method for flash memory
TWI584117B (zh) * 2013-06-20 2017-05-21 慧榮科技股份有限公司 資料儲存裝置及用於快閃記憶體之資料讀取方法
TWI490870B (zh) * 2013-08-06 2015-07-01 Silicon Motion Inc 資料儲存裝置及其資料維護方法
CN104346236B (zh) 2013-08-06 2018-03-23 慧荣科技股份有限公司 数据储存装置及其数据维护方法
KR102065664B1 (ko) 2013-08-09 2020-01-13 삼성전자 주식회사 메모리 장치의 열화 상태 추정 방법 및 이를 이용한 메모리 시스템에서의 웨어 레벨링 방법
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
US9348697B2 (en) 2013-09-10 2016-05-24 Kabushiki Kaisha Toshiba Magnetic random access memory
CN105518795B (zh) * 2013-09-13 2019-08-13 东芝存储器株式会社 半导体存储装置以及存储系统
JP2015056198A (ja) * 2013-09-13 2015-03-23 株式会社東芝 メモリチップ、記憶装置および読み出し方法
US9257175B2 (en) * 2013-09-26 2016-02-09 Intel Corporation Refresh of data stored in a cross-point non-volatile memory
US9612773B2 (en) * 2013-11-21 2017-04-04 Samsung Electronics Co., Ltd. User device having a host flash translation layer (FTL), a method for transferring an erase count thereof, a method for transferring reprogram information thereof, and a method for transferring a page offset of an open block thereof
US9859925B2 (en) 2013-12-13 2018-01-02 Empire Technology Development Llc Low-complexity flash memory data-encoding techniques using simplified belief propagation
US9349490B2 (en) 2014-01-24 2016-05-24 Stmicroelectronics S.R.L. Error correction in differential memory devices with reading in single-ended mode in addition to reading in differential mode
US9430328B2 (en) 2014-01-24 2016-08-30 Stmicroelectronics S.R.L. Error correction in memory devices by multiple readings with different references
KR102222463B1 (ko) 2014-03-14 2021-03-03 삼성전자주식회사 저장 장치 및 그것의 타이머 설정 방법 및 구동 방법들
KR102233808B1 (ko) 2014-03-14 2021-03-30 삼성전자주식회사 저장 장치 및 그것의 테이블 관리 방법
US9898201B2 (en) 2014-03-24 2018-02-20 Hitachi, Ltd. Non-volatile memory device, and storage apparatus to reduce a read retry occurrence frequency and prevent read performance from lowering
US9552251B2 (en) * 2014-04-22 2017-01-24 Sandisk Technologies Llc Neighboring word line program disturb countermeasure for charge-trapping memory
KR102210964B1 (ko) * 2014-05-13 2021-02-03 삼성전자주식회사 스토리지 장치, 스토리지 장치의 동작 방법, 그리고 스토리지 장치를 액세스하는 액세스 방법
KR102211865B1 (ko) 2014-05-20 2021-02-04 삼성전자주식회사 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법
JP2015219938A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
KR102248276B1 (ko) 2014-05-26 2021-05-07 삼성전자주식회사 스토리지 장치의 동작 방법
KR20160005264A (ko) 2014-07-04 2016-01-14 삼성전자주식회사 저장 장치 및 그것의 읽기 방법들
KR102219293B1 (ko) 2014-07-28 2021-02-23 삼성전자 주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
KR102188061B1 (ko) 2014-07-29 2020-12-07 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
US9965345B2 (en) * 2014-09-24 2018-05-08 Macronix International Co., Ltd. Health management of non-volatile memory
US20160093397A1 (en) * 2014-09-30 2016-03-31 Emc Corporation Method and system for improving flash storage utilization using read-threshold tables
KR102263046B1 (ko) 2014-10-29 2021-06-09 삼성전자주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
KR102252378B1 (ko) 2014-10-29 2021-05-14 삼성전자주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
KR102287760B1 (ko) 2014-10-29 2021-08-09 삼성전자주식회사 메모리 시스템 및 상기 메모리 시스템의 동작 방법
US9424944B2 (en) 2014-10-31 2016-08-23 Sandisk Technologies Llc Detecting voltage threshold drift
KR102292183B1 (ko) * 2014-11-07 2021-08-25 삼성전자주식회사 불휘발성 메모리의 동작 방법 및 불휘발성 메모리를 포함하는 스토리지 장치의 동작 방법
US9431116B2 (en) 2014-11-19 2016-08-30 Sandisk Technologies Llc Configuration parameter management using a configuration tool
US9852799B2 (en) 2014-11-19 2017-12-26 Sandisk Technologies Llc Configuration parameter management for non-volatile data storage
US10067823B2 (en) * 2014-12-04 2018-09-04 Western Digital Technologies, Inc. Systems and methods for adaptive error corrective code mechanisms
US10691531B2 (en) 2014-12-04 2020-06-23 Western Digital Technologies, Inc. Systems and methods for multi-zone data tiering for endurance extension in solid state drives
KR102282947B1 (ko) 2014-12-15 2021-07-30 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
KR102253592B1 (ko) 2014-12-23 2021-05-18 삼성전자주식회사 초기 문턱 전압 분포 변화를 보상할 수 있는 데이터 저장 장치, 이의 작동 방법, 및 이를 포함하는 데이터 처리 시스템
US20160196062A1 (en) * 2015-01-05 2016-07-07 Kabushiki Kaisha Toshiba Memory system
JP6378102B2 (ja) * 2015-01-28 2018-08-22 東芝メモリ株式会社 半導体装置および読み出し方法
US9959067B2 (en) 2015-02-04 2018-05-01 Sandisk Technologies Llc Memory block allocation by block health
TWI566094B (zh) * 2015-02-04 2017-01-11 慧榮科技股份有限公司 資料儲存裝置及其資料更新方法
KR102239356B1 (ko) 2015-02-17 2021-04-13 삼성전자주식회사 클록 제어 유닛 또는 전원 제어 유닛을 포함하는 저장 장치와 메모리 시스템, 그리고 그것의 동작 방법
US9928138B2 (en) 2015-02-17 2018-03-27 Toshiba Memory Corporation Memory system
US9502123B2 (en) 2015-04-21 2016-11-22 Sandisk Technologies Llc Adaptive block parameters
JP6374108B2 (ja) * 2015-06-19 2018-08-15 株式会社日立製作所 フラッシュメモリデバイス
US9779818B2 (en) 2015-07-09 2017-10-03 Apple Inc. Adaptation of high-order read thresholds
JP2017027541A (ja) * 2015-07-28 2017-02-02 株式会社東芝 半導体装置及び電子機器
US9940274B2 (en) 2015-08-10 2018-04-10 Toshiba Memory Corporation Memory system and control method of memory system
KR102309841B1 (ko) 2015-08-24 2021-10-12 삼성전자주식회사 표면 실장 기술의 적용에 따른 메모리 셀의 문턱 전압 산포 변화 복구 기능을 갖는 데이터 스토리지 및 그것의 동작 방법
US9697075B2 (en) 2015-09-08 2017-07-04 Apple Inc. Efficient search for optimal read thresholds in flash memory
WO2017061153A1 (ja) * 2015-10-09 2017-04-13 ソニー株式会社 メモリ、メモリコントローラ、記憶装置、情報処理システムおよびメモリの制御方法
US9870834B2 (en) * 2015-10-19 2018-01-16 California Institute Of Technology Error characterization and mitigation for 16nm MLC NAND flash memory under total ionizing dose effect
US20170110194A1 (en) * 2015-10-19 2017-04-20 Silicon Storage Technology, Inc. Power Driven Optimization For Flash Memory
US9852786B2 (en) * 2015-10-21 2017-12-26 Toshiba Memory Corporation Semiconductor memory device that varies voltage levels depending on which of different memory regions thereof is accessed
KR102449337B1 (ko) 2015-12-14 2022-10-04 삼성전자주식회사 불휘발성 메모리 시스템의 동작 방법
CN107204204B (zh) * 2016-03-16 2020-01-31 建兴储存科技(广州)有限公司 固态储存装置的断电期间估计方法
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
US9852024B2 (en) * 2016-04-19 2017-12-26 Winbond Electronics Corporation Apparatus and method for read time control in ECC-enabled flash memory
US10025662B2 (en) 2016-04-27 2018-07-17 Silicon Motion Inc. Flash memory apparatus and storage management method for flash memory
US10289487B2 (en) 2016-04-27 2019-05-14 Silicon Motion Inc. Method for accessing flash memory module and associated flash memory controller and memory device
US9910772B2 (en) * 2016-04-27 2018-03-06 Silicon Motion Inc. Flash memory apparatus and storage management method for flash memory
CN107391296B (zh) 2016-04-27 2020-11-06 慧荣科技股份有限公司 存取闪存模块的方法及相关的闪存控制器与记忆装置
CN111679787B (zh) 2016-04-27 2023-07-18 慧荣科技股份有限公司 闪存装置、闪存控制器及闪存存储管理方法
US10019314B2 (en) 2016-04-27 2018-07-10 Silicon Motion Inc. Flash memory apparatus and storage management method for flash memory
CN107391026B (zh) 2016-04-27 2020-06-02 慧荣科技股份有限公司 闪存装置及闪存存储管理方法
US10110255B2 (en) 2016-04-27 2018-10-23 Silicon Motion Inc. Method for accessing flash memory module and associated flash memory controller and memory device
US10067827B2 (en) 2016-06-29 2018-09-04 Micron Technology, Inc. Error correction code event detection
JP6725375B2 (ja) * 2016-09-14 2020-07-15 キオクシア株式会社 メモリシステムおよび方法
US10310942B2 (en) 2016-09-20 2019-06-04 Toshiba Memory Corporation Memory system
US10095417B1 (en) 2016-12-13 2018-10-09 EMC IP Holding Company LLC Method and system for improving flash storage read performance in partially programmed blocks
US10558381B2 (en) * 2016-12-16 2020-02-11 Sandisk Technologies Llc Dynamic read table generation
US10289550B1 (en) 2016-12-30 2019-05-14 EMC IP Holding Company LLC Method and system for dynamic write-back cache sizing in solid state memory storage
US10338983B2 (en) 2016-12-30 2019-07-02 EMC IP Holding Company LLC Method and system for online program/erase count estimation
US11069418B1 (en) 2016-12-30 2021-07-20 EMC IP Holding Company LLC Method and system for offline program/erase count estimation
JP6785168B2 (ja) 2017-02-28 2020-11-18 キオクシア株式会社 メモリシステム
US10381090B2 (en) 2017-03-31 2019-08-13 Samsung Electronics Co., Ltd. Operation method of nonvolatile memory device and storage device
US10229749B2 (en) 2017-03-31 2019-03-12 Samsung Electronics Co., Ltd. Nonvolatile memory storage system
US10290331B1 (en) 2017-04-28 2019-05-14 EMC IP Holding Company LLC Method and system for modulating read operations to support error correction in solid state memory
US10403366B1 (en) 2017-04-28 2019-09-03 EMC IP Holding Company LLC Method and system for adapting solid state memory write parameters to satisfy performance goals based on degree of read errors
CN107247636B (zh) * 2017-06-06 2020-05-26 苏州浪潮智能科技有限公司 一种固态硬盘中数据重建优化的方法及装置
CN109273037B (zh) * 2017-07-17 2022-08-26 深圳大心电子科技有限公司 数据读取方法以及存储控制器
US10388394B2 (en) 2017-07-25 2019-08-20 Apple Inc. Syndrome weight based evaluation of memory cells performance using multiple sense operations
US10446197B2 (en) 2017-08-31 2019-10-15 Micron Technology, Inc. Optimized scan interval
US10140042B1 (en) 2017-09-13 2018-11-27 Toshiba Memory Corporation Deterministic read disturb counter-based data checking for NAND flash
JP7030463B2 (ja) 2017-09-22 2022-03-07 キオクシア株式会社 メモリシステム
US10777271B2 (en) * 2017-09-29 2020-09-15 Intel Corporation Method and apparatus for adjusting demarcation voltages based on cycle count metrics
US10366763B2 (en) 2017-10-31 2019-07-30 Micron Technology, Inc. Block read count voltage adjustment
US11062197B2 (en) 2017-11-06 2021-07-13 Macronix International Co., Ltd. Neuromorphic computing system and current estimation method using the same
US10418097B2 (en) 2017-11-27 2019-09-17 Western Digital Technologies, Inc. Non-volatile storage system with read calibration
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
JP2019149219A (ja) 2018-02-28 2019-09-05 東芝メモリ株式会社 メモリシステム
JP2019160195A (ja) * 2018-03-16 2019-09-19 東芝メモリ株式会社 メモリシステム
US10365854B1 (en) * 2018-03-19 2019-07-30 Micron Technology, Inc. Tracking data temperatures of logical block addresses
JP2019168813A (ja) 2018-03-22 2019-10-03 東芝メモリ株式会社 メモリシステム
JP2019168937A (ja) 2018-03-23 2019-10-03 東芝メモリ株式会社 メモリシステム、制御方法及びコントローラ
KR102544144B1 (ko) * 2018-03-26 2023-06-16 에스케이하이닉스 주식회사 전자 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US10908986B2 (en) 2018-04-02 2021-02-02 Sandisk Technologies Llc Multi-level recovery reads for memory
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
JP7053399B2 (ja) 2018-07-31 2022-04-12 キオクシア株式会社 情報処理システム
CN109240615B (zh) * 2018-08-30 2021-10-15 浪潮电子信息产业股份有限公司 一种固态硬盘的数据读取方法、装置及设备
JP2020047353A (ja) 2018-09-20 2020-03-26 キオクシア株式会社 メモリシステム
US10811091B2 (en) 2018-10-12 2020-10-20 Western Digital Technologies, Inc. Adaptive processing for read threshold voltage calibration
US11037637B2 (en) * 2018-12-10 2021-06-15 Micron Technology, Inc. Defect detection in memories with time-varying bit error rate
KR20200076519A (ko) * 2018-12-19 2020-06-29 에스케이하이닉스 주식회사 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
CN111897682A (zh) * 2019-05-05 2020-11-06 北京兆易创新科技股份有限公司 一种测试结果记录方法、装置、电子设备及存储介质
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
JP2021039810A (ja) 2019-09-04 2021-03-11 キオクシア株式会社 メモリシステム
JP2021044043A (ja) 2019-09-13 2021-03-18 キオクシア株式会社 メモリシステム
CN111158589B (zh) * 2019-12-16 2023-10-20 绿晶半导体科技(北京)有限公司 存储阵列的动态管理方法和装置
KR102868053B1 (ko) 2020-02-06 2025-10-01 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 프로그램 방법
US11204832B2 (en) * 2020-04-02 2021-12-21 Nxp B.V. Detection of a cold boot memory attack in a data processing system
TWI736225B (zh) * 2020-04-20 2021-08-11 瑞昱半導體股份有限公司 影像處理晶片測試方法
CN111785316B (zh) * 2020-06-29 2021-03-05 深圳市芯天下技术有限公司 一种克服擦除干扰的方法、系统、存储介质和终端
WO2022015963A1 (en) * 2020-07-17 2022-01-20 Kkt Holdings Syndicate Quaternary field effect transistor
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
TWI767584B (zh) 2021-02-24 2022-06-11 慧榮科技股份有限公司 資料儲存裝置以及非揮發式記憶體控制方法
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
JP2022144291A (ja) * 2021-03-18 2022-10-03 キオクシア株式会社 メモリシステム
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking
US12165687B2 (en) 2021-12-29 2024-12-10 Micron Technology, Inc. Apparatuses and methods for row hammer counter mat
US12424240B2 (en) * 2022-03-24 2025-09-23 Samsung Electronics Co., Ltd. Systems and methods for dynamically adjusting a listening time of a voice assistant device
US11894080B2 (en) 2022-04-29 2024-02-06 Sandisk Technologies Llc Time-tagging read levels of multiple wordlines for open block data retention
KR20240028103A (ko) 2022-08-24 2024-03-05 삼성전자주식회사 반도체 장치 및 이의 데이터 복구 방법
US12525300B2 (en) 2023-08-15 2026-01-13 SanDisk Technologies, Inc. Energy efficient fast read in a memory device
KR20250045652A (ko) 2023-09-26 2025-04-02 삼성전자주식회사 스토리지 장치 및 그의 제어 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0877785A (ja) * 1994-08-31 1996-03-22 Toshiba Corp 半導体記憶装置
US20050013171A1 (en) * 2003-06-17 2005-01-20 Amir Ban Methods of increasing the reliability of a flash memory
US20070253256A1 (en) * 2006-05-01 2007-11-01 Micron Technology, Inc. Memory voltage cycle adjustment
US20070258306A1 (en) * 2006-05-05 2007-11-08 Honeywell International Inc. Method for Refreshing a Non-Volatile Memory
US7333364B2 (en) * 2000-01-06 2008-02-19 Super Talent Electronics, Inc. Cell-downgrading and reference-voltage adjustment for a multi-bit-cell flash memory
US20080123420A1 (en) * 2006-11-03 2008-05-29 Yigal Brandman Nonvolatile Memory With Variable Read Threshold
US20080285351A1 (en) * 2007-05-14 2008-11-20 Mark Shlick Measuring threshold voltage distribution in memory using an aggregate characteristic
US20090067257A1 (en) * 2007-09-10 2009-03-12 Hynix Semiconductor Inc. Flash memory device and method of operating the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3178909B2 (ja) 1992-01-10 2001-06-25 株式会社東芝 半導体メモリ装置
JPH10255487A (ja) * 1997-03-10 1998-09-25 Fujitsu Ltd 半導体メモリ装置
JP3561640B2 (ja) * 1998-11-11 2004-09-02 三洋電機株式会社 １チップマイクロコンピュータ
US6662263B1 (en) * 2000-03-03 2003-12-09 Multi Level Memory Technology Sectorless flash memory architecture
JP3913704B2 (ja) 2003-04-22 2007-05-09 株式会社東芝 不揮発性半導体記憶装置及びこれを用いた電子装置
JP4256198B2 (ja) 2003-04-22 2009-04-22 株式会社東芝 データ記憶システム
US7012835B2 (en) * 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
US7817469B2 (en) * 2004-07-26 2010-10-19 Sandisk Il Ltd. Drift compensation in a flash memory
JP2009536423A (ja) * 2006-05-05 2009-10-08 ハネウェル・インターナショナル・インコーポレーテッド 不揮発性メモリをリフレッシュする方法
JP4896605B2 (ja) * 2006-07-04 2012-03-14 株式会社東芝 不揮発性半導体記憶システム
JP2008117471A (ja) 2006-11-02 2008-05-22 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性メモリシステム
JP2008269473A (ja) 2007-04-24 2008-11-06 Toshiba Corp データ残存期間管理装置及び方法
KR101397549B1 (ko) * 2007-08-16 2014-05-26 삼성전자주식회사 고속 프로그램이 가능한 불휘발성 반도체 메모리 시스템 및그것의 독출 방법
JP4510060B2 (ja) 2007-09-14 2010-07-21 株式会社東芝 不揮発性半導体記憶装置の読み出し／書き込み制御方法
US7945825B2 (en) * 2007-11-25 2011-05-17 Spansion Isreal, Ltd Recovery while programming non-volatile memory (NVM)
KR101406279B1 (ko) 2007-12-20 2014-06-13 삼성전자주식회사 반도체 메모리 장치 및 그것의 읽기 페일 분석 방법
KR101466698B1 (ko) * 2008-02-19 2014-11-28 삼성전자주식회사 메모리 장치 및 메모리 데이터 읽기 방법
JP4489127B2 (ja) 2008-02-29 2010-06-23 株式会社東芝 半導体記憶装置
JP4675984B2 (ja) * 2008-02-29 2011-04-27 株式会社東芝 メモリシステム
WO2009110142A1 (en) * 2008-03-07 2009-09-11 Kabushiki Kaisha Toshiba Information processing apparatus and non-volatile semiconductor memory drive
US20090228640A1 (en) 2008-03-07 2009-09-10 Kabushiki Kaisha Toshiba Information processing apparatus and non-volatile semiconductor memory drive
US8026544B2 (en) * 2009-03-30 2011-09-27 Sandisk Technologies Inc. Fabricating and operating a memory array having a multi-level cell region and a single-level cell region
JP5349256B2 (ja) * 2009-11-06 2013-11-20 株式会社東芝 メモリシステム

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0877785A (ja) * 1994-08-31 1996-03-22 Toshiba Corp 半導体記憶装置
US7333364B2 (en) * 2000-01-06 2008-02-19 Super Talent Electronics, Inc. Cell-downgrading and reference-voltage adjustment for a multi-bit-cell flash memory
US20050013171A1 (en) * 2003-06-17 2005-01-20 Amir Ban Methods of increasing the reliability of a flash memory
US20070253256A1 (en) * 2006-05-01 2007-11-01 Micron Technology, Inc. Memory voltage cycle adjustment
US20070258306A1 (en) * 2006-05-05 2007-11-08 Honeywell International Inc. Method for Refreshing a Non-Volatile Memory
US20080123420A1 (en) * 2006-11-03 2008-05-29 Yigal Brandman Nonvolatile Memory With Variable Read Threshold
US20080285351A1 (en) * 2007-05-14 2008-11-20 Mark Shlick Measuring threshold voltage distribution in memory using an aggregate characteristic
US20090067257A1 (en) * 2007-09-10 2009-03-12 Hynix Semiconductor Inc. Flash memory device and method of operating the same
JP2009070542A (ja) * 2007-09-10 2009-04-02 Hynix Semiconductor Inc フラッシュメモリ装置及び動作方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12067283B2 (en) 2021-06-29 2024-08-20 Winbond Electronics Corp. Memory apparatus and memory testing method thereof for correcting ROM code having error by ECC processing unit after determined to transition to safe mode
TWI807542B (zh) * 2021-12-17 2023-07-01 華邦電子股份有限公司 記憶體系統
US12224030B2 (en) 2021-12-17 2025-02-11 Windbond Electronics Corp. Memory system

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