TWI458268B - 並聯的五旁路位元全文自適應二進制算術編碼解碼器 - Google Patents

Description

並聯的五旁路位元全文自適應二進制算術編碼解碼器

本發明係有關於一種多位元全文自適應二進制算術編碼的解碼器，尤指一種並聯的五旁路位元全文自適應二進制算術編碼解碼器。

全文自適應二進制算術編碼(Context-adaptive Binary Arithmetic Coding,CABAC)解碼演算法是利用基本的連續運算去計算用於情境變數的範圍、偏移和查閱表。全文自適應二進制算術編碼解碼的資料相依特性，導致在即時處理高清晰度影像時，全文自適應二進制算術編碼解碼須做每秒30億次的運算，因此使全文自適應二進制算術編碼解碼很難達到高速解碼。基本上，全文自適應二進制算術編碼之位元解碼器包含一決定位元解碼器和一旁路位元解碼器，透過實驗，可知所有位元中的80%-90%位元被編碼成決定位元，而其餘位元被編碼成旁路位元。雖然Jahanghir等發明人的美國專利第7,262,722號已揭露使用利用平行架構改善全文自適應二進制算術編碼的效能的方法，但全文自適應二進制算術編碼解碼演算法不像其他H.264/AVC標準之視訊解碼工具，要利用平行架構去改善全文自適應二進制算術編碼的效能並不容易。因為全文自適應二進制算術編碼解碼係使用連續順序的解碼，然而連續順序的解碼會使得全文自適應二進制算術編碼解碼成為H.264/AVC標準主要的瓶頸。

本發明之一實施例提供一種並聯的五旁路位元全文自適應二進制算術編碼解碼器，其包含一三旁路位元解碼器，適當地耦接一二旁路位元解碼器。該三旁路位元解碼器包含一第一輸入端用以接收一位元流、一第二輸入端用以接收複數個範圍值、一第一輸出端用以輸出一第一旁路位元、一第二輸出端用以輸出一第二旁路位元、一第三輸出端用以輸出一第三旁路位元和一第四輸出端用以輸出一移位位元流至該二旁路位元解碼器。該二旁路位元解碼器包含一第一輸入端用以接收該移位位元流、一第二輸入端用以接收該複數個範圍值、一第一輸出端用以輸出一第四旁路位元和一第二輸出端用以輸出一第五旁路位元。

該三旁路位元解碼器另包含一第一電路具有串聯耦接的該第一輸入端、一第一加法器、一第一多工器和該第一輸出端；一第二電路並聯於該第一電路，該第二電路具有串聯耦接的該第二輸入端、該第一加法器、該第一多工器和該第一輸出端；一第三電路具有串聯耦接的該第一輸入端、一第二多工器、一第三多工器和該第二輸出端，其中該第三多工器受該第一多工器的輸出控制；一第四電路並聯於該第三電路，該第四電路具有串聯耦接的該第二輸入端、一第二加法器、該第二多工器、該第三多工器和該第二輸出端，其中該第二多工器受該第二加法器的輸出控制；一第五電路並聯於該第三電路，該第五電路具有串聯耦接的該第一輸入端、一第三加法器、一第四多工器、該第三多工器和該第二輸出端；一第六電路並聯於該第三電路，該第六電路具有串聯耦接的該第二輸入端、一第四加法器、該第四多工器、該第三多工器和該第六輸出端，其中該第四多工器受該第四加法器的輸出控制；一第七電路具有串聯耦接的該第一輸入端、一第五多工器、一第六多工器、一第七多工器和該第三輸出端；一第八電路並聯於該第七電路，該第八電路具有串聯耦接的該第一輸入端、一第五加法器、一第八多工器、一第九多工器、該第七多工器和該第三輸出端，其中該三旁路位元解碼器的該第三多工器、該第五多工器和該第九多工器皆受到一相同訊號控制。

該二旁路位元解碼器包含一第一電路具有串聯耦接的該第一輸入端、一第一加法器、一第一多工器和該第一輸出端；一第二電路並聯於該第一電路，該第二電路具有串聯耦接的該第二輸入端、該第一加法器、該第一多工器和該第一輸出端；一第三電路具有串聯耦接的該第一輸入端、一第二多工器、一第三多工器和該第二輸出端，其中該第三多工器受該第一多工器的輸出控制。

該二旁路位元解碼器另包含一第四電路並聯於該第三電路，該第四電路具有串聯耦接的該第二輸入端、一第二加法器、該第二多工器、該第三多工器和該第二輸出端，其中該第二多工器受該第二加法器的輸出控制；一第五電路並聯於該第三電路，該第五電路具有串聯耦接的該第一輸入端、一第三加法器、一第四多工器、該第三多工器和該第二輸出端；一第六電路並聯於該第三電路，該第六電路具有串聯耦接的該第二輸入端、一第四加法器、該第四多工器、該第三多工器和該第六輸出端，其中該第四多工器受該第四加法器的輸出控制。

第1圖是決定多位元的位元解碼器(bin decoder)的視訊處理系統10之示意圖。視訊處理系統10包含一視訊源11、一視訊處理器12和一視訊顯示器13。視訊源11可以是已利用H.264/AVC標準進行壓縮及/或編碼的重製或傳輸的視訊訊號，其中H.264/AVC標準是採用全文自適應二進制算術編碼(context-based adaptive binary arithmetic coding,CABAC)技術進行壓縮及/或編碼。視訊源11輸出H.264/AVC訊號至視訊處理器12進行解碼和重組成原始視訊訊號，完成後再藉由視訊處理器12輸出至視訊顯示器13以供使用者觀看。

視訊處理器12可包含一處理器、一解碼器20和一記憶體。該處理器用以控制視訊處理器12的操作；解碼器20用以對傳來的視訊訊號進行解碼；記憶體用以暫存視訊訊號、用以儲存在解碼過程中所使用的資料及/或查閱表，以及用以當作工作區，除此之外，記憶體也用作匯流區和視訊處理器12中不同部分的聯結。另外，解碼器20可包含一或多個暫存器25、40，一決定位元解碼器(decision bin decoder) 35，以及一旁路位元解碼器(bypass bin decoder) 30。

第2圖係說明適用於第1圖的視訊處理系統10的串聯的旁路位元解碼器200之示意圖。在第2圖中，一第一連結模組205的輸入端用以接收目前偏移和位元流中的n-1個位元，而第一連結模組205的輸出端耦接於一第一多工器221的第一輸入端和一第一加法器231的第一輸入端。第一連結模組205連結目前偏移和位元流中的n-1個位元後，輸出包含移位偏移和位元流中的n-1個位元的一第一結果至第一多工器221；第一加法器231的第二輸入端用以接收範圍訊號，在第一加法器231中，第一結果將扣除範圍訊號產生一第一差值，然後第一加法器231輸出第一差值至第一多工器221的第二輸入端，其中第一差值另輸入至第一多工器221的控制輸入端做為第一多工器221的控制訊號。

一第二連結模組207的第一輸入端用以接收位元流中的n-2個位元，第二連結模組207的第二輸入端耦接於第一多工器221的輸出端，用以接收第一多工器221輸出的訊號，第二連結模組207的輸出端耦接於一第二多工器223的第一輸入端和一第二加法器233的第一輸入端。第二連結模組207連結第一多工器221輸出的訊號和位元流中的n-2個位元後，輸出一第二結果至第二多工器223；第二加法器233的第二輸入端用以接收第一多工器221輸出的第一差值，在第二加法器233中，第二結果將扣除第一差值產生一第二差值，然後第二加法器233輸出第二差值至第二多工器223的第二輸入端，其中第二差值另輸入至第二多工器223的控制輸入端做為第二多工器223的控制訊號。

一第三連結模組209的第一輸入端用以接收位元流中的n-3個位元，第三連結模組209的第二輸入端耦接於第二多工器223的輸出端，用以接收第二多工器223輸出的訊號，第三連結模組209的輸出端耦接於一第三多工器225的第一輸入端和一第三加法器235的第一輸入端。第三連結模組209連結第二多工器223輸出的訊號和位元流中的n-3個位元後，輸出一第三結果至第三多工器225；第三加法器235的第二輸入端用以接收第二多工器223輸出的第二差值，在第三加法器235中，第三結果將扣除第二差值產生一第三差值，然後第三加法器235輸出第三差值至第三多工器225的第二輸入端，其中第三差值另輸入至第三多工器225的控制輸入端做為第二多工器223的控制訊號。

一第四連結模組211的第一輸入端用以接收位元流中的n-4個位元，第四連結模組211的第二輸入端耦接於第三多工器225的輸出端，用以接收第三多工器225輸出的訊號，第四連結模組211的輸出端耦接於一第四多工器227的第一輸入端和一第四加法器237的第一輸入端。第四連結模組211連結第三多工器225輸出的訊號和位元流中的n-4個位元後，輸出一第四結果至第四多工器227；第四加法器237的第二輸入端用以接收第三多工器225輸出的第三差值，在第四加法器237中，第四結果將扣除第三差值產生一第四差值，然後第四加法器237輸出第四差值至第四多工器227的第二輸入端，其中第四差值另輸入至第四多工器227的控制輸入端做為第四多工器227的控制訊號。

如第2圖所示，串聯過程可依設計考量無限延伸。另外，也應明瞭，每循環旁路位元解碼器的數目和串聯鏈的長度(第2圖虛線所示的關鍵路徑)直接相關。

請參照第3圖。第3圖係本發明的一實施例說明並聯的二旁路位元解碼器300的示意圖。如第3圖所示，二旁路位元解碼器300包含一BYPASS1_A 305和一BYPASS2_B 350。BYPASS1_A 305與BYPASS2_B 350一起達成每循環解碼二旁路位元的結果。

在BYPASS1_A 305中，BYPASS1_A 305的第一輸入端耦接於一多工器315的第一輸入端和一加法器310的第一輸入端，用以接收由一移位偏移值和位元流中的4個位元連結後所產生一第一連結值，BYPASS1_A 305的第二輸入端耦接於加法器310的第二輸入端，用以接收範圍值，BYPASS1_A 305的輸出端耦接於多工器315的輸出端。在加法器310中，第一連結值將扣除由加法器310的第二輸入端所接收之範圍值，然後多工器315的第二輸入端接收加法器310輸出的一差值。而多工器315的輸出端用以輸出bin1和offset1，亦即BYPASS1_A 305的輸出端輸出bin1和offset1。

在BYPASS2_B 350中，BYPASS2_B 350的第一輸入端用以接收由一偏移二位元值和位元流中的第三和第四位元連結後所產生一第二連結值，BYPASS2_B 350的第二輸入端用以接收範圍值，BYPASS2_B 350的輸出端耦接於多工器390的輸出端。

一多工器380的第一輸入端和一第一加法器365的第一輸入端耦接於BYPASS2_B 350的第一輸入端用以接收第二連結值。在第一加法器365中，第二連結值扣除第一加法器365的第二輸入端所接收的範圍值，產生一第一結果差值。多工器380的第二輸入端和控制輸入端耦接於第一加法器365的輸出端，用以接收第一結果差值，根據第一結果差值是否大於一預定值，例如零，去決定切換多工器380輸出的訊號。一第二加法器360的第一輸入端耦接於BYPASS2_B 350的第一輸入端用以接收第二連結值。在第二加法器360中，第二連結值扣除第二加法器360的第二輸入端所接收之二位元的範圍值，產生一第二結果差值。多工器385的第一輸入端耦接於第二加法器360的輸出端，用以接收第二結果差值。一第三加法器355的第一輸入端耦接於BYPASS2_B 350的第一輸入端用以接收第二連結值。在一第三加法器355中，第二連結值扣除第三加法器355的第二輸入端所接收之三位元的範圍值，產生一第三結果差值。多工器385的第二輸入端和控制輸入端耦接於第三加法器355的輸出端，用以接收第三結果差值，根據第三結果差值是否大於一預定值，例如零，去決定切換多工器385輸出的訊號。一多工器390的第一輸入端接收多工器380輸出的訊號，第二輸入端接收多工器385輸出的訊號，控制輸入端接收BYPASS1_A 305的多工器315輸出的訊號。根據BYPASS1_A 305的多工器315輸出的訊號是否大於一預定值，例如零，去控制多工器390輸出的訊號。而多工器390的輸出端用以輸出bin2和offset2，亦即BYPASS2_B 350的輸出端輸出bin2和offset2。

一二旁路位元解碼器和一三旁路位元解碼器的設計理念是相同的。根據以下方程式：

Off’1=offset<<1+stream[4]或offset<<1+stream[4]-range(1)

Off’2=Off’1<<1+stream[3]或Off’1<<1+stream[3]-range(2)

將Off’1代入到方程式(2)可得

Off’2={(offset<<1+stream[4])<<1+stream[3]或(offset<<1+stream[4]-range)<<1+stream[3]或{(offset<<1+stream[4])<<1+stream[3]}-range或(offset<<1+stream[4]-range)<<1+stream[3]-range

Off’2=offset<<2+stream[4:3]或offset<<2+stream[4:3]-2*range或offset<<2+stream[4:3]-1*range或offset<<2+stream[4:3]-3*range

因此，可藉由off’1(bin1)選擇Off’2(bin2)，產生比串聯架構更快的時脈。

請參照第4圖，第4圖係本發明的另一實施例說明一並聯的三旁路位元解碼器400的示意圖。如第4圖所示，三旁路位元解碼器400包含一BYPASS1a 405、一BYPASS2a 420和一BYPASS3 450。BYPASS1a 405和第3圖的BYPASS1_A 305一樣有相對應的元件和功能，其中BYPASS1a 405的第一輸入端和BYPASS1_A 305的第一輸入端一樣，係用以接收由一移位偏移值和位元流中的4個位元連結後所產生第一連結值，BYPASS1a 405的第二輸入端和BYPASS1_A 305的第二輸入端一樣，係用以接收範圍值，BYPASS1a 405的輸出端和BYPASS1_A 305的輸出端一樣輸出bin1和offset1。第4圖的加法器410對應第3圖的加法器310，第4圖的多工器415則對應第3圖的多工器315，因此，不再贅述加法器410和多工器415的運作過程。

BYPASS2a 420和第3圖的BYPASS2_B 350一樣有相對應的元件和功能，其中BYPASS2a 420的第一輸入端和BYPASS2_B 350的第一輸入端一樣，係用以接收由一偏移二位元值和位元流中的第三和第四位元後所產生第二連結值，BYPASS2a 420的第二輸入端和BYPASS2_B 350的第二輸入端一樣，係用以接收範圍值，BYPASS2a 420的輸出端和BYPASS2_B 350的輸出端一樣輸出bin2和offset2。此外，BYPASS2a 420的加法器426、424和422對應於BYPASS2_B 350的加法器365、360和355；BYPASS2a 420的多工器430、440和435則對應於BYPASS2_B 350的多工器380、385和390。因此，不再贅述BYPASS2a 420的運作過程。

現在加入BYPASS3 450用以改善第3圖的二旁路位元解碼器300成為第4圖的三旁路位元解碼器400。BYPASS3 450的第一輸入端用以接收由一移位偏移值和位元流中的第四至第二位元連結後所產生一第三連結值。BYPASS3 450的第二輸入端用以接收範圍值，BYPASS3 450的輸出端耦接於第七多工器485的輸出端。

在BYPASS3 450中，一第一多工器470的第一輸入端、一第一加法器451的第一輸入端、一第二加法器453的第一輸入端、一第三加法器455的第一輸入端、一第四加法器457的第一輸入端、一第五加法器459的第一輸入端、一第六加法器461的第一輸入端以及一第七加法器463的第一輸入端耦接於BYPASS3 450的第一輸入端用以接收第三連結值。

在第一加法器451中，第三連結值扣除第一加法器451的第二輸入端所接收的一位元的範圍值，產生一第一差值。第一多工器470的第二輸入端和控制輸入端耦接於第一加法器451的輸出端，用以接收第一差值，根據第一差值是否大於一預定值，例如零，去決定切換第一多工器470輸出的訊號。

在第二加法器453中，第三連結值扣除第二加法器453的第二輸入端所接收的二位元的範圍值，產生一第二差值。一第二多工器472的第一輸入端耦接於第二加法器453的輸出端，用以接收第二差值。在第三加法器455中，第三連結值扣除第三加法器455的第二輸入端所接收的三位元的範圍值，產生一第三差值。第二多工器472的第二輸入端和控制輸入端耦接於第三加法器455的輸出端，用以接收第三差值，根據第三差值是否大於一預定值，例如零，去決定切換第二多工器472輸出的訊號。

在第四加法器457中，第三連結值扣除第四加法器457的第二輸入端所接收的四位元的範圍值，產生一第四差值。一第三多工器474的第一輸入端耦接於第四加法器457的輸出端，用以接收第四差值。在第五加法器459中，第三連結值扣除第五加法器459的第二輸入端所接收的五位元的範圍值，產生一第五差值。第三多工器474的第二輸入端和控制輸入端耦接於第五加法器459的輸出端，用以接收第五差值，根據第五差值是否大於一預定值，例如零，去決定切換第三多工器474輸出的訊號。

在第六加法器461中，第三連結值扣除第六加法器461的第二輸入端所接收的六位元的範圍值，產生一第六差值。一第四多工器476的第一輸入端耦接於第六加法器461的輸出端，用以接收第六差值。在第七加法器463中，第三連結值扣除第七加法器463的第二輸入端所接收的七位元的範圍值，產生一第七差值。第四多工器476的第二輸入端和控制輸入端耦接於第七加法器463的輸出端，用以接收第七差值，根據第七差值是否大於一預定值，例如零，去決定切換第四多工器476輸出的訊號。

一第五多工器480的第一輸入端接收第一多工器470輸出的訊號，第二輸入端接收第二多工器472輸出的訊號，控制輸入端接收BYPASS1a 405的多工器415輸出的訊號，根據BYPASS1a 405的多工器415輸出的訊號是否大於一預定值，例如零，去控制第五多工器480輸出的訊號。一第六多工器482的第一輸入端接收第三多工器474輸出的訊號，第二輸入端接收第四多工器476輸出的訊號，控制輸入端接收BYPASS1a 405的多工器415輸出的訊號，根據BYPASS1a 405的多工器415輸出的訊號是否大於一預定值，例如零，去控制第六多工器482輸出的訊號。一第七多工器485的第一輸入端接收第五多工器480輸出的訊號，第二輸入端接收第六多工器482輸出的訊號，控制輸入端接收BYPASS2a 420的多工器435輸出的訊號。而第七多工器485的輸出端用以輸出bin3和offset3，亦即BYPASS3 450的輸出端輸出bin3和offset3。

請參照第5圖。第5圖係說明如何藉由耦合第4圖的三旁路位元解碼器400和第3圖的二旁路位元解碼器300去形成一並聯的五旁路位元解碼器500的示意圖。

如第5圖所示，三旁路位元解碼器400的輸入端接收適當的位元流和範圍值，三旁路位元解碼器400的輸出端用以輸出bin1、bin2、bin3和移位位元流。然後二旁路位元解碼器300的輸入端接收移位位元流和範圍值，而二旁路位元解碼器300的輸出端用以輸出bin4和bin5。

總結來說，傳統的旁路位元解碼器是一具有冗長的運算路徑以及容易實現的序列設計。本發明所提出的旁路位元解碼器能夠改善傳統的旁路位元解碼器具有冗長的運算路徑的缺點，可節省大約40%的運算時間。例如，一傳統的五旁路位元解碼器，其每循環解碼五位元的運算時間需要約6.66ns(150MHz)，但本發明的五旁路位元解碼器僅需要4ns(250MHz,Fujitsu 90nm製程)。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10．．．視訊處理系統

11．．．視訊源

12．．．視訊處理器

13．．．視訊顯示器

20．．．解碼器

25、40．．．暫存器

35．．．決定位元解碼器

30、200．．．旁路位元解碼器

205．．．第一連結模組

207．．．第二連結模組

209．．．第三連結模組

211．．．第四連結模組

221、470．．．第一多工器

223、472．．．第二多工器

225、474．．．第三多工器

227、476．．．第四多工器

480．．．第五多工器

482．．．第六多工器

485．．．第七多工器

231、451．．．第一加法器

233、453．．．第二加法器

235、455．．．第三加法器

237、457．．．第四加法器

459．．．第五加法器

461．．．第六加法器

463．．．第七加法器

300．．．二旁路位元解碼器

305．．．BYPASS1_A

350．．．BYPASS2_B

315、380、385、390、415、430、440、435．．．多工器

310、365、360、355、410、426、424、422．．．加法器

400．．．三旁路位元解碼器

405．．．BYPASS1a

420．．．BYPASS2a

450．．．BYPASS3

500．．．五旁路位元解碼器

第1圖係視訊處理系統之示意圖。

第2圖說明適用於第1圖的視訊處理系統的串聯旁路位元解碼器之示意圖。

第3圖係本發明的一實施例說明並聯的二旁路位元解碼器之示意圖。

第4圖係本發明的另一實施例說明並聯的三旁路位元解碼器之示意圖。

第5圖係本發明的另一實施例說明並聯的五旁路位元解碼器之示意圖。

300．．．二旁路位元解碼器

400．．．三旁路位元解碼器

500．．．五旁路位元解碼器

Claims (17)

1. 　一種並聯的五旁路位元全文自適應二進制算術編碼解碼器，包含：一三旁路位元解碼器，具有一第一輸入端用以接收一位元流，一第二輸入端用以接收複數個範圍值，一第一輸出端用以輸出一第一旁路位元，一第二輸出端用以輸出一第二旁路位元，一第三輸出端用以輸出一第三旁路位元，和一第四輸出端用以輸出一移位位元流；及一二旁路位元解碼器，具有一第三輸入端耦接於該三旁路位元解碼器的第四輸出端，用以接收該移位位元流，一第四輸入端用以接收該複數個範圍值，一第五輸出端用以輸出一第四旁路位元，和一第六輸出端用以輸出一第五旁路位元。
2. 如請求項1所述之解碼器，其中該二旁路位元解碼器另包含：一第一電路，具有串聯耦接的該二旁路位元解碼器的第三輸入端、一第一加法器、一第一多工器和該二旁路位元解碼器的第五輸出端；及一第二電路，並聯於該第一電路，該第二電路具有串聯耦接的該二旁路位元解碼器的第四輸入端、該第一加法器、該第一多工器和該二旁路位元解碼器的第五輸出端。
3. 如請求項2所述之解碼器，其中該二旁路位元解碼器另包含：一第三電路，具有串聯耦接的該二旁路位元解碼器的第三輸入端、一第二多工器、一第三多工器和該二旁路位元解碼器的第六輸出端；其中該第三多工器受該第一多工器輸出的訊號控制。
4. 如請求項3所述之解碼器，其中該二旁路位元解碼器另包含：一第四電路，並聯於該第三電路，該第四電路具有串聯耦接的該二旁路位元解碼器的第四輸入端、一第二加法器、該第二多工器、該第三多工器和該二旁路位元解碼器的第六輸出端；其中該第二多工器受該第二加法器輸出的訊號控制。
5. 如請求項4所述之解碼器，其中該二旁路位元解碼器另包含：一第五電路，並聯於該第三電路，該第五電路具有串聯耦接的該二旁路位元解碼器的第三輸入端、一第三加法器、一第四多工器、該第三多工器和該二旁路位元解碼器的第六輸出端；及一第六電路，並聯於該第三電路，該第六電路具有串聯耦接的該二旁路位元解碼器的第四輸入端、一第四加法器、該第四多工器、該第三多工器和該二旁路位元解碼器的第六輸出端；其中該第四多工器受該第四加法器輸出的訊號控制。
6. 一種並聯的五旁路位元全文自適應二進制算術編碼解碼器，包含一三旁路位元解碼器，具有一第一輸入端用以接收一位元流，一第二輸入端用以接收複數個範圍值，一第一輸出端用以輸出一旁路位元，一第二輸出端用以輸出一旁路位元，一第三輸出端用以輸出一旁路位元，和一第四輸出端用以輸出一移位位元流；及一二旁路位元解碼器，具有一第一輸入端用以接收該移位位元流，一第二輸入端用以接收該複數個範圍值，一第一輸出端用以輸出一旁路位元，和一第二輸出端用以輸出一旁路位元。
7. 如請求項6所述之解碼器，其中該三旁路位元解碼器另包含：一第一電路，具有串聯耦接的該三旁路位元解碼器的第一輸入端、一第一加法器、一第一多工器和該三旁路位元解碼器的第一輸出端；及一第二電路，並聯於該第一電路，具有串聯耦接的該三旁路位元解碼器的第二輸入端、該第一加法器、該第一多工器和該三旁路位元解碼器的第一輸出端。
8. 如請求項7所述之解碼器，其中該三旁路位元解碼器另包含：一第三電路，具有串聯耦接的該三旁路位元解碼器的第一輸入端、一第二多工器、一第三多工器和該三旁路位元解碼器的第二輸出端；其中該第三多工器受該第一多工器輸出的訊號控制。
9. 如請求項8所述之解碼器，其中該三旁路位元解碼器另包含：一第四電路，並聯於該第三電路，該第四電路具有串聯耦接的該三旁路位元解碼器的第二輸入端、一第二加法器、該第二多工器、該第三多工器和該三旁路位元解碼器的第二輸出端；其中該第二多工器受該第二加法器輸出的訊號控制。
10. 如請求項9所述之解碼器，其中該三旁路位元解碼器另包含：一第五電路，並聯於該第三電路，該第五電路具有串聯耦接的該三旁路位元解碼器的第一輸入端、一第三加法器、一第四多工器、該第三多工器和該三旁路位元解碼器的第二輸出端；及一第六電路，並聯於該第三電路，具有串聯耦接的該三旁路位元解碼器的第二輸入端、一第四加法器、該第四多工器、該第三多工器和該三旁路位元解碼器的第二輸出端；其中該第四多工器受該第四加法器輸出的訊號控制。
11. 如請求項10所述之解碼器，其中該三旁路位元解碼器另包含：一第七電路，具有串聯耦接的該三旁路位元解碼器的第一輸入端、一第五多工器、一第六多工器、一第七多工器和該三旁路位元解碼器的第三輸出端；及一第八電路，並聯於該第七電路，該第八電路具有串聯耦接的該三旁路位元解碼器的第一輸入端、一第五加法器、一第八多工器、一第九多工器、該第七多工器和該三旁路位元解碼器的第三輸出端。
12. 如請求項11所述之解碼器，其中該三旁路位元解碼器的該第三多工器的控制輸入端、該第五多工器的控制輸入端和該第九多工器的控制輸入端耦接於該第一多工器的輸出端，該第一多工器輸出的訊號係用以控制該第三多工器、該第五多工器和該第九多工器。
13. 如請求項12所述之解碼器，其中該三旁路位元解碼器的該第七多工器的控制輸入端耦接於第三多工器的輸出端，該第三多工器輸出的訊號係用以控制該第七多工器。
14. 如請求項13所述之解碼器，其中該二旁路位元解碼器另包含：一第一電路，具有串聯耦接的該二旁路位元解碼器的第一輸入端、一第一加法器、一第一多工器和該二旁路位元解碼器的第一輸出端；及一第二電路，並聯於該第一電路，該第二電路具有串聯耦接的該二旁路位元解碼器的第二輸入端、該第一加法器、該第一多工器和該二旁路位元解碼器的第一輸出端。
15. 如請求項14所述之解碼器，其中該二旁路位元解碼器另包含：一第三電路，具有串聯耦接的該二旁路位元解碼器的第一輸入端、一第二多工器、一第三多工器和該二旁路位元解碼器的第二輸出端；其中該第三多工器受該第一多工器輸出的訊號控制。
16. 如請求項15所述之解碼器，其中該二旁路位元解碼器另包含：一第四電路，並聯於該第三電路，該第四電路具有串聯耦接的該二旁路位元解碼器的第二輸入端、一第二加法器、該第二多工器、該第三多工器和該二旁路位元解碼器的第二輸出端；其中該第二多工器受該第二加法器輸出的訊號控制。
17. 如請求項16所述之解碼器，其中該二旁路位元解碼器另包含：一第五電路，並聯於該第三電路，該第五電路具有串聯耦接的該二旁路位元解碼器的第一輸入端、一第三加法器、一第四多工器、該第三多工器和該二旁路位元解碼器的第二輸出端；及一第六電路，並聯於該第三電路，該第六電路具有串聯耦接的該二旁路位元解碼器的第二輸入端、一第四加法器、該第四多工器、該第三多工器和該二旁路位元解碼器的第六輸出端；其中該第四多工器受該第四加法器輸出的訊號控制。