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TWI455285B - 埋藏式非對稱接合面靜電保護裝置 - Google Patents

埋藏式非對稱接合面靜電保護裝置 Download PDF

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TWI455285B
TWI455285B TW098117715A TW98117715A TWI455285B TW I455285 B TWI455285 B TW I455285B TW 098117715 A TW098117715 A TW 098117715A TW 98117715 A TW98117715 A TW 98117715A TW I455285 B TWI455285 B TW I455285B
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TW
Taiwan
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region
collector
emitter
esd
distance
Prior art date
Application number
TW098117715A
Other languages
English (en)
Other versions
TW201005921A (en
Inventor
柴Ｅ 吉爾
洪倉洙
詹姆斯Ｄ 懷特菲爾
張若英
Original Assignee
飛思卡爾半導體公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 飛思卡爾半導體公司 filed Critical 飛思卡爾半導體公司
Publication of TW201005921A publication Critical patent/TW201005921A/zh
Application granted granted Critical
Publication of TWI455285B publication Critical patent/TWI455285B/zh

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/60—Lateral BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes

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  • Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

埋藏式非對稱接合面靜電保護裝置 參考先前申請案
本申請案已於2008年7月24日作為專利申請案第12/178,800號在美國提出申請。
發明領域
本發明大體上係有關於半導體(SC)裝置與積體電路(IC)，且較特定地，係有關於針對IC及其它SC及非SC裝置用以形成靜電放電(ESD)保護裝置之結構與方法。
 發明背景
第1圖顯示了針對一典型的靜電放電(ESD)保護裝置之傳輸線脈衝電流(I)對電壓(V)之一簡化圖20。隨著外加電壓的增加，幾乎沒有電流流動直到觸發電壓21到達電壓Vt1。一旦遭觸發進入操作，該ESD裝置導通且電流增加到保持點22，具有電流Ih與電壓Vh。視該電壓源之該內部阻抗而定，電流及電壓可進一步增至電流為It2及電壓為Vt2的點23，超過該點23可出現導致電流進一步增加及電壓下降之破壞性故障。靜電放電(ESD)保護裝置企圖在一相關聯的半導體(SC)裝置或非SC裝置或積體電路(IC)(即“受保護的元件”)正常操作(具有一正常操作電壓Vo)期間保持靜止，但是當出現過高電壓時導通，藉此防止對該(等)受保護的元件的損壞。該ESD裝置之該觸發電壓Vt1應該超出該等受保護元件之最大的正常的DC(直流)操作電壓Vo(MAX)。進一步地，Vt1應該小於例如足夠大來損壞該(等)受保護的元件之一電壓VTR (通常一暫態電壓)，此後稱為該受保護的元件擊穿電壓，簡寫為VTR (PEBD)。因此，該ESD裝置應該被設計以使得Vo(MAX)<Vt1<VTR (PEBD)。
針對ESD裝置使用雙極電晶體的困難之一在於它們針對DC操作之導通電壓Vt1(即Vt1DC )與針對暫態操作之導通電壓Vt1(即Vt1TR )經常是不相同的，即Vt1DC 不等於Vt1TR 。這具有減少該最大DC操作電壓與該暫態ESC電壓間邊限之後果，其中該最大DC操作電壓可被施加到電路上使之處於正常操作中而不觸發該ESD裝置，及該暫態ESD電壓可觸發該ESD裝置至操作狀態以相對過高電壓提供保護。希望將該ESD裝置之該DC及暫態觸發電壓盡可能地接近相等。然而，使用目前的裝置，這通常是難以或不可能實現的。
因此，仍然存在針對ESD保護裝置之改良的結構與方法的一需求，其中，該等ESD結構之該電壓邊限(margin)藉由減少該暫態ESD導通電壓Vt1TR 與該DC ESD導通電壓Vt1DC 間的差值(△V=|Vt1TR -Vt1DC |)來提高。此改良具有一進一步希望的後果，即提高該ESD保護裝置對在SC裝置及/或IC製造期間出現之隨機製程變化的容限，不然這些隨機製程變化可能將變換該DC ESD導通電壓Vt1DC 小於該(等)受保護元件之該最大DC操作電壓Vo(MAX)或提高該暫態ESD導通電壓Vt1TR 大於該(等)受保護元件之該最大(無損壞)電壓容限VTR (PEBD)。此類條件中的任一條件可導致該等已完成裝置被排斥，因此減低總的生產良率及增加總的生產成本。
依據本發明之一實施例，係特地提出一種橫向靜電放電(ESD)保護裝置，其包含：一第一傳導類型及第一摻雜程度之一半導體基板；覆在該基板的上面且為該第一傳導類型及一第二摻雜程度且具有與該基板隔開一第一距離之一外部表面之一半導體層；由一第二距離橫向隔開且具有大於該第二摻雜程度之第三摻雜程度之一第二相反傳導類型之射極及集極區域；在該半導體層內而沒有延伸貫穿該半導體層並具有大於該第二摻雜程度而小於或等於該第三摻雜程度之摻雜程度且自該射極區域朝該集極區域橫向延伸但以一第三距離與該集極區域隔開之該第一傳導類型之一井區域；及歐姆地耦接到該射極區域之該第二傳導類型及大於該第三摻雜程度之摻雜程度之一埋藏層，且無歐姆地耦接到該集極區域之該第二類型之一進一步的埋藏層。
圖式簡單說明
下文中將結合下面該等繪圖來描述本發明，其中相同的符號表示相同的元件，及其中：第1圖是針對一典型的靜電放電(ESD)保護裝置之電流對電壓之一簡化圖；第2圖是針對DC及暫態電壓而言ESD觸發電壓作為一橫向雙極ESD電晶體之基極-集極間距之函數之一圖，說明不同的DC及暫態ESD電壓值是如何不利地影響該ESD設計邊限的；第3圖是依據本發明之一橫向雙極靜電放電(ESD)保護裝置之一簡化的示意截面圖且說明它如何與習知的ESD保護裝置不同；及第4圖及第5圖是不具有及具有本發明之該等特徵的情況下，ESD觸發電壓Vt1對橫向雙極ESD裝置之基極-集極間距之簡化圖。
 較佳實施例之詳細說明
下面的詳細的說明實質上僅僅是示範性的且並不打算限制本發明或本發明之應用與用途。另外，不打算受在先前技術領域、背景或下面詳細描述中呈現之任何表述或暗示的原理的束縛。
為了說明的簡單與明瞭，該等繪圖說明了構建的大體方式，及習知特徵與技術之描述與細節可遭省略以避免不必要地模糊本發明。另外，在該等繪圖中的元件未必按比例繪製。例如，在該等圖中之該等元件或區域中的一些元件或區域的尺寸可相對於其它元件或區域誇大以幫助提高對本發明之實施例的理解。
在該描述及該等申請專利範圍中之術語“第一”、“第二”、“第三”、“第四”及類似的，如果存在，可用來在類似的元件間區分且未必用來描述一特定的序列或按時間排列的順序。要明白的是這樣使用的該等術語在適當的情況下是可互換的以使在本文中所描述之本發明之實施例例如能夠以除了本文中所說明或描述以外的順序來操作。另外，術語“包含”、“包括”、“具有”及其任何改變打算涵蓋非排他包括，諸如包含一元件列表之一程序、方法、物品或設備未必限制於此等元件，而是可包括沒有明確列出或對於這些程序、方法、物品或設備而言固有之其它元件。本文中所使用的術語“耦接”定義為以一電氣的或非電氣的方式直接地或間接地連接。
如本文所使用的，術語“半導體”打算包括任何半導體，包括非類型IV複合半導體、有機半導體及無機半導體，及術語“基板”及“半導體基板”打算包括單晶結構、多晶結構、薄膜結構、層狀結構作為範例且不打算限制絕緣底半導體(semiconductor-on-insulator,SOI)結構及其組合。術語“半導體”簡寫為“SC”。為了說明的方便及不打算限制，本文中針對基於N-型矽之雙極裝置即NPN雙極矽電晶體來描述該等半導體ESD保護裝置及製造方法，但是熟於此技者將明白本文中所描述的該發明可以以其它半導體材料、PNP電晶體及裝置類型來使用。
本文中所描述的本發明之各種實施例藉由具有適於特定傳導類型裝置或結構之不同P及N摻雜區域之該傳導類型之半導體裝置及結構來描述。但是這僅僅是為了說明的方便並不打算為限制。熟於此技者將明白相反傳導類型之裝置或結構可藉由互換傳導類型來提供以使一P型區域變成一N型區域且反之亦然。另外，在下文及該等申請專利範圍中說明之該等特定區域可以是較一般地稱為一“第一傳導類型”及一“第二相反傳導類型”，其中，該第一傳導類型可以為N或P型及該第二相反傳導類型則為P或N型等。
第2圖是針對DC觸發電壓Vt1DC 及暫態觸發電壓Vt1TR 而言ESD觸發電壓Vt1作為一橫向NPN雙極ESD電晶體之基極-集極間距之函數之一圖30，說明不同的DC及暫態ESD電壓值是如何不利地影響該ESD保護裝置設計邊限的。對於一習知裝置而言，跡線31顯示DC觸發電壓Vt1DC 的改變及跡線32顯示暫態觸發電壓Vt1TR 的改變。總的可得的ESD保護裝置設計範圍或設計邊限(簡寫為TADR)由下面的等式1給出：
總的可得的設計範圍(TADR)=|(VTR (PEBD)-Vo(PMAX))|-|(Vt1TR -Vt1DC )|， 等式1其中，VTR (PEBD)是該(等)受保護元件之“不超出的”擊穿電壓，Vo(PMAX)是該等受保護元件之該最大操作電壓，及如上所說明Vt1TR 及Vt1DC 是該ESD保護裝置之該暫態及該DC觸發電壓。以△V=|Vt1TR -Vt1DC |>0為限，該總的可得設計範圍(TADR)得出來較小，這是不希望的。透過參考圖30這可圖形化地理解。假定，該|(VTR (PEBD)-Vo(PMAX))|具有在圖30之右邊於跡線33、34間之電壓差值35所表示的該值及該△V=|(Vt1TR -Vt1DC )|具有朝向圖30之左邊於跡線31、32間之電壓差值36所表示的該值。接著，該TADR由電壓差值37、38得出。相反地，如果△V=|(Vt1TR -Vt1DC )|~0，其中DC及暫態觸發電壓Vt1都緊挨著，例如跡線31，接著該TADR由電壓差值37、38得出，即TADR=|(VTR (PEBD)-Vo(PMAX))|。在後面的情況下(即△V~0)，較易設計較不易於受製造過程變化影響之ESD保護裝置，導致改良的性能、較高的生產良率及較低的成本。這是很希望的。
第3圖是根據本發明之NPN橫向雙極靜電放電(ESD)保護裝置40之一簡化的示意截面圖且說明它如何與習知的ESD保護裝置不同。為了便於說明，裝置40被說明為一NPN電晶體。然而，熟於此技者將明白，對該等各種區域之傳導類型及所施加信號之極性作以適當的改變也可使用一PNP電晶體或其它類型的半導體裝置。裝置40包含具有背面接觸41及終端43之P型基板42。基板42有用地具有在每立方釐米大約8E14至8E18雜質原子的範圍內之摻雜，較方便地在每立方釐米大約8E14至8E16雜質原子的範圍內，及較佳地每立方釐米大約1E15至1E16雜質原子，但也可使用較高或較低的值。矽對於基板42是一有用的材料，但是也可以使用其它的半導體材料。覆在基板42上面的是具有延伸到表面46之厚度45的P層44。層44希望是一磊晶層，但是在其它實施例中，可由在本技藝中習知的其它技術提供。厚度45有用地在大約2至10微米的範圍內，較方便地大約3至6微米且較佳地大約5微米，但是也可使用較厚或較薄層。層44有用地具有在每立方釐米大約8E14至8E15雜質原子的範圍內之摻雜，較方便地在每立方釐米大約1E15至4E15雜質原子的範圍內，及較佳地每立方釐米大約1E15至2E15雜質原子，但也可使用較高或較低的值，視所希望的該等特定裝置性質而定。一般而言，層44可比基板42稍微較輕地摻雜，有用地，具有比基板42之該摻雜少大約1E-03的範圍內之摻雜，較方便地少大約1E-02及較佳地大約相同到少1E-01。位於層44內且自表面46實質地延伸到P-基板42或P-基板42內的是分開的N型區域48、50，它們分別充當橫向裝置40之射極與集極。射極區域48具有接觸點58及集極區域50具有接觸點59。區域48、50有用地被摻雜至每立方釐米大約8E16至8E19雜質原子，較方便地每立方釐米大約8E17至1E19雜質原子，及較佳地每立方釐米大約8E18雜質原子。換言之，區域48、50有用地以比區域44之摻雜程度大大約1E02至1E05倍來摻雜，較方便地比區域44之摻雜程度大大約1E02至1E04倍及較佳地比區域44之摻雜程度大大約1E03倍。區域48、50之摻雜在不同實施例中可以相同或不同。區域48、50由例如有用地大約3至15微米之距離52來分開，較方便地大約3至10微米及較佳地至少大約4微米，但是也可使用較高及較低的值，視該等所希望的裝置性質而定。
位於層44內在射極-集極區域48、50間的是在表面46下延伸到深度55之P井區域54，其希望比層44稍微較重地摻雜。P井區域54有用地具有在每立方釐米大約2E16至8E19雜質原子的範圍內之摻雜，較方便地在每立方釐米大約6E16至5E18雜質原子的範圍內，及較佳地每立方釐米大約1E17至大約1E18雜質原子，但也可使用較高或較低的值。換言之，P井區域54有用地以層44之摻雜的大約1E01至1E05倍的範圍內摻雜，較方便地大約1E01至1E03倍及較佳地大約1E01至2E02倍。深度55希望在大約1.5至3.3微米的範圍間，較方便地在大約2.0至2.8微米的範圍間及較佳地在大約2.4微米，但是也可以使用較高或較低的值。換言之，深度55有用地為層44之厚度45的大約百分之30至百分之66，較方便地大約百分之40至百分之50及較佳地大約百分之48。P井區域54以距離47與基板42隔開。P井區域54之右手端鄰接射極區域48及左手端541’、541”、541'''(共同地541)以橫向基極-集極間距56’、56”、56'''(共同地56)與集極區域50隔開。如該等虛線所示，基極-集極間距56可呈現不同的值56’、56”、56'''等(共同的56)，視Vt1(例如查看第2圖，第4-5圖)之該等所希望的值而定。基極-集極間距56在大約0至3微米的範圍內是有用的，視該所希望的觸發電壓Vt1而定，但是也可使用較高或較低的值。換言之，基極-集極間距56希望為射極集極間隔52的百分之0至百分之50。P井區域54與射極區域48希望藉由表面連接體57短路連接到一起。同一類型且大體上比射極區域48較大之摻雜的埋藏層區域49希望局部地提供在射極區域48下方，其具有例如大約與射極區域48在表面46相同的一橫向寬度。埋藏層區域49有用地具有有用地射極區域48之該摻雜程度的大約1至10倍之一摻雜程度，較方便地大約2至6倍及較佳地大約3至5倍。
在習知技藝中，類似的埋藏層區域51(由該等虛線所示)也在集極區域50的下方提供。然而，在本發明中省略集極埋藏層區域51，該省略有助於針對本文中所描述的本發明之該等實施例觀測之該等已改良的性質。埋藏層區域51在集極區域50下方的缺失產生裝置，其中該DC觸發電壓Vt1DC 與暫態觸發電壓Vt1TR 較接近的在一起，即△V=|(Vt1TR -Vt1DC )|與Vt1相比是小的。換言之，該比率(△V)/(Vt1TR )希望具有小於或等於大約百分之25的一大小，較方便地小於或等於大約百分之15及較佳地小於或等於大約百分之10。這大大地提高了該ESD保護裝置之總性能與設計邊限。
第4圖與第5圖是橫向雙極ESD裝置之ESD觸發電壓Vt1對基極-集極間距56之簡化圖。第4圖顯示針對包括子集極埋藏層51的一裝置的圖60。將要注意的是對於超出大約1.0微米的基極-集極間距56而言，針對DC觸發電壓Vt1DC 的跡線63與針對暫態觸發電壓Vt1TR 的跡線64明顯不同。第5圖依據本發明之一實施例顯示根據一另外的大體上類似的裝置之圖70，其中省略了子集極埋藏層51。將要注意的是對於不同的基極-集極間距56而言，針對DC觸發電壓Vt1DC 的跡線73與針對暫態觸發電壓Vt1TR 的跡線74實質上相同。因此，對於圖70之該裝置，△V=|Vt1TR -Vt1DC |是小的，實際上接近0。這是很希望的。藉由調整基極-集極間距56，該觸發電壓Vt1可設定為超出一實質的電壓範圍(例如針對第5圖之該裝置自15至50伏特)之各種預先決定的值。藉由依據在該技藝中習知的原則調整該等不同裝置區域之摻雜及尺寸及/或藉由級聯裝置，可獲得其它電壓範圍。依據本文所描述的該等發明之實施例所準備之裝置提供在1E-01至3E-01安培範圍內的保持電流且顯現很低的漏電流，例如對於小於該等觸發電壓的電壓在1E-13至1E-07的範圍內。換言之，一旦觸發，該等所發明的裝置對於小於該等ESD觸發電壓之電壓顯現的漏電流是它們能夠非破壞性地汲入ESD電流的大約10-14 至10-8 倍。這是一重要的性質，因為很希望在小於該觸發電壓之電壓下實質上電氣地不可視該ESD保護裝置以免干擾該等受保護元件的一般操作，及一旦觸發還能夠吸收大的ESD電流。本文描述之該等所發明的裝置顯現這些希望的性質。
依據一第一實施例，本文提供一橫向靜電放電(ESD)保護裝置(40)，其包含：一第一傳導類型及第一摻雜程度之一半導體基板(42)；覆在該基板(42)上面且為該第一傳導類型及一第二摻雜程度並具有與該基板(42)隔開一第一距離(45)的一外部表面(46)之一半導體層(44)；由一第二距離(52)橫向隔開並具有大於該第二摻雜程度之第三摻雜程度之一第二類型相反傳導類型之射極(48)及集極(50)區域；在該半導體層(44)內而沒有延伸貫穿該半導體層(44)並具有大於該第二摻雜程度而小於或等於該第三摻雜程度之一摻雜程度且自該射極區域(48)橫向朝該集極區域(50)延伸但以一第三距離(56)與該集極區域(50)隔開之該第一傳導類型之一井區域(54)；以及歐姆地耦接到該射極區域(48)之該第二傳導類型及大於該第三摻雜程度之摻雜程度之一埋藏層(49)，且無歐姆地耦接到該集極區域(50)之該第二類型之一進一步的埋藏層(51)。依據另一實施例，該第一傳導類型是N型。依據又一實施例，歐姆地耦接到該射極區域(48)之該埋藏層(49)具有與該射極區域(48)之一橫向寬度實質上相似之一橫向寬度。依據再一實施例，該井區域(54)具有自該外部表面朝該基板(42)是該第一距離(45)的大約百分之30至百分之60之一深度(55)。依據另一實施例，該第三距離(56)大約是該第二距離(52)的百分之0至百分之50。依據又一實施例，該第三距離(56)在大約0至3微米的範圍內。依據再一實施例，一DC ESD觸發電壓Vt1DC 與一暫態ESD觸發電壓Vt1TR 在大小上的差值不到Vt1TR 的大約百分之25。依據另一實施例，該埋藏層區域(49)位於該射極區域(48)下面。依據又一實施例，該射極區域(48)與該集極區域(50)實質上延伸貫穿該半導體層(44)。
依據一第二實施例，本文提供具有一觸發電壓Vt1之一橫向雙極靜電放電(ESD)保護裝置(40)，其包含：一半導體(SC)基板(42)；一上覆磊晶SC層(44)；在該SC層(44)內由一第一距離(52)橫向隔開之射極-集極區域(48、50)；在該磊晶SC層(44)內相鄰於該射極區域(48)朝該集極區域(50)橫向延伸並以該磊晶層(44)內之一基極-集極間距(56)與該集極區域(50)隔開之一基極區域(54)，其中選擇該基極-集極間距(56)來設定一預先決定的ESD觸發電壓Vt1；以及在該射極區域(48)下歐姆地耦接到該射極區域(48)之一埋藏層區域(49)，而無在該集極區域(50)下之一可比較的埋藏層區域(51)，藉此提供DC觸發電壓(Vt1DC )與暫態觸發電壓(Vt1TR )幾乎相等的一非對稱結構。依據另一實施例，該埋藏層區域(49)在該射極區域(48)下橫向延伸。依據又一實施例，該埋藏層區域(49)比該射極區域(48)摻雜較重。依據再一實施例，該基極-集極間距(56)在該第一距離(52)的大約百分之0至百分之50的範圍內。依據另一實施例，該磊晶SC層具有一第一厚度，及該基極區域自該磊晶層之一外部表面延伸達一第一深度，其中該第一深度是該第一厚度的大約百分之30至百分之60。依據又一實施例，該基板(42)具有一第一摻雜濃度，該磊晶層(44)具有等於或小於該第一摻雜濃度之一第二摻雜濃度，及該基極區域(54)具有大於該第二摻雜濃度之一第三摻雜濃度。
依據一第三實施例，本文提供一橫向靜電放電(ESD)保護裝置，其包含：一第一傳導類型及第一摻雜程度之一半導體基板(42)；覆在該基板(42)上面及為該第一傳導類型及等於或小於該第一摻雜程度之一第二摻雜程度並具有與該基板(42)隔開一第一距離(45)的一外部表面(46)之一半導體層(44)；由一第二距離(52)橫向隔開並具有大於該第二摻雜程度之第三摻雜程度之一第二相反傳導類型之射極(48)及集極(50)區域；在該半導體層(44)內而沒有延伸貫穿該半導體層(44)並具有大於該第二摻雜程度之一摻雜程度且自該射極區域(48)橫向朝該集極區域(50)延伸但以一第三距離(56)與該集極區域(50)隔開之該第一傳導類型之一井區域(54)，其中該第三距離(56)在大約0至3微米的範圍內；以及歐姆地耦接到該射極區域(48)且具有與該射極區域(48)之一橫向寬度實質上相似之一橫向寬度之該第二傳導類型及大於該第三摻雜程度之摻雜程度之一埋藏層(49)，且無歐姆地耦接到該集極區域(50)之該第二傳導類型一進一步的埋藏層(51)，其中，在該第三距離(56)之任一給定的間距的情況下，一DC ESD觸發電壓Vt1DC 與一暫態ESD觸發電壓Vt1TR 在彼此的百分之25以內。依據另一實施例，該井區域(54)具有自該外部表面朝該基板(42)是該第一距離(45)的大約百分之30至百分之60之一深度(55)。依據又一實施例，該埋藏層區域(49)位於該射極區域(48)下面。依據再一實施例，該射極區域(48)與該集極區域(50)實質上延伸貫穿該半導體層(44)。依據另一實施例，該第一傳導類型是N型。
儘管在本發明之先前詳細的描述中已呈現了至少一個示範實施例，但是要明白存在很多個變化。還應該明白是是該示範實施例或該等示範實施例只是例子，並不打算以任一方式限制本發明之範圍、應用性或組態。確切是說，該先前詳細的描述將為熟於此技者提供用以實施本發明之一示範實施例之一方便的路線圖，要明白的是在不背離後附的申請專利範圍及它們法律上的等效物中提出之本發明之範圍的情況下，可在一示範實施例中所描述的元件之功能與配置上作各種改變。
20、30、60、70．．．圖
21．．．觸發電壓
22．．．保持點
23．．．點
31、32、33、34、63、64、73、74．．．跡線
35、36、37、38．．．電壓差值
40．．．橫向雙極靜電放電(ESD)保護裝置
41．．．背面接觸
42．．．半導體基板
43．．．終端
44．．．磊晶半導體層
45．．．厚度、第一距離
46．．．外部表面
47．．．距離
48．．．射極、射極區域
49．．．埋藏層區域
50．．．集極、集極區域
51．．．集極埋藏層區域、可比較的埋藏層區域
52．．．射極集極間隔、第二距離、第一距離
54．．．P井區域、基極區域
541’、541’、541'''．．．P井區域左手端
55．．．深度
56．．．基極-集極間距、第三距離
56’、56”、56'''．．．基極-集極間距、值
57．．．表面連接體
58、59．．．接觸點
第1圖是針對一典型的靜電放電(ESD)保護裝置之電流對電壓之一簡化圖；第2圖是針對DC及暫態電壓而言ESD觸發電壓作為一橫向雙極ESD電晶體之基極-集極間距之函數之一圖，說明不同的DC及暫態ESD電壓值是如何不利地影響該ESD設計邊限的；第3圖是依據本發明之一橫向雙極靜電放電(ESD)保護裝置之一簡化的示意截面圖且說明它如何與習知的ESD保護裝置不同；及第4圖及第5圖是不具有及具有本發明之該等特徵的情況下，ESD觸發電壓Vt1對橫向雙極ESD裝置之基極-集極間距之簡化圖。
40．．．橫向雙極靜電放電(ESD)保護裝置
41．．．背面接觸
42．．．半導體基板
43．．．終端
44．．．磊晶半導體層
45．．．厚度、第一距離
46．．．外部表面
47．．．距離
48．．．射極、射極區域
49．．．埋藏層區域
50．．．集極、集極區域
51．．．集極埋藏層區域、可比較的埋藏層區域
52．．．射極集極間隔、第二距離、第一距離
54．．．P井區域、基極區域
541’．．．P井區域左手端
541”．．．P井區域左手端
541'''．．．P井區域左手端
55．．．深度
56．．．基極-集極間距、第三距離
56’．．．基極-集極間距
56”．．．基極-集極間距
56'''．．．基極-集極間距
57．．．表面連接體
58．．．接觸點
59．．．接觸點

Claims (5)

  1. 一種橫向靜電放電(ESD)保護裝置，其包含：一第一傳導類型及第一摻雜程度之一半導體基板；覆在該基板的上面且為該第一傳導類型及一第二摻雜程度且具有與該基板隔開一第一距離之一外部表面之一半導體層；由一第二距離橫向隔開且具有大於該第二摻雜程度之第三摻雜程度之一第二相反傳導類型之射極及集極區域；在該半導體層內而沒有延伸貫穿該半導體層並具有大於該第二摻雜程度而小於或等於該第三摻雜程度之摻雜程度且自該射極區域朝該集極區域橫向延伸但以一第三距離與該集極區域隔開之該第一傳導類型之一井區域；及歐姆地耦接到該射極區域之該第二傳導類型及大於該第三摻雜程度之摻雜程度之一埋藏層，且無歐姆地耦接到該集極區域之該第二傳導類型之一進一步的埋藏層。
  2. 如申請專利範圍第1項所述之裝置，其中歐姆地耦接到該射極區域之該埋藏層具有與該射極區域之一橫向寬度實質上相似之一橫向寬度。
  3. 如申請專利範圍第1項所述之裝置，其中該井區域具有自該外部表面朝該基板之大約該第一距離的百分之30至百分之60之一深度。
  4. 一種具有一觸發電壓Vt1之橫向雙極靜電放電(ESD)保護裝置，其包含：一半導體(SC)基板；一上覆磊晶SC層；在該SC層中由一第一距離橫向隔開之射極-集極區域；在該磊晶SC層內相鄰於該射極區域、朝該集極區域橫向延伸並以該磊晶層內之一基極-集極間距與該集極區域隔開之一基極區域，選擇該基極-集極間距來設定一預先決定的ESD觸發電壓Vt1；及在該射極區域下方歐姆地耦接到該射極區域之一埋藏層區域，而在該集極區域下方沒有一相當的埋藏層區域，藉此提供DC觸發電壓(Vt1DC )與暫態觸發電壓(Vt1TR )幾乎相等的一非對稱結構。
  5. 一種橫向靜電放電(ESD)保護裝置，其包含：一第一傳導類型及第一摻雜程度之一半導體基板；覆在該基板上面及為該第一傳導類型及等於或小於該第一摻雜程度之一第二摻雜程度並具有與該基板隔開一第一距離的一外部表面之一半導體層；由一第二距離橫向隔開並具有大於該第二摻雜程度之第三摻雜程度之一第二相反傳導類型之射極及集極區域；在該半導體層內而沒有延伸貫穿該半導體層並具有大於該第二摻雜程度之摻雜程度且自該射極區域朝 該集極區域橫向延伸但以一第三距離與該集極區域隔開之該第一傳導類型之一井區域，其中該第三距離在大約0至3微米的範圍內；及歐姆地耦接到該射極區域且具有與該射極區域之一橫向寬度實質上相似之一橫向寬度之該第二傳導類型及大於該第三摻雜程度之摻雜程度之一埋藏層，且無歐姆地耦接到該集極區域之該第二傳導類型之一進一步的埋藏層，其中，在該第三距離之任一給定的間距的情況下，一DC ESD觸發電壓Vt1DC 與一暫態ESD觸發電壓Vt1TR 在彼此的百分之25以內。
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