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TWI451490B - 半導體裝置的製作方法 - Google Patents

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TWI451490B
TWI451490B TW099139911A TW99139911A TWI451490B TW I451490 B TWI451490 B TW I451490B TW 099139911 A TW099139911 A TW 099139911A TW 99139911 A TW99139911 A TW 99139911A TW I451490 B TWI451490 B TW I451490B
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劉銘棋
杜友倫
羅際興
蔡嘉雄
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台灣積體電路製造股份有限公司
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Description

半導體裝置的製作方法
本發明係有關於半導體裝置的製作方法，特別是有關於使用非晶碳層之半導體裝置的製作方法。
隨著電子產品的發展，半導體技術的發展已經廣泛地應用於記憶體的製作、中央處理器(central processing units;CPU)、液晶顯示器(liquid crystal display;LCD)、發光二極體(light emitting diode;LED)、雷射二極體(laser diode)，及其它電子裝置或晶片組。為了完成高積體化及高速度的目的，半導體積體電路的尺寸已經愈來愈縮小，且提供例如非晶碳之多樣的材料，以克服製作愈來愈小尺寸之半導體積體電路上的障礙。
非晶碳(amorphous carbon)是一種用於半導體技術領域中新的材料。上述非晶碳可以藉由化學氣相沈積(chemical vapor deposition;CVD)製程大體上順應性地形成於基底上方的半導體結構上。再者，非晶碳層在溫度介於400℃至500℃之間具有適當之熱穩定性。也就是說，非晶碳層在上述溫度範圍內，並不會產生龜裂的現象(習知中上述溫度範圍會導致例如光阻之有機材料產生龜裂)。再者，非晶碳層可藉由含氧電漿製程的方式移除，且同一製程時可同時移除光阻層。因此，非晶碳層可在光阻層下方作為一硬罩幕(hard mask)及/或抗反射層(anti-reflection caoting)，以形成奈米級半導體技術的通孔/接觸插塞。
第1A-1C圖顯示形成通孔/接觸插塞之製作方法的剖面圖。
如第1A圖所示，依序形成氧化層110、非晶碳層120、氮氧化層130，及光阻層135於基底100的上方。光阻層135包含開口137於其中，以形成第1B所示的通孔/接觸洞。
藉由蝕刻製程，移除部分非晶碳層120、部分氮氧化層130、以及部分氧化層110，以形成開口140，如第1B所示。接著，以移除光阻的製程，移除光阻層135。在一些半導體製程中，藉由相同的蝕刻製程，進行光阻層135、部分之非晶碳層120a，及部分之氮氧化層130a的移除製程，以形成開口140。
如第1C圖所示，移除氮氧化層130a及非晶碳層120a。非晶碳層120a可以是藉由氧氣電漿移除。接著，形成一金屬層150於開口140之中。
有鑑於此，本發明之一目的係提供一種半導體裝置的製作方法。上述半導體裝置的製作方法包括：(a)形成一導電層於一基底的一介電層之中；(b)形成一沈積層於該導電層及該介電層的上方；(c)藉由一蝕刻製程，形成一開口於該沈積層之中，以暴露部分該介電層及該導電層之一頂部表面；(d)形成一第一含金屬層於該開口之中，且大體上覆蓋沈積層的側壁及暴露的部分該介電層；以及(e)藉由含氧電漿製程，移除該沈積層，以暴露部分該第一含金屬層的外側壁。
本發明另一目的係提供一種半導體裝置的製作方法。上述半導體裝置的製作方法包括：(a)形成一開口於一基底上方的一第一介電層之中，且該開口暴露大體上之一畫素的一頂部表面；(b)形成大體上順應性的一沈積層於該第一介電層及暴露之該畫素之該頂部表面的上方；(c)藉由一蝕刻製程，移除部分該沈積層，以形成一間隙壁於該第一介電層的側壁上；(d)形成一第二介電層，其大體上填充於該開口之中；(e)藉由一含氧電漿製程，移除該間隙壁，以形成一間隙於該第一介電層與該第二介電層之間；以及(f)形成一第三介電層於該第一介電層與該第二介電層的上方，以形成一氣體間隙。
本發明之再一目的係提供一種半導體裝置的製作方法。其中半導體裝置的製作方法包括：(a)形成一沈積層，其覆蓋一基底上方的一對電晶體閘極；(b)藉由一蝕刻製程，移除一部分該沈積層，以形成一開口於該沈積層之中及該電晶體閘極之間，以暴露該基底的部分頂部表面；(c)形成一導電層於該開口之中；(d)藉由一含氧電漿製程，移除餘留之該沈積層，以暴露該電晶體閘極頂部表面上方之該導電層的頂部區域；以及(e)形成一介電層，其覆蓋該電晶體閘極及該導電層，以暴露該導電層的頂部表面。
接下來配合圖示及詳細說明本發明之較佳實施例，使得更加了解本發明之目的及特徵。
接下來配合圖式以說明本發明之具體實施例。在本說明書中，例如“下部的“、“上部的“、“水平的“、“垂直的“、“在上方的“、“在下方的“、“在上面的“、“在下面的“、“頂部的“、“底部的“，及其衍生之相關的措辭(如“水平地“、“向下方地“、“向上方地“)應參閱說明所述或後續討論於圖式中所顯示的方向。相關的措辭係用以說明本發明之具體實施例的便利，並不用來限定於一特定的方向構成或操作本發明。
第2A-2E圖顯示一種淺溝槽隔離(shallow trench isolation;STI)結構之製作方法的剖面圖。
如第2A圖所示，形成包括一開口220之介電層210於基底200的上方。上述開口220暴露一部分基底200的一頂部表面200a。上述基底200可以是半導體基底、例如液晶顯示器(liquid crystal display;LCD)、電漿顯示器(plasma display)、陰極射線管顯示器(cathode ray display;CRT)或致發光燈源顯示器(electro luminescence lamp display)的顯示基底，或例如發光二極體(light emitting diode;LED)的基底(上述基底統稱為基底200)。上述介電層210可以是例如氧化層(oxide layer)、氮化層(nitride layer)、氮氧化層(oxynitride layer)或其它適合作為硬罩幕的介電材料。形成上述介電層210的方式可以是，例如化學氣相沈積(chemical vapor deposition;CVD)法、物理氣相沈積(physical vapor deposition;PVD)法、旋轉塗佈(spin on)法或其它適用於形成介電層於基底200上的方法。在一些90奈米或65奈米之半導體技術的實施例中，上述介電層210例如可以是氮化矽層。在上述實施例中，介電層210從基底200之頂部表面200a至介電層210之頂部表面的厚度可以是約800埃()至1200埃()。再者，介於介電層210側壁之開口220的寬度可以是約800埃至1500埃。
形成大體上順應性的一沈積層230於上述介電層210及開口220的上方。上述沈積層230可以是藉由含氧電漿製程移除的材料。上述沈積層230例如可以是非晶碳(amorphous carbon)層。在90奈米或65奈米之半導體技術的實施例中，上述沈積層230從介電層210之頂部表面至沈積層230之頂部表面的厚度可以是約150埃至250埃。
在一實施例中，例如非晶碳的沈積層230可以是藉由一低沈積速率製程(low deposition rate process)的方式獲得大體上順應性的沈積層於上述介電層210及開口220的上方。上述低沈積速率製程的實施例包括：導入介於約每分鐘1000立方公分(1000sccm)至每分鐘1500立方公分(1500sccm)之間的丙烯(C3 H6 )流體；介於每分鐘400立方公方(400sccm)至每分鐘500立方公分(500sccm)之間的氦氣(He)流體；介於約800瓦(watts)至1200瓦(watts)之間的射頻功率(radio-frequency power)；以及介於3.5托耳(Torr)至約4.5托耳(Torr)之間的製程壓力。在另一實施例中，只要能形成適當之沈積層的順應性，也可以是使用高沈積速率製程(high deposition rate process)的方式形成上述沈積層230。上述高沈積速率製程的實施例包括：導入介於約每分鐘1500立方公分(1500sccm)至每分鐘2500立方公分(2500sccm)之間的丙烯(C3 H6 )流體；介於每分鐘500立方公方(500sccm)至每分鐘900立方公分(900sccm)之間的氦氣(He)流體；介於約1200瓦(watts)至1800瓦(watts)之間的射頻功率(radio-frequency power)；以及介於4.5托耳(Torr)至約5.5托耳(Torr)之間的製程壓力。
在第2B圖中，藉由蝕刻製程移除部分沈積層230，以形成間隙壁230a於介電層210的側壁上。在一實施例中，進行上述蝕刻製程時，大體上並不會水平地蝕刻上述沈積層230，使得完成一適當之間隙壁230a的外形。為了獲得一適當之間隙壁230a的外形，上述蝕刻製程可以包括：導入介於約80sccm至約150sccm之間的氫氣流體；介於約150sccm至約300sccm之間的氮氣流體；介於約800瓦(watts)至約1500瓦(watts)之間的射頻功率；以及介於約15毫托耳(mTorr)至約50毫托耳(mTorr)之間的製程壓力。
如第2C圖所示，藉由使用上述介電層210及間隙壁230a作為一硬罩幕，以形成一溝槽240於基底200之中。上述形成溝槽240的方式可以是，藉由對例如矽的基底200、例如氮化矽的介電層210以及例如非晶碳的間隙壁230a具有一適當蝕刻選擇的蝕刻製程，使得上述蝕刻製程大體上並不會水平地蝕刻間隙壁230a。在90奈米或65奈米半導體技術的實施例中，上述溝槽240的深度可以是約2800埃至3800埃。隨著上述適當之間隙壁230a的外形，可獲得一適當之溝槽240的外形。
在第2D圖中，藉由一含氧電漿製程，移除上述間隙壁230a。在移除間隙壁230a之後，藉由從介電層210之側壁至溝槽240之頂部邊緣的一拉回(pull back)間距d，使得增大上述開口220。藉由間距d增大開口220的尺寸，即，在溝槽240上方的介電層210之間延伸開口220的尺寸，於後續的製程中，可以正確地填充一介電層(圖中未顯示)於溝槽240及介電層210之間的開口220之中。上述含氧電漿製程可以用來移除間隙壁230a。在另一實施例中，若灰化製程大體上並不會損壞溝槽240的外形，也可以是使用具有高蝕刻速率的灰化製程，移除間隙壁230a。在上述實施例中，其中移除包括非晶碳的間隙壁230a的灰化製程包括：導入介於約500sccm至約2000sccm的氧流體；介於約200瓦(watts)至2000瓦(watts)的射頻功率；以及介於約20毫托耳(mTorr)至200毫托耳(mTorr)的製程壓力。
在一實施例中，若可完成適當之間隙壁230a的移除速率，及大體上不會損壞溝槽240的外形，如第2B圖所示之形成間隙壁230a的蝕刻製程，也可以是用來移除間隙壁230a。再者，若可形成適當之間隙壁230a的外形，也可以使用移除間隙壁230a的含氧電漿製程，形成間隙壁230a。習知該領域者可輕易地使用蝕刻製程及含氧電漿製程，獲得適當之間隙壁230a的外形及/或移除間隙壁230a。
如第2E圖所示，填充一介電層250a於溝槽240之中。形成介電層250a於溝槽240之中的步驟包括：形成一介電材料層(圖示未顯示)於溝槽240之中；以及移除介電層210及部分於基底200之頂部表面上方的介電材料層。在一實施例中，上述介電層250a可以是，例如高密度電漿(high density plasma;HDP)介電層或其它可隔離基底200之主動區域的介電層。上述形成高密度電漿介電層的方式可以是，例如高密度電漿或化學氣相沈積(chemical vapor deposition)法。移除上述介電層210及於基底200頂部表面上方的部分介電材料層的方式可以是，例如回蝕刻(etch back)製程或化學機械研磨(chemical mechanical polis;CMP)製程。如以上所述，拉回間距d使得可正確地填充介電材料層於溝槽240及介電層210之間的開口之中。據此，形成一適當的淺溝槽隔離結構。
上述提出之介電層、沈積層及溝槽的尺寸是以90奈米或65奈米半導體技術的規格說明，但本發明並不以此為限。習知該領域者可了解的是那些物理特性係隨著提供之半導體製程而有所變化，且習知該領域者根據本發明內容可輕易形成想要的淺溝槽結構。
第3A圖顯示一冠狀金屬電容裝置的上視圖。第3B-3G圖顯示一形成第3A圖中冠狀金屬電容裝置之製程方法的剖面圖。
如第3B圖所示，上述電容裝置可以是具有例如圓形、橢圓形、矩形或三角形的金屬-絕緣層-金層(metal-insulator-metal;MIM)電容裝置395(如第3G圖所示)。在一實施例中，一橢圓形之金屬-絕緣層-金層的電容裝置395，其橢圖形包括約0.15微米至約0.25微米的一長軸a，以及約0.07微米至0.15微米的一短軸b。
在第3B圖中，依序形成介電層310,320於基底300的上方。形成一導電層330於上述介電層310,320之中。基底300可以是與上述提及之基底200相似的材料。在一實施例中，上述基底300可以包括至少一電晶體或元件(第3B圖未顯示)於其基底300上以接觸導電層330。上述介電層310可以是，例如氧化層、低介電常數(low K)之介電材料或其它可隔離例如金屬線或通孔/接觸插塞之導電結構的介電材料。形成上述介電層310的方式可以是，例如化學氣相沈積(chemical vapor deposition;CVD)法、物理氣相沈積(physical vapor deposition;PVD)法、旋轉塗佈(spin on)法或其它可形成介電層於基底300上的方法。上述介電層320可以是，例如氮化層(nitride layer)、氮氧化層(oxynitride layer)或其它可保護介電層310，以免暴露介電層310於例如乾蝕刻(dry etching)、溼蝕刻(wet etching)或微影(photolighograhpic)處理之後續製程的介電材料。形成上述介電層320的方式可以是，例如化學氣相沈積(chemical vapor deposition;CVD)法、物理氣相沈積(physical vapor deposition;PVD)法、旋轉塗佈(spin on)法或其它可形成介電層於基底300上的方法。在90奈米或65奈米半導體技術的實施例中，上述介電層310可以是氧化層，以及介電層320可以是氮氧化層。在第3B圖的實施例中，介電層320的厚度可以是約200埃至300埃。
形成導電層330於介電層310,320之中，以電性連接形成於基底300上方的電晶體或元件(未顯示)，與例如含金屬層370a(如第3F所示)之電容裝置的底部電極。上述導電層330可以是，例如鎢插塞、鋁/銅插塞、銅插塞或其它可連接電晶體與電容裝置之底部電極的導電材料。形成導電層330的方式可以是，例如化學氣相沈積(chemical vapor deposition;CVD)法、物理氣相沈積(physical vapor deposition;PVD)法、化學電鍍(chemical electrical plating)法、化學無電鍍(chemical electroless plating)法或其它可形成導電層330的方式。在一實施例中，藉由化學氣相沈積法或物理氣相沈積法形成導電層330之材料於介電層320之頂部表面的上方，接著，提供一回蝕刻(etch-back)或化學機械研磨(CMP)製程，以移除部分導電層330的材料。在另一實施例中，若以化學電鍍法或化學無電鍍法，從上述基底300的頂部表面至大約在介電層320之頂部表面的區域之間形成導電層330，可不進行回蝕刻或化學機械研磨製程移除導電層材料330。
形成一沈積層340於導電層330及介電層320的上方。上述沈積層340可以是以含氧電漿製程的方式移除。沈積層340可以是例如非晶碳(amorphous carbon)層。在90奈米或65奈米之半導體技術的實施例中，上述沈積層340的厚度可以是約2500埃至6000埃。
在一實施例中，形成例如非晶碳層的沈積層340的方式可以是高沈積速率的製程，以獲得一沈積層340於介電層320及導電層330的上方。上述高沈積速率的製程可降低形成金屬-絕緣層-金屬電容裝置395的製程時間。在一實施例中，上述高沈積速率製程的實施例包括：導入介於約1500sccm至2500sccm之間的丙烯(C3 H6 )流體；介於500sccm至900sccm之間的氦氣(He)流體；介於約1200瓦(watts)至1800瓦(watts)之間的射頻功率(radio-frequency power)；以及介於4.5托耳(Torr)至約5.5托耳(Torr)之間的製程壓力。在另一實施例中，若一適當之沈積層340的沈積速率，也可以使用低沈積速率的製程形成上述沈積層340。在一實施例中，上述低沈積速率製程包括：導入介於1000sccm至1500sccm之間的丙烯(C3 H6 )流體；介400sccm至500sccm之間的氦氣(He)流體；介於約800瓦(watts)至1200瓦(watts)之間的射頻功率(radio-frequency power)；以及介於3.5托耳(Torr)至約4.5托耳(Torr)之間的製程壓力。
形成一介電層350於上述沈積層340的上方。上述介電層350可以是，例如氮化層、氮氧化層或其它適合作為蝕刻或化學機械研磨製程之硬罩幕的介電材料。在90奈米或65奈米之半導體技術的實施例中，上述介電層350可以是例如氮氧化層，且上述氮氧化層的厚度約600埃至1000埃。
形成包括一開口357之光阻層355於上述介電層350的上方。上述開口暴露一部分介電層350的頂部表面。上述開口357可以是藉由微影製程的方式定義。且上述開口357係定義金屬電容裝置395的尺寸。
若在移除光阻層355時，也大體上會移除沈積層340的製程中，上述介電層350可保護沈積層340，以避免沈積層340被移除。
如第3C所示，形成一開口360於沈積層340及介電層350之中，以暴露部分介電層320的頂部表面及導電層330的頂部表面。上述開口360係由第3B圖所示之開口357所定義。形成開口360的步驟，包括例如移除部分介電層350及部分沈積層340。上述移除部分介電層350的製程，例如對介電層350與沈積層340具有適當之蝕刻選擇的蝕刻製程。移除部分沈積層340的蝕刻製程，例如對沈積層340與介電層320及/或例如氮氧化層的介電層350具有適當之蝕刻選擇的蝕刻製程。
在一實施例中，上述移除部分沈積層340之蝕刻製程對沈積層340與介電層320及/或介電層350具有適當之蝕刻選擇，以致於上述蝕刻製程大體上並不會損壞介電層320及/或介電層350。在一實施例中，上述蝕刻製程大體上不會水平地蝕刻餘留的沈積層340a，使得完成適合之開口360的外形。在一實施例中，為了獲得適當之開口360的外形，其蝕刻製程包括導入介於80sccm至150sccm之間的氫氣(H2 )流體；介150sccm至300sccm之間的氮氣(N2 )流體；介於約800瓦(watts)至1500瓦(watts)之間的射頻功率(radio-frequency power)；以及介於15毫托耳(mTorr)至約50毫托耳(mTorr)之間的製程壓力。在另一實施例中，若開口360的外形並非關鍵時，其蝕刻製程可以是包括導入介於500sccm至2000sccm之間的氧氣(O2 )流體；介於約200瓦(watts)至2000瓦(watts)之間的射頻功率(radio-frequency power)；以及介於20毫托耳(mTorr)至約200毫托耳(mTorr)之間的製程壓力。在形成開口360之後，移除光阻層355。其中移除光阻層355的步驟可以是，例如傳統光阻移除製程。在另一實施例中，也可以是在移除部分介電層350及部分沈積層340時，同時移除光阻層355。也就是說，在大體上移除光阻層355時，形成開口360於介電層350a與餘留的沈積層340a之中。
在第3D圖中，形成一大體上順應性的含金屬層(metal containing layer)370於介電層350a及開口360的上方。接著，形成一光阻層375於含金屬層370上及開口360之中。上述含金屬層370可以是，例如氮化鈦(titanium nitride;TiN)層或其它可作為金屬-絕緣層-金屬電容裝置之下電極的含金屬層。形成上述含金屬層的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積(atomic layer deposition;ALD)法或其它可形成含金屬層370的方式。在90奈米或65奈米之半導體技術的實施例中，上述含金屬層370的厚度可以是約150埃至300埃。形成上述光阻層375的方式可以是例如微影製程。
在第3E圖中，移除光阻層375的頂部、部分含金屬層370及介電層350a。接著，移除開口360之中的光阻層375。在一實施例中，移除光阻層375的頂部、部分含金屬層370及介電層350a的方式可以是連續的蝕刻製程。在另一實施例中，移除光阻層375的頂部、部分含金屬層370及介電層350a的方式可以是化學機械研磨製程。接著，藉由例如剝除製程的光阻移除製程，移除開口360之中餘留的光阻層375，值得注意的是，開口360之餘留的光阻375較佳也可以是藉由含氧電漿製程，且與沈積層340a同時移除。。在移除餘留的光阻層375之後，形成含金屬層370a於開口360之中，且大體上覆蓋餘留之沈積層340a的側壁及含金屬層370a下方之介電層320的部分頂部表面。
如第3F圖所示，藉由含氧電漿製程移除沈積層340a，以暴露含金屬層370a之部分的外側壁370b。進行上述含氧電漿製程時，介電層320可作為一蝕刻停止層，以保護介電層310免於損壞。例如，上述含氧電漿製程對沈積層340a與介電層320具有適當的蝕刻選擇，使得含氧電漿製程可移除沈積層340a，而大體上不會損壞介電層320。再者，含氧電漿製程大體上不會損壞含金屬層370a，即上述電容裝置395的下電層(如第3A所示)。在一實施例中，上述含氧電漿製程可以包含：導入介於500sccm至2000sccm之間的氧氣(O2 )流體；介於約200瓦(watts)至2000瓦(watts)之間的射頻功率(radio-frequency power)；以及介於20毫托耳(mTorr)至約200毫托耳(mTorr)之間的製程壓力。
由於暴露含金屬層370的外側壁370b，因此可增加電容裝置395的表面積。進而增加電容裝置395的電容能力。
在一實施例中，若餘留的沈積層340a對基底300上方的電晶體(圖未顯示)及電容裝置395的電性效能並不會產生不利的影響，以及/或對後續製程並不會產生例如晶圓污染(wafer contamination)或當沈積層340a遭遇高溫處理時之薄膜龜裂不利的影響時，部分沈積層340a也可以是餘留於上述含金屬層370a的外側壁370b。同時，餘留部分的沈積層340a會降低含金屬層370a之外側壁370b的表面積。因此會降低電容裝置的面積及電容能力。
第3G圖顯示第3A圖之電容裝置395中3G-3G切線的剖面圖。如第3G圖所示，形成一電容絕緣層380及可作為電容裝置395之上電極的一含金屬層390於一可作為電容裝置395之下電極的上述含金屬層370a及介電層320的上方。上述電容絕緣層380大體上覆蓋暴露之含金屬層370a的外側壁370b、頂部區域及內部側壁。而，含金屬層390大體上覆蓋電容絕緣層380。電容絕緣層380可以是，例如氧化鋁(aluminum oxide)、氧化(tantalum oxide)、氧化鋅(zinc oxide)或其它具有高介電常數及適用於金屬-絕緣層-金層之電容裝置395的材料。形成上述電容絕緣層380的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積法或其它可形成電容絕緣層380的方式。上述含金屬層390可以是，例如氮化鈦，且形成上述含金屬層390的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積法或其它可形成金屬上電極的方式。
上述提出之介電層、沈積層及含金屬層的尺寸是以90奈米或65奈米半導體技術的規格說明，但本發明並不以此為限。習知該領域者可了解的是那些物理特性係隨著提供之半導體製程而有所變化，且習知該領域者根據本發明內容可輕易形成想要的金屬-絕緣層-金屬電容裝置。
第4A-4E圖顯示一種形成快閃電晶體之選擇閘極之製作方法的剖面圖。
如第4A圖所示，形成一對快閃電晶體閘極410於一基底400上。上述基底400可以是上述基底200相似的材質。上述快閃電晶體閘極410包括一閘極絕緣層411、一浮置閘極413、一閘極間絕緣層(inter-gate insulator)415、一耦合閘極(coupling gate)417、一覆蓋層419及一間隙壁412。上述閘極絕緣層411可以是，例如氧化層、氮化層、氮氧化層或其它絕緣層。形成上述閘極絕緣層411的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積法或其它可形成閘極絕緣層411的方式。上述浮置閘極413可以是，例如多晶矽層，且形成上述浮置閘極413的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積法或其它可形成浮置閘極413的方式。上述閘極間絕緣層415可以是，例如氧化層、氮化層、氮氧化層、氮化層/氧化層(nitride/oxide layer;NO)、氧化層/氮化層/氧化層(oxide/nitride/oxide layer;ONO)或其它絕緣層。形成上述閘極間絕緣層415的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積法或其它可形成閘極間絕緣層415的方式。上述耦合閘極417可以是，例如多晶矽層，且形成上述耦合閘極417的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積法或其它可形成耦合閘極417的方式。上述覆蓋層419及間隙壁412可以是，例如氧化層、氮化層、氮氧化層或其它絕緣層。形成上述覆蓋層419及間隙壁412的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積法或其它可形成覆蓋層419及間隙壁412的方式。
在90奈米或65奈米之半導體技術的實施例中，例如氧化層之閘極絕緣層411的厚度約90埃至150埃，例如多晶矽層之浮置閘極413的厚度約500埃至800埃，例如氧化層/氮化層/氧化層之閘極間絕緣層415的厚度分別約35/35/45埃至約65/65/85埃，例如多晶矽層之耦合閘極417的厚度約500埃至1000埃，例如氧化層之覆蓋層419的厚度約700埃至1200埃，例如是氮化層之間隙壁412最厚之部分的寬度約200埃至500埃，以及介上述浮置閘極413間之間隙405的寬度約1000埃至2000埃。
形成一犧牲層420，覆蓋上述快閃電晶體閘極410，且填充於快閃電晶體閘極410之間的間隙405之中。上述犧牲層420可以是，例如一種可藉由含氧電漿製程移除的沈積層，或例如氧化層或氮化層的介電層。在一實施例中，上述犧牲層420可以是非晶碳層。在90奈米或65奈米之半導體技術的實施例中，犧牲層420的厚度約2000埃至3000埃。
在一實施例中，犧牲層420可以是非晶碳層，且上述犧牲層420的形成方式及其性質可參閱上述沈積層340的說明，因此，此並不贅述。
如第4B圖所示，藉由一蝕刻製程移除部分的犧牲層420，以形成餘留的犧牲層420a於間隙405之中。上述犧牲層420a的頂部表面係低於或大體上等於例如快閃電晶體閘極410之頂部表面410a之快閃電晶體閘極410的頂部區域。
當完全移除快閃電晶體閘極410間之間隙405之外面的犧牲層420時，由於快閃電晶體閘極410間之犧牲層420之較大的厚度及/或間隙405的深寬比(aspect ratio;depth/width)，上述犧牲層420a會餘留於快閃電晶體閘極410間的間隙之中。在90奈米或65奈米之半導體技術的實施例中，上述犧牲層420a最高部分的厚度約1000埃至2500埃。
在一實施例中，若蝕刻製程大體上不會損壞基底400，也可以是藉由具有適當之蝕刻速率的蝕刻製程，移除上述犧牲層420。在上述包括非晶碳之犧牲層420的實施例中，其蝕刻製程包含：導入介於500sccm至2000sccm之間的氧氣(O2 )流體；介於約200瓦(watts)至2000瓦(watts)之間的射頻功率(radio-frequency power)；以及介於20毫托耳(mTorr)至約200毫托耳(mTorr)之間的製程壓力。在另一實施例中，蝕刻製程對例如非晶碳之犧牲層420與例如氮化層之間隙壁412的蝕刻選擇約80:1至120:1。上述另一實施例的蝕刻製程包括：導入介於約80sccm至約150sccm之間的氫氣流體；介於約150sccm至約300sccm之間的氮氣流體；介於約800瓦(watts)至約1500瓦(watts)之間的射頻功率；以及介於約15毫托耳(mTorr)至約50毫托耳(mTorr)之間的製程壓力。
在第4C圖中，形成一導電層430，且覆蓋快閃電晶體閘極410、犧牲層420a及基底400。上述導電層430可以是，例如多晶矽層、鋁層、銅層、鋁/銅合金層或其它導電材料。形成上述導電層430的方式可以是，例如化學氣相沈積法、物理氣相沈積法、化學電鍍法或其它可形成導電層430的方式。在90奈米或65奈米之半導體技術的實施例中，例如是多晶矽層之導電層430，從快閃電晶體閘極410之頂部表面至導電層430之頂部表面的厚度約1500埃至2000埃。
形成包括一開口437的光阻層435於上述導電層430的上方。形成上述包括開口437之光阻層435的方式可以是微影製程。
如第4D圖所示，藉由蝕刻製程移除部分的導電層430，以暴露上述犧牲層420a的頂部表面。餘留之導電層430a可以作為快閃電晶體的選擇閘極。在一實施例中，上述蝕刻製程對導電層430與快閃電晶體閘極410之頂部表面410a例如覆蓋層419，具有適當之蝕刻選擇，使得上述蝕刻製程大體上並不會損壞例如耦合閘極417的快閃電晶體閘極410。接著，藉由光阻移除製程移除上述光阻層437。
在第4E圖中，藉由含氧電漿製程移除快閃電晶體閘極410間之間隙405之中的犧牲層420a。在一實施例中，若電漿製程大體上並不會損壞第4E圖所示之基底400之暴露的表面、導電層430a及/或快閃電晶體閘極410，可以是以具有適當之蝕刻速率的含氧電漿製程移除上述犧牲層420a。在包括非晶碳之犧牲層420a的實施例中，含氧電漿蝕刻包含：導入介於500sccm至2000sccm之間的氧氣(O2 )流體；介於約200瓦(watts)至2000瓦(watts)之間的射頻功率(radio-frequency power)；以及介於20毫托耳(mTorr)至約200毫托耳(mTorr)之間的製程壓力。在另一實施例中，也可以是在同一蝕刻製程，移除上述光阻層435及犧牲層420a。上述同時移除光阻層435及犧牲層420a的實施例中，犧牲層420a的移除製程或光阻層435的移除製程，其中至少有一道移除製程可被省略。
在一不包含犧牲層420a於間隙405之中的製程，完全地填充一導電層於間隙之中。上述實施例中，必須完全的移除間隙405內從基底400之頂部表面至導電層之頂部表面的導電層。由於間隙405內之導電層之較高的高度，使用例如過度蝕刻多晶矽之過度蝕刻(over-etch)的方式，以移除間隙405內的導電層。然而，上述過度蝕刻會損壞暴露的基底或電晶體閘極。相較於上述製程，當使用犧牲層420a時，由於具有餘留的犧牲層420a，因此可以隙低間隙405內之導電層430的高度，如第4C圖所示。根據本發明之實例施，不需要使用不適當的過度蝕刻，也可以正確地及完全地移除間隙405內的導電層430。在移除間隙405之中的導電層430後，會暴露犧牲層420a。上述犧牲層420a可以是，藉由例如含氧電漿製程正確地移除犧牲層420a。據此，可增加形成導電層430a，即，選擇閘極的製程容許度。
上述提出之介電層、犧牲層及導電層的尺寸是以90奈米或65奈米半導體技術的規格說明，但本發明並不以此為限。習知該領域者可了解的是那些物理特性係隨著提供之半導體製程而有所變化，且習知該領域者根據本發明內容可輕易形成想要的快閃電晶體。
第5A-5D圖顯示形成電晶體之源/汲極區域之製作方法的剖面圖。
如第5A所示，形成一電晶體閘極510於基底500的上方。上述電晶體閘極510包括一導電層511及一閘極絕緣層513。形成一介電層515於上述電晶體閘極510及基底500的上方。形成一大體上順應性的沈積層520於上述介電層515的上方。基底500可以是與上述基底200相似之材質。上述導電層511可以是，例如多晶矽層、非晶矽層、矽/矽鍺(silicon/silicon germanium;SiGe)、例如氮化鈦(TiN)的含金屬層，或其它可作為電晶體閘極的導電層。形成上述導電層的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積法或其它可形成電晶體之閘極的方式。在一提供於90奈米或65奈米之半導體技術之製作方法的實施例中，上述導電層511的厚度約1200埃至1700埃。上述閘極絕緣層513可以是，例如氧化層、氮化層、氮氧化層或其它可隔離導電層511與基底500的絕緣層。形成上述閘極絕緣層513的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積法或其它可形成電晶體之閘極絕緣層的方式。在90奈米或65奈米之半導體技術中，例如多晶矽層之導電層511的厚度約1200埃至約1700埃，以及例如氧化層之閘極絕緣層513的厚度約20埃至約40埃。
上述介電層可以是，例如氮化層、氮化層、氮氧化層或其它具有與沈積層520及基底500不同之蝕刻選擇的介電層。形成上述介電層的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積法或其它可形成介電層515的方式。在90奈米或65奈米之半導體技術的實施例中，例如氮化層之介電層515的厚度約250埃至約350埃。而，沈積層520是與上述沈積層230相似之材質。
在第5B圖中，藉由蝕刻製程移除部分沈積層520，以形成間隙壁520a於電晶體閘極510的側壁上，以及暴露介電層515的頂部表面及其它未被間隙壁520a覆蓋的區域。在一實施例中，上述蝕刻製程大體上並不會水平地蝕刻間隙壁520a，以獲得適合之間隙壁520a的外形。上述間隙壁520a之適當的外形用以定義源/汲極區域530於一適當的位置，如第5D圖所示。上述源/汲極區域530之適當的位置可預防或降低源/汲極區域530之間的短通道效應(short-channel effect)或穿透效應(punch-through effect)。
在一實施例中，上述蝕刻製程對例如非晶碳之沈積層520與例如氮化層之介電層515具有一適當的蝕刻選擇。在一實施例中，上述蝕刻選擇係約80:1至約120:1。為了完成上述適當之蝕刻選擇及/或間隙壁520a的外形，上述蝕刻製程包括：導入介於約80sccm至約150sccm之間的氫氣流體；介於約150sccm至約300sccm之間的氮氣流體；介於約800瓦(watts)至約1500瓦(watts)之間的射頻功率；以及介於約15毫托耳(mTorr)至約50毫托耳(mTorr)之間的製程壓力。上述蝕刻製程大體上不會損壞介電層515，因此，介電層515可以有效地保護基底500。在另一實施例中，蝕刻製程可以包括：導入介於500sccm至2000sccm之間的氧氣(O2 )流體；介於約200瓦(watts)至2000瓦(watts)之間的射頻功率(radio-frequency power)；以及介於20毫托耳(mTorr)至約200毫托耳(mTorr)之間的製程壓力。
在第5C圖中，移除部分介電層515及部分沈積層520a，以及形成源/汲極區域於基底500之中，且相鄰之電晶體閘極510。完成上述步驟後，餘留之介電層515a具有一L型的結構。上述移除步驟係藉由對介電層515與間隙壁520a具有大體上相等或大於之蝕刻選擇的乾蝕刻(dry etch)，移除部分之介電層515及部分間隙壁520a。在一實施例中，移除介電層515的製程大體上不會損壞基底500，以致於在源/汲極區域530並不會引起不想要的漏電流。上述形成源/汲極區域530的方式可以是離子植入製程。在上述離子植入製程中，上述間隙壁520a可作為一硬罩幕，以預防在電晶體閘極510及間隙壁520a之下方的基底500植入離子。上述源/汲極區域530可以是N型或P型的源/汲區域。
如第5D圖所示，藉由含氧電漿製程移除間隙壁520a。在一實施例中，若灰化製程大體上不會損壞基底500、導電層511及/或源/汲極區域530，上述移除間隙壁520a也可以是藉由對間隙壁520a具有適當之蝕刻速率的灰化製程，移除上述間隙壁520a。在移除包括非晶碳之間隙壁520a的含氧電漿製程，其中含氧電漿製程包括：導入介於500sccm至2000sccm之間的氧氣(O2 )流體；介於約200瓦(watts)至2000瓦(watts)之間的射頻功率(radio-frequency power)；以及介於20毫托耳(mTorr)至約200毫托耳(mTorr)之間的製程壓力。據此，上述含氧電漿製程大體上不會損壞基底500、導電層511及/或源/汲極區域530。
在一實施例中，形成輕摻雜汲極(lightly-doped drain;LDD)區域於L型之介電層515下方的基底500之中。形成上述輕摻雜汲極的方式可以是，例如離子摻雜製程。
上述提出之介電層、沈積層及導電層的尺寸是以90奈米或65奈米半導體技術的規格說明，但本發明並不以此為限。習知該領域者可了解的是那些物理特性係隨著提供之半導體製程而有所變化，且習知該領域者根據本發明內容可輕易形成想要的源/汲極區域。
第6A-6E顯示形成氣體間隙(gas gap)於畫素上方之製作方法的剖面圖。
在第6A圖中，形成一畫素610於一基底600上方的一介電層615之中。上述基底600可以是與上述基底200相似。在一實施例中，上述基底600包括至一電晶體、電子元件或電路(圖未顯示)耦合至畫素610。上述畫素610可以是，例如互補式金屬氧化半導體圖像感應裝置(CMOS image sensor;CIS)、電耦合裝置(charge couple device;CCD)、液晶顯示(liquid crystal display;LCD)畫素、電漿顯示(plasma display)畫素、致發光(electro luminescence)光源顯示畫素或發光二極體(light emitting diode;LED)顯示畫素(上述畫素統稱畫素610)。上述介電層615可以是，例如氧化層、氮化層、氮氧化層或其它可隔離兩畫素610之介電層。形成上述介電層615的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積法或其它可形成介電層615的方式。
形成具有一開口625之一介電層620於上述畫素610及介電層615的上方。上述開口625暴露大體上之畫素610的頂部表面。上述介電層615可以是，例如氧化層、氮化層、氮氧化層、低介電常數(low k)之介電層或其它介電層。在0.18微米之半導體技術的實施例中，上述開口625的寬度約2.5微米至約3.5微米，以及例如氧化層之介電層615的厚度約2.8微米至3.8微米。
形成大體上順應性的一沈積層630於上述介電層620上，且暴露畫素610的頂部表面。上述沈積層630可以是與上述沈積層230相似的材質。在0.18微米之半導體技術的實施例中，例如非晶碳之沈積層630的厚度約1000埃至1500埃。
如第6B圖所示，藉由蝕刻製程移除部分之沈積層630，以形成間隙壁630a於上述介電層615的側壁上。上述蝕刻製程也可以移除覆蓋畫素610之部分的沈積層630，以大體上暴露畫素610的頂部表面。在一實施例中，上述蝕刻製程大體上不會水平地蝕刻間隙壁630a，以便獲得適當之間隙壁630a的外形。接著，移除適當外形之間隙壁630，以獲得一間隙650之適當的寬度，如第6D圖所示。上述間隙650之適當的寬度用以形成適當之氣體間隙670，如第6E圖所示。上述氣體間隙670可有效地降低或預防相鄰的畫素610發射的光產生光散射(light scattering)效應。
為了獲得適當之間隙壁630a的外形，上述蝕刻製程包括：導入介於約80sccm至約150sccm之間的氫氣流體；介於約150sccm至約300sccm之間的氮氣流體；介於約800瓦(watts)至約1500瓦(watts)之間的射頻功率；以及介於約15毫托耳(mTorr)至約50毫托耳(mTorr)之間的製程壓力。在另一實施例中，上述蝕刻製程可以是包括：導入介於500sccm至2000sccm之間的氧氣(O2 )流體；介於約200瓦(watts)至2000瓦(watts)之間的射頻功率(radio-frequency power)；以及介於20毫托耳(mTorr)至約200毫托耳(mTorr)之間的製程壓力。
在第6C圖中，大體上填充一介電層640於第6B圖所示之開口625之中。上述介電層640可以是，例如氧化層、氮化層、氮氧化層、低介電常數之介電層或其它介電材料。形成上述介電層640的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積法或其它可形成介電層640的方式。接著，藉由例如回蝕刻(etch back)或化學機械研磨(CMP)法，移除介電層620之頂部表面上方的部分介電層640。在一實施例中，若介電層640之凹陷或突出的表面，對畫素610的發光效能及或後續密封間隙650(如第6E圖所示)時不會產生不利的影響，則上述介電層640也可以是稍微凹陷於開口625之中，或突出於介電層620的頂部表面。
如第6D圖所示，藉由含氧電漿製程大體上移除間隙壁630a，以形成介電層640與介電層620之間的間隙650。如上所述，間隙650的寬度大體上等於間隙壁630a的寬度，即，間隙650的寬度約1000埃至1500埃。在一實施例中，若電漿製程大體上不會損壞介電層640,620，可藉由對間隙壁630a具有適當之蝕刻速率的電漿製程，移除間隙壁630a。在包括非晶碳之間隙壁630a的實施例中，上述電漿製程包括：導入介於500sccm至2000sccm之間的氧氣(O2 )流體；介於約200瓦(watts)至2000瓦(watts)之間的射頻功率(radio-frequency power)；以及介於20毫托耳(mTorr)至約200毫托耳(mTorr)之間的製程壓力。
雖然上述間隙650的深寬比(aspect ratio;depth/width)約18.7至38之間，但含氧電漿製程可大體上移除間隙650之中的間隙630a，而大體上不會損壞介電層620,640。
在一實施例中，完全地移除介電層640,620之間的間隙壁630a，以暴露部分畫素610的頂部表面及間隙650之中的介電層615。在另一實施例中，只要能獲得適當之氣體間隙670(如第6E圖所示)，部分間隙壁630a也可以餘留於間隙650之中。
在第6E圖中，形成一介電層660於上述介電層640,620的上方，以密封間隙650(如第6D圖所示)，進而形成氣體間隙670。上述介電層660可以是，例如氧化層、氮化層、氮氧化層、低介電常數之介電層、或其它介電材料。上述介電層660具有較差的沈積順應能力(deposition conformity)，使得在間隙650之頂部及底部區域形成較厚的介電層660，以及在間隙650之中央區域形成較薄的介電層660。在0.18微米之半導體技術的實施例中，例如電漿加強式氧化層之介電層660從介電層620之頂部表面至介電層660之頂部表面的厚度約2000埃至3000埃。在一實施例中，藉由電漿加強式化學沈積(plasma enhanced chemical deposition;PECVD)法，形成上述介電層660，以密封間隙壁650的頂部區域，進而形成氣體間隙670。上述氣體間隙670可大體上降低或預防相鄰畫素610發射的光產生光散射效應。
上述提出之介電層及沈積層的尺寸是以0.18微米半導體技術的規格說明，但本發明並不以此為限。習知該領域者可了解的是那些物理特性係隨著提供之半導體製程而有所變化，且習知該領域者根據本發明內容可輕易在畫素上方形成想要的氣體間隙。
第7A-7E圖顯示形成氣體間隙於緊鄰之導電層之製作方法的剖面圖。
如第7A圖所示，形成一導電線710於基底700的上方。上述基底700可以是與上述基底200相似之材質。在一實施例中，上述基底700包括形成電晶體、電子裝置或電路(圖未顯示)於基底700上，且耦接至導電線710。在一實施例中，上述導電線710包含一阻障層711、一導電層711及一覆蓋層715。上述阻障層711及覆蓋層715可以是，例如鈦(titanium;Ti)層、氮化鈦(titanium nitride;TiN)層、鈦/氮化鈦層或其它可保護導電層713或加強導電線710與基底700上方的介電層(未顯示)或如第7E圖所示導電線710上方的介電層750之間的黏著能力。形成上述阻障層711及覆蓋層715的方式可以是，例如化學氣相沈積法、物理氣相沈積法、化學電鍍法或其它可形成阻障層711及覆蓋層715的方式。上述導電層713可以是，例如鋁/銅合金層(aluminum/copper layer)、鋁層、銅層或其它含金屬層。形成上述導電層713的方式可以是，例如化學氣相沈積法、物理氣相沈積法、化學電鍍法或其它可形成含金屬層的方式。在一實施例中，每一例如氮化鈦之阻障層711及例如氮化鈦之覆蓋層715的厚度可以是約200埃至約500埃，以及例如鋁/銅合金層之導電層713的厚度約4000埃至約10000埃。上述阻障層711、覆蓋層715及導電層713的厚度會隨著導電線710的高度而有所變化。例如，若形成導電線710於層間介電層(inter-layer dielectric;ILD)之中，則導電線710具有較小的厚度。若形成導電線710於基底上作為一頂部金屬層，則導電線710具有較大的厚度。
形成一大體上順應性的沈積層720於導電線710及基底700的上方。上述沈積層720可以是與之前的沈積層230相似。在一實施例中，例如非晶碳之沈積層720的厚度約250埃至450埃。
在第7B圖所示，藉由蝕刻製程，移除部分沈積層720，以形成間隙壁720a於導電線710的側壁上，以及暴露例如覆蓋層之頂部表面之導電線的頂部區域及其它未被間隙壁720a覆蓋之基底700的區域。在一實施例中，上述蝕刻製程大體上不會水平地蝕刻間隙壁720，以便形成適當之間隙壁720a的外形。接著，移除間隙壁720a，以獲得一適當之間隙740的寬度，如第7D圖所示。上述間隙740的寬度用以形成適當之氣體間隙760，如第7E圖所示。氣體間隙760可以有效地降低緊鄰之導電線710之間介電材料的介電常數。在一實施例中，上述蝕刻製程對沈積層720與基底700上方的介電層(圖未顯示)及導電線710下方的介電層具有適當之蝕刻選擇。因此，上述蝕刻製程大體上不會損壞基底700上方的介電層，且可藉由介電層有效地保護基底700。
為了獲得適當之間隙壁720a的外形，上述蝕刻製程可以包括：導入介於約80sccm至約150sccm之間的氫氣流體；介於約150sccm至約300sccm之間的氮氣流體；介於約800瓦(watts)至約1500瓦(watts)之間的射頻功率；以及介於約15毫托耳(mTorr)至約50毫托耳(mTorr)之間的製程壓力。在另一實施例中，上述蝕刻製程也可以包括：導入介於500sccm至2000sccm之間的氧氣(O2 )流體；介於約200瓦(watts)至2000瓦(watts)之間的射頻功率(radio-frequency power)；以及介於20毫托耳(mTorr)至約200毫托耳(mTorr)之間的製程壓力。
如第7C圖所示，形成一介電層730鄰接於間隙壁720a的側壁，以暴露導電線710的頂部表面及間隙壁720a的頂部表面。上述介電層730可以是，例如氧化層、氮化層、氮氧化層、低介電常數之介電層或其它可隔離相鄰之導電線的介電材料。形成上述介電層730的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積法或其它可形成介電層730的方式。在一實施例中，例如低介電常數之介電層730的厚度約4000埃至1微米。
在第7D圖中，藉由含氧電漿製程，大體上地移除上述間隙壁720a，以形成間隙740於介電層730與導電線710之間。在一實施例中，若電漿製程大體上不會損壞介電層730及/或導電線710，也可以藉由對間隙壁720a具有適當之蝕刻速率的電漿製程，移除間隙壁720a。在包括非晶碳之間隙壁720a的實施例中，上述電漿製程包含導入介於500sccm至2000sccm之間的氧氣(O2 )流體；介於約200瓦(watts)至2000瓦(watts)之間的射頻功率(radio-frequency power)；以及介於20毫托耳(mTorr)至約200毫托耳(mTorr)之間的製程壓力。
雖然上述間隙740的深寬比(aspect ratio;depth/width)約9至40之間，但含氧電漿製程可大體上移除間隙740之中的間隙720a，而大體上不會損壞介電層730及/或導電線710。
在一實施例中，大體上完全地移除介電層730及/或導電線710之間的間隙壁720a，以暴露間隙740之中之基底700的部分頂部表面。在另一實施例中，只要能獲得適當之氣體間隙760(如第6E圖所示)，部分間隙壁720a也可以餘留於間隙740之中。
在第7E圖中，形成一介電層750於上述介電層730及導電線710的上方，以密封間隙740(如第7D圖所示)，進而形成氣體間隙760。上述介電層750可以是，例如氧化層、氮化層、氮氧化層、低介電常數之介電層、或其它介電材料。上述介電層750具有較差的沈積順應能力(deposition conformity)，使得在間隙740之頂部及底部區域形成較厚的介電層750，以及在間隙740之中央區域形成較薄的介電層750。在一實施例中，例如電漿加強式氧化層之介電層750從介電層730之頂部表面至介電層750之頂部表面的厚度約2000埃至3000埃。在一實施例中，藉由電漿加強式化學沈積(plasma enhanced chemical deposition;PECVD)法，形成上述介電層750，以密封間隙壁740的頂部區域，進而形成氣體間隙760。上述氣體間隙760可大體上降低相鄰導電線710之間的介電常數。因此，可降低相鄰導電線710間之寄生電容所引起的電阻-電阻(resistance-capactiance)延遲時間。
第8A-8E圖顯示形成一自我對準之接觸插塞之製作方法的剖面圖。
如第8A圖所示，形成一對電晶體閘極810於基底800的上方。在一實施例中，電晶體閘極810，例如包括一導電層811、閘極絕緣層813，以及間隙壁815。上述基底800可以是與基底200相似之材質。上述導電層811可以是，例如多晶矽層、非晶矽層、矽/矽鍺、例如氮化鈦(TiN)之含金屬層，或其它可作為電晶體之閘極的導電層。形成導電層811的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積法或其它可形成電晶體之閘極的方式。上述閘極絕緣層813可以是，例如氧化層、氮化層，或其它可隔離導電層811與基底800的材質。形成閘極絕緣層813的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積法或其它可形成電晶體之閘極絕緣層的方式。上述間隙壁815可以是，例如氧化層、氮化層、氮氧化層，或其它可保護導電層811避免後續製程引起導電層811損壞的材料。形成間隙壁815的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積法或其它可形成電晶體之閘極絕緣層的方式。在90奈米或65奈米之半導體技術的實施例中，例如多晶矽層之導電層811的厚度約1200埃至約1700埃，例如氧化層之閘極絕緣層815的厚度約20埃至40埃，例如氮化層之間隙壁815之最厚部分的厚度約400埃至700埃，以及介於導電層811之間之間距d約為0.2微米至0.3微米。
形成一沈積層820於上述電晶體閘極810及基底800的上方。沈積層820可以是與上述沈積層340相似之材質，故，在此並不再贅述。在90奈米或65奈米之半導體技術的實施例中，沈積層820從基底800之頂部表面至沈積層820之頂部表面的厚度約3800埃至約4300埃。
形成一介電層823於沈積層820的上方。上述介電層823可以是，例如氧化層、氮化層、氮氧化層，或其它可作為後續如第8B圖所示形成開口於沈積層中之蝕刻製程之硬罩幕的材質。形成介電層823的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積法或其它可形成介電硬罩幕的方式。在90奈米或65奈米之半導體技術的實施例中，例如氮氧化層之介電層823的厚度約600埃至1000埃。形成包括一開口827的光阻層825於介電層823上。形成光阻層825的方式可以是，例如微影製程。上述開口827的寬度約為0.13微米至0.15微米。其中，開口827被定義於如第8D圖中形成之接觸插塞840下方的區域。另，在形成沈積層820之後，且沈積介電層823之前，也可以選擇性地進行一化學機械研磨製程，以平坦化沈積層的表面。
在第8B圖中，移除部分介電層823及部分沈積層820，以形成一開口830於沈積層820a之中，且介於電晶體閘極810之間以暴露基底800的部分頂部表面。在一實施例中，上述例如蝕刻之移除製程對沈積層820a及介電層823a具有適當之蝕刻選擇，使得蝕刻製程大體上不會損壞開口830中之暴露之基底800的頂部表面。在一實施例中，上述蝕刻製程大體上不會水平地蝕刻餘留的沈積層820a，使得完成適當之開口830的外形。在一實施例中，為了獲得適當之開口830的外形，其上述蝕刻製程包括：導入介於約80sccm至約150sccm之間的氫氣流體；介於約150sccm至約300sccm之間的氮氣流體；介於約800瓦(watts)至約1500瓦(watts)之間的射頻功率；以及介於約15毫托耳(mTorr)至約50毫托耳(mTorr)之間的製程壓力。在另一實施例中，若開口830的外形並非關鍵，上述蝕刻製程包括：導入介於500sccm至2000sccm之間的氧氣(O2 )流體；介於約200瓦(watts)至2000瓦(watts)之間的射頻功率(radio-frequency power)；以及介於20毫托耳(mTorr)至約200毫托耳(mTorr)之間的製程壓力。在形成開口830之後，移除上述光阻層825。上述移除光阻層825的方式可以是任何移除光阻的製程。
在一實施例中，當移除部分之沈積層820時，例如氮化層之間隙壁815可作為一硬罩幕，以形成開口830。如以上所述，上述蝕刻製程對沈積層820a及間隙壁815具有例如約80:1至120:1之適當的蝕刻選擇。上述蝕刻製程大體上不會損壞間隙壁815，因此，可保護導電層811，以避免導電層811損壞。
如第8C圖所示，形成一導電層840於開口830之中，且覆蓋介電層823。上述導電層840可以是，例如鋁/銅層、鋁層、銅層、鎢層，或其它導電層。形成導電層840的方式可以是，例如化學氣相沈積法、物理氣相沈積法、化學電鍍、化學無電鍍或其它可形成導電層840的方式。在一實施例中，在形成導電層840之前，也可以形成例如氮化鈦之阻障層(圖未顯示)於開口830之中及介電層823的上方。
在第8D圖中，進行回蝕刻或化學機械研磨法，移除介電層823a及部分在沈積層820a上方的導電層840，以形成導電層840a於開口830之中，即，通孔/接觸插塞。在一包括氮化鈦之阻障層(圖未繪)的實施例中，上述回蝕刻或化學機械研磨製也可以移除部分沈積層820a上方的阻障層。
如第8E圖所示，以含氧電漿製程，移除餘留之沈積層820a，以暴露電晶體閘極810上方之導電層840a的頂部區域。在一實施例中，若電漿製程大體上不會損壞基底800導電層840a及/或電晶體閘極810，也可以藉由對沈積層820a具有適當之蝕刻速率的電漿蝕刻製程，移除沈積層820a。在一包括非晶碳之沈積層820a的實施例中，上述電漿製程包括：導入介於500sccm至2000sccm之間的氧氣(O2)流體；介於約200瓦(watts)至2000瓦(watts)之間的射頻功率(radio-frequency power)；以及介於20毫托耳(mTorr)至約200毫托耳(mTorr)之間的製程壓力。由於電漿製程大體上不會損壞基底800、導電層840a及/或電晶體閘極810，因此可獲得一適當之導電插塞840的外形，如第8E圖所示。
如第8F圖所示，形成一介電層850，覆蓋電晶體閘極810及導電層840a，以暴露導電層840a的頂部表面。上述介電層850可以是，例如氧化層、氮化層、氮氧化層、低介電常數之介電層，或其它可隔離電晶體閘極810與其它電晶體閘極或電路(圖未顯示)的介電材料。形成介電層850的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積法、旋轉塗佈法或其它形成介電層的方法。接著，以回蝕刻或化學機械研磨法，移除部分於導電層840之頂部表面上方的介電層850。在90奈米或65奈米之半導體技術的實施例中，介電層850從基底800之頂部表面至介電層850之頂部表面的厚度約3800埃至4300埃。相較於例如氧化層或氮化層的介電材料，當沈積層820a遭受例如熱烘烤的後續製程，沈積層820a具有較低的熱穩定性。因此，可移除沈積層820，且形成介電層850，以覆蓋電晶體閘極810，使得對基底800而言，可正確地進行後續熱處理製程。
上述提出之介電層、沈積層及閘極電晶體的尺寸是以90奈米或65奈米之半導體技術的規格說明，但本發明並不以此為限。習知該領域者可了解的是那些物理特性係隨著提供之半導體製程而有所變化，且習知該領域者根據本發明內容可輕易形成想要的通孔/接觸插塞。
第9A-9E圖顯示形成通孔/接觸插塞或接觸線之製作方法的剖面圖。
如第9A圖所示，形成一介電層910於一基底900的上方。基底900可以是與基底200相似的材質，故，在此並不再贅述。在一實施例中，上述基底900包括，例如至少一電晶體、電子裝置或電路(圖未顯示)形成於基底900上，且耦接至一導電層970(如第9E圖所示)。上述介電層900可以是，例如氧化層、氮化層、氮氧化層、低介電常數之介電層，或其它可隔離導電層970(如第9E圖所示)與其它導電層(圖未顯示)的介電層。形成介電層910的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積法、旋轉塗佈法或其它形成介電層的方法。在一實施例中，例如氧化層之介電層910的厚度約3000埃至1.5微米。
形成一沈積層920於介電層910的上方。沈積層920與上述沈積層340相似的材質，故，在此不再贅述。在一實施例中，上述沈積層920的厚度約2500埃至8000埃。
形成一介電層930於上述沈積層920的上方。介電層可以是，例如氧化層、氮化層、氮氧化層、低介電常數之介電層，或其它可作為蝕刻停止層的介電層。形成介電層930的方式可以是，例如化學氣相沈積法、物理氣相沈積法、原子層沈積法、旋轉塗佈法或其它形成介電層的方法。在一實施例中，上述介電層930的厚度約600埃至1000埃。
形成包括一開口937的一光阻層935於上述介電層930。形成上述包括開937之光阻層935的方式可以是微影製程。
在第9B圖中，移除部分介電層930及部分沈積層920，以形成一開口940於餘留沈積層920a之中，進而暴露部分介電層910的頂部表面。進行對介電層930及沈積層920具有適當之蝕刻選擇的蝕刻製程，以移除由開口937(如第9A圖所示)定義之部分的介電層930。接著，藉由光阻移除製程移除光阻層935，以及使用餘留之介電層930a作為一硬罩幕，以保護沈積層920a免於受光阻移除製程的損壞。在一蝕刻製程中，介電層930a作為一硬罩幕以移除部分沈積層920。在另一實施例中，當以含氫製程(hydrogen-containing process)部分移除沈積層920時，同時移除光阻層935。在上述實施例中，當大體上移除光阻層935時，同時形成開口940於沈積層920a之中。
上述蝕刻製程大體上不會水平地蝕刻沈積層920a的側壁，以獲得適當之開口940的外形。形成一大體上順應性的沈積層950於開口940及介電層930a的上方。沈積層950與上述沈積層230相似的材質。在一實施例中，上述沈積層950的厚度約200埃至400埃。為了獲得適當之開口940的外形，上述蝕刻製程包括：導入介於約80sccm至約150sccm之間的氫氣流體；介於約150sccm至約300sccm之間的氮氣流體；介於約800瓦(watts)至約1500瓦(watts)之間的射頻功率；以及介於約15毫托耳(mTorr)至約50毫托耳(mTorr)之間的製程壓力。在開口940之外形並非關鍵的另一實施例中，蝕刻製程包括：導入介於500sccm至2000sccm之間的氧氣(O2 )流體；介於約200瓦(watts)至2000瓦(watts)之間的射頻功率(radio-frequency power)；以及介於20毫托耳(mTorr)至約200毫托耳(mTorr)之間的製程壓力。
在第9C圖中，藉由蝕刻製程移除部分沈積層950，以暴露介電層930a的頂部表面及部分介電層910的頂部表面，且形成間隙壁950a於沈積層920a的側壁上。在一實施例中，蝕刻製程大體上不會水平地蝕刻沈積層950，以便獲得適當之間隙壁的外形。完成上述間隙壁950a，使得藉由後續蝕刻製程形成一開口960(如第9D圖所示)。以適當之間隙壁950a的外形，完成一通孔/接觸孔或具有小寬度(即開口960的寬度)之導電線的溝槽。為了完成適當之間隙壁950a的外形，上述蝕刻製程包括：導入介於約80sccm至約150sccm之間的氫氣流體；介於約150sccm至約300sccm之間的氮氣流體；介於約800瓦(watts)至約1500瓦(watts)之間的射頻功率；以及介於約15毫托耳(mTorr)至約50毫托耳(mTorr)之間的製程壓力。在間隙壁950之外形並非關鍵的另一實施例中，上述蝕刻製程包括：導入介於500sccm至2000sccm之間的氧氣(O2 )流體；介於約200瓦(watts)至2000瓦(watts)之間的射頻功率(radio-frequency power)；以及介於20毫托耳(mTorr)至約200毫托耳(mTorr)之間的製程壓力。
如第9D圖所示，藉由使用間隙壁950a作為一硬罩幕，移除部分介電層910，以形成開口960於介電層910a之中。在一實施例中，以蝕刻製程移除介電層930a及部分沈積層920a之頂部表面上的間隙壁950a。接著，於蝕刻介電層910的製程中，間隙壁950a及沈積層920a係作為一硬罩幕，以形成開口960。在上述移除介電層930a的製程中，進行對介電層930a與間隙壁950a具有適當之蝕刻選擇的蝕刻製程，使得大體上不會移除沈積層950a。
在第9E圖中，藉由含氧電漿製程移除間隙壁950a及沈積層920a，且形成導電層970於開口960之中。在一實施例中，若電漿製程大體上不會損壞暴露之部分基底900的頂部表面及/或介電層910a，可以是藉由對沈積層920a與間隙壁950a具有適當之蝕刻速率的電漿製程，移除間隙壁950a及沈積層920a。在包括非晶碳之沈積層920a及間隙壁950的實施例中，上述電漿製程包括：導入介於500sccm至2000sccm之間的氧氣(O2 )流體；介於約200瓦(watts)至2000瓦(watts)之間的射頻功率(radio-frequency power)；以及介於20毫托耳(mTorr)至約200毫托耳(mTorr)之間的製程壓力。由於上述電漿製程大體上不會損壞暴露之部分基底900的頂部表面及/或介電層910a，因此可正確地形成導電層970於開口960之中。
上述導電層970可以是，例如鋁/銅層、鋁層、銅層、鎢層，或其它導電材料層。形成導電層970的方式可以是，例如化學氣相沈積法、物理氣相沈積法、化學電鍍、化學無電鍍或其它可形成導電層970的方式。
上述提出之介電層、沈積層及開口的尺寸隨著形成之金屬層970的金屬高度而有所不同。例如，若形成導電層970於層間介電層之中，則導電層970具有較小的尺寸。若形成導電層970作為頂部金屬層於基底900的上方，則導電層970具有較大的尺寸。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作此許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。
100．．．基底
110．．．氧化層
120．．．非晶碳層
120a．．．非晶碳層
130．．．氮氧化層
130a．．．氮氧化層
135．．．光阻層
137．．．開口
140．．．開口
150．．．金屬層
200．．．基底
210a．．．頂部表面
210．．．介電層
220．．．開口
230．．．沈積層
230a．．．間隙壁
240．．．溝槽
250a．．．介電層
300．．．基底
310．．．介電層
320．．．介電層
330．．．導電層
340．．．沈積層
340a．．．沈積層
350．．．介電層
350a．．．介電層
355．．．光阻層
357．．．開口
360．．．開口
370．．．含金屬層
370a．．．含金屬層
370b．．．外側壁
375．．．光阻層
380．．．電容絕層
390．．．含金屬層
395．．．電容裝置
400．．．基底
405．．．間隙
410．．．快閃電晶體閘極
410a．．．頂部表面
411．．．閘極絕緣層
412．．．間隙壁
413．．．浮置閘極
415．．．閘極間絕緣層
417．．．耦合閘極
419．．．覆蓋層
420．．．犧牲層
420a．．．犧牲層
430．．．導電層
430a．．．導電層
435．．．光阻層
437．．．開口
500．．．基底
510．．．電晶體閘極
511．．．導電層
513．．．閘極絕緣層
515．．．介電層
515a．．．介電層
520．．．沈積層
520a．．．間隙壁
530．．．源/汲極區域
600．．．基底
610．．．畫素
615．．．介電層
620．．．介電層
625．．．開口
630．．．沈積層
630a．．．間隙壁
640．．．介電層
650．．．間隙
660．．．介電層
670．．．氣體間隙
700．．．基底
710．．．導電線
711．．．阻障層
713．．．導電層
715．．．覆蓋層
720．．．沈積層
720a．．．間隙壁
730．．．介電層
740．．．間隙
750．．．介電層
760．．．氣體間隙
800．．．基底
810．．．電晶體閘極
813．．．閘極絕緣層
815．．．間隙壁
820．．．沈積層
820a．．．沈積層
823．．．介電層
823a．．．介電層
825．．．光阻層
827．．．開口
830．．．開口
840．．．導電層
840a．．．導電層
850．．．介電層
900．．．基底
910．．．介電層
910a．．．介電層
920．．．沈積層
920．．．沈積層
930‧‧‧介電層
930a‧‧‧介電層
935‧‧‧光阻層
937‧‧‧開口
940‧‧‧開口
950‧‧‧沈積層
950a‧‧‧間隙壁
960‧‧‧開口
970‧‧‧導電層
接下來是實施例圖示的說明，上述具體實施例並不限制本發明的精神。
第1A-1C圖顯示形成通孔/接觸插塞之製作方法的剖面圖；
第2A-2E圖顯示形成淺溝槽隔離結構之製作方法的剖面圖；
第3A圖顯示一冠狀金屬電容裝置的上視圖；
第3B-3G顯示形成第3A圖之冠狀金屬電容裝置之製作方法的剖面圖；
第4A-4E圖顯示形成快閃電晶體之選擇閘極之製作方法的剖面圖；
第5A-5D圖顯示形成電晶體之源/汲極區域之製作方法的剖面圖；
第6A-6E圖顯示形成畫素上方之氣體間隙之製作方法的剖面圖；
第7A-7E圖顯示形成緊鄰之導電層之氣體間隙之製作方法的剖面圖；
第8A-8F圖顯示形成自我對準接觸插塞之製作方法的剖面圖；
第9A-9E圖顯示形成通孔/接觸插塞或導電線之製作方法的剖面圖。
300．．．基底
310．．．介電層
320．．．介電層
330．．．導電層
370a．．．含金屬層
380．．．電容絕層
390．．．含金屬層
395．．．電容裝置

Claims (10)

  1. 一種半導體裝置的製作方法，包括：(a)形成具有一開口之一介電層於一基板上，且該開口暴露一畫素的頂部表面；(b)形成一沈積層，其覆蓋該基底上方的該第一介電層及該畫素；(c)藉由一蝕刻製程，移除一部分該沈積層，以形成間隙壁於該第一介電層的側壁上，以暴露該畫素的部分頂部表面；(d)形成一第二介電層於該開口之中；(e)藉由一含氧電漿製程，移除該間隙壁，以暴露部分該畫素的頂部區域；以及(f)形成一第三介電層，其覆蓋該第一介電層及該第二介電層，以形成一氣體間隙。
  2. 如申請專利範圍第1項所述之半導體裝置的製作方法，其中該沈積層包含一非晶碳層。
  3. 如申請專利範圍第2項所述之半導體裝置的製作方法，其中形成沈積層的沈積製程包括：導入介於約1500sccm至2500sccm之間的丙烯流體；導入介於500sccm至900sccm之間的氦氣流體；提供介於約1200瓦(watts)至1800瓦(watts)之間的射頻功率；以及提供介於4.5托耳(Torr)至約5.5托耳(Torr)之間的製程壓力。
  4. 如申請專利範圍第1項所述之半導體裝置的製作 方法，其中該蝕刻製程包括：導入介於約80sccm至約150sccm之間的氫氣流體；導入介於約150sccm至約300sccm之間的氮氣流體；提供介於約800瓦(watts)至約1500瓦(watts)之間的射頻功率；以及提供介於約15毫托耳(mTorr)至約50毫托耳(mTorr)之間的製程壓力。
  5. 如申請專利範圍第1項所述之半導體裝置的製作方法，其中該含氧電漿製程包括：導入介於500sccm至2000sccm之間的氧氣流體；提供介於約200瓦(watts)至2000瓦(watts)之間的射頻功率；以及提供介於20毫托耳(mTorr)至約200毫托耳(mTorr)之間的製程壓力。
  6. 如申請專利範圍第1項所述之半導體裝置的製作方法，其中步驟(f)係至少一由電漿加強式化學氣相沈積法完成，以密封該間隙的頂部表面。
  7. 一種半導體裝置的製作方法，包括：(a)提供一基板；(b)形成一導電層於該基板上；(c)形成一沈積層覆蓋該導電層及該基板；(d)藉由一蝕刻製程，移除一部分該沈積層，以形成一間隙壁於該導電層兩側；(e)形成一第一介電層鄰間於該間隙壁的側壁，且暴露出該導電層及該間隙壁的頂部； (f)藉由一含氧電漿製程，部分移除該間隙壁，以形成一間隙；以及(g)形成一第二介電層，其覆蓋該導電層及該第一介電層，以形成一氣體間隙。
  8. 如申請專利範圍第7項所述之半導體裝置的製作方法，其中該沈積層包含一非晶碳層。
  9. 如申請專利範圍第7項所述之半導體裝置的製作方法，其中以該含氧電漿製程，完全移除該間隙壁。
  10. 如申請專利範圍第7項所述之半導體裝置的製作方法，其中該含氧電漿製程包括：導入介於500sccm至2000sccm之間的氧氣流體；提供介於約200瓦(watts)至2000瓦(watts)之間的射頻功率；以及提供介於20毫托耳(mTorr)至約200毫托耳(mTorr)之間的製程壓力。
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