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TWI449180B - 半導體裝置和其製造方法 - Google Patents

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TWI449180B
TWI449180B TW096115106A TW96115106A TWI449180B TW I449180 B TWI449180 B TW I449180B TW 096115106 A TW096115106 A TW 096115106A TW 96115106 A TW96115106 A TW 96115106A TW I449180 B TWI449180 B TW I449180B
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insulating
semiconductor
semiconductor layer
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TW096115106A
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Shunpei Yamazaki
Yukie Suzuki
Yasuyuki Arai
Yoshitaka Moriya
Kazuko Ikeda
Yoshifumi Tanada
Syuhei Takahashi
Original Assignee
Semiconductor Energy Lab
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Description

半導體裝置和其製造方法
本發明係關於一種半導體裝置及其製造方法。更具體地說，本發明係關於一種半導體裝置及其製造方法，在該半導體裝置中，針對不同的半導體元件分隔半導體層。
作為分隔半導體層的半導體元件的典型實例，圖24A到24D顯示公共薄膜電晶體的頂視圖和截面圖。圖24A顯示該薄膜電晶體的頂視圖，圖24B是沿圖24A的A1－B1線得到的截面圖，圖24C是沿圖24A的A2－B2線得到的截面圖，圖24D是圖24C中的半導體層32的端部25的放大圖。如圖24B到24D所示，在薄膜電晶體中，在基板30上形成當成底膜的絕緣層31；在絕緣層31上形成半導體層32，其包括通道形成區32a以及每個當成源極區或汲極區的雜質區32b和32c；在半導體層32和絕緣層31上形成當成閘極絕緣膜的絕緣層33；以及在絕緣層33上形成當成閘極電極的導電層34。
在圖24A到24D所示的薄膜電晶體的製造過程中，在受到有選擇的蝕刻的半導體層32上形成當成閘極絕緣膜的絕緣層33，在這種情況下，絕緣層33的覆蓋度在半導體層32的端部25處降低。在絕緣層33的膜厚度薄的部分閘極電壓的電場強度增大，由閘極電壓導致的應力增大，其將對薄膜電晶體的耐壓和可靠性造成不利影響。
此外，基板和每一薄膜的應力集中在半導體層32的端部25，其導致了元件特性發生波動的問題。
作為一種改善由半導體層32的端部的不平坦造成的閘極絕緣膜的覆蓋度降低的問題的方法，可以使主動層的端部成錐形(專利文獻1：已公開日本專利申請案第No.2005－167207號)。
另一方面，在構成必須以高速運行的電路的薄膜電晶體中，較佳的採用短通道長度和薄閘極絕緣膜厚度。因此，閘極絕緣膜的膜厚度只有幾十奈米那麽薄。
但是，即使使半導體層的端部成錐形，電場和應力的集中仍然是一個問題。當閘極絕緣膜的膜厚度薄到幾十奈米時，這一問題尤為顯著。
本發明就是一項解決這一問題的技術，本發明的目的在於，藉由減小閘極絕緣膜的膜厚度薄的部分，即不平坦的部分對半導體元件特性的影響，由此提高半導體元件的可靠性。此外，本發明的另一目的在於提供一種製造方法，藉由該方法能夠得到具有這樣的半導體元件的半導體裝置。
本發明的一個特徵是一種半導體裝置，其包括：半導體層；覆蓋該半導體層的端部的閘極電極；以及用於使該半導體層和該閘極電極絕緣的絕緣層，其中，使該半導體層與該閘極電極相互重疊的區域絕緣的絕緣層的膜厚度大於覆蓋該半導體層的中央部分絕緣層的膜厚度。
本發明的另一個特徵是一種半導體裝置，其包括：形成於基板上當成底膜的絕緣層，形成於該絕緣層上的半導體層；以及覆蓋當成底膜的絕緣層和該半導體層的當成閘極絕緣膜的絕緣層，其中，該半導體層的端部的側表面相對於該基板的表面以第一角度傾斜，該當成底膜的絕緣層相對於該基板的表面以第二角度傾斜，並且該第二角度小於該第一角度。換言之，該半導體層的側表面的傾角和該當成底膜的絕緣層的傾角是變小的，使得斜坡逐漸降低。
該第一角度較佳的大於或等於10度且小於或等於40度，該第二角度較佳的大於或等於5度且小於或等於15度。
本發明的又一個特徵是一種半導體裝置，其包括：半導體層；覆蓋該半導體層的端部的閘極電極；以及用於使該半導體層和該閘極電極絕緣的絕緣層，其中，將位於該半導體層的端部的使該半導體層與該閘極電極絕緣的絕緣層形成為比在該半導體層的中央部分厚。
在本發明的半導體裝置中，形成多個半導體層，並使該多個半導體層相互分開。
在包括半導體層、覆蓋該半導體層的端部的閘極電極和用於使該半導體層和該閘極電極絕緣的絕緣層的半導體裝置中，使該半導體層與該閘極電極相互重疊的區域絕緣的絕緣層的膜厚度大於覆蓋該半導體層的中央部分絕緣層的膜厚度，由此能夠防止該半導體層的端部與該閘極電極之間短路。當當成閘極絕緣膜的絕緣膜的膜厚度為幾奈米到幾十奈米，並且比半導體層的膜厚度薄時，這種結構尤為有效。
此外，在藉由蝕刻去除形成於半導體層上的絕緣層時，有時會在該絕緣層中半導體層的端部的側表面與當成底膜的絕緣層相互接觸的部分內形成凹陷。但是，藉由在覆蓋該半導體層的端部的區域內形成具有大厚度的絕緣層，能夠填充該凹陷。採用這種方式，在形成當成閘極絕緣膜的絕緣層的情況下，能夠減少覆蓋度缺陷等。作為這些因素的結果，能夠提高將在以後形成的半導體元件的可靠性。
在下文中將參考附圖說明本發明的實施例模式和實施例。但是，本發明不限於下述說明，本領域技術人員容易理解，在不背離本發明的範圍和精神的情況下可以對其模式和細節做出各種改變。因此，不應將本發明解釋為僅限於下述對實施例模式和實施例的說明。應當注意，在下文所述的本發明的結構中，表示相同部分的附圖標記可以為不同的附圖所共用。
[實施例模式1]
在本實施例模式中，提供了一種半導體元件的結構及其製造方法，在該半導體元件結構中，能夠抑制由半導體層的端部中的閘極絕緣膜的覆蓋度的降低而導致的閘極電壓的洩漏電流。在本文的說明中，將薄膜電晶體當成該半導體元件。
圖1A到圖1C是用於說明本發明的半導體裝置的主結構的頂視圖和截面圖。具體而言，圖1A是顯示薄膜電晶體的基本部分的頂視圖，圖1B是沿圖1A中的A1－B1線得到的截面圖，圖1C是沿圖1A中的A2－B2線得到的截面圖。在具有絕緣表面的基板30上形成這一薄膜電晶體。作為具有絕緣表面的基板30，可以採用玻璃基板、石英基板、藍寶石基板、陶瓷基板、具有形成於其表面的絕緣層的金屬基板等。
在這一具有絕緣表面的基板30上形成半導體層32。可以在基板30和半導體層32之間設置當成底膜的絕緣層31。可以根據情況將這一絕緣層31提供作為阻擋層，從而防止鹼金屬等雜質從基板30擴散到半導體層32內，對其造成污染。
作為絕緣層31，可以採用諸如氧化矽、氮化矽或含有氧和氮的矽(氮氧化矽)的絕緣材料。例如，在將絕緣層31形成為兩層結構的情況下，可以將所含有的氮多於氧的氮氧化矽層形成為第一絕緣層，將所含有的氧多於氮的氮氧化矽形成為第二絕緣層。或者，可以將氮化矽層形成為第一絕緣層，將氧化矽層形成為第二絕緣層。
半導體層32較佳的由單晶半導體或多晶半導體形成。較佳的以矽作為該半導體材料。此外，還可以採用矽－鍺半導體。此外，出於元件隔離目的，較佳的在絕緣表面上形成島狀半導體層，以及在該半導體層上形成一個或多個非揮發性記憶元件或薄膜電晶體。
採用這種方式，藉由將形成於該絕緣表面上的半導體層形成為彼此隔離的島狀，能夠有效地執行元件隔離，即使在同一基板上形成多個薄膜電晶體和週邊電路亦如此。也就是說，即使當在同一基板上形成必須在大約10V到20V的電壓下執行寫入和抹除的記憶元件陣列以及在大約3V到7V的電壓下工作、主要執行資料的輸入和輸出以及指令控制的週邊電路時，也能夠避免由於施加至每一元件的電壓的差異而導致的互相干擾。
將P型雜質注入到半導體層32內。例如，採用硼作為P型雜質，並且可以將其以大約5×1015 atoms/cm3 到1×1016 atoms/cm3 的濃度添加到半導體層32中。其目的在於控制電晶體的臨界值電壓，向通道形成區內添加雜質能夠有效的作用。在基本對應於當成閘極電極的導電層34(在下文中將對其予以說明)的區域內形成通道形成區，並且其位於半導體層32的一對雜質區32b和32c之間。
該對雜質區32b和32c是當成非揮發性記憶元件中的源極區或汲極區的區域。該對雜質區32b和32c是藉由向半導體層32內添加作為n型雜質的磷或砷形成的，其中，該雜質的峰值濃度為1021 atoms/cm3 左右。
此外，可以在半導體層32內提供低濃度雜質區32d和32e。藉由提供低濃度雜質區32d和32e，能夠降低汲極邊緣處的電場，從而抑制因重復寫入和抹除導致的劣化。
在半導體層32上，形成覆蓋該半導體層的端部的絕緣層36、當成閘極絕緣膜的絕緣層33和當成閘極電極的導電層34。
設置覆蓋該半導體層的端部的絕緣層36的作用在於防止半導體層32的端部與當成閘極電極的導電層34之間發生短路。因此，較佳的在半導體層32的端部與當成閘極電極作用的導電層34相互重疊的區域內，在半導體層32上形成絕緣層36。
在圖1A中，虛線表示絕緣層36的末端，因此在虛線內部未形成絕緣層36。在虛線之外形成絕緣層36，使之覆蓋半導體層32的端部。換言之，絕緣層36具有位於半導體層32上的開口。
由於提供覆蓋半導體層的端部的絕緣層36的目的在於防止半導體層32的端部與當成閘極電極的導電層34之間發生短路，因此可以在半導體層32的端部與當成閘極電極的導電層34相互重疊的區域內形成絕緣層36。
典型地，如圖2A到2C所示，可以在半導體層32的端部與當成閘極電極的導電層34相互重疊的區域內形成絕緣層39a和39b中的每個。也就是說，絕緣層39a和39b是以不連續的方式形成於基板上的。因此，如圖2B所示，在沿圖2A的A1－B1線得到的截面內未形成絕緣層39a和39b；如沿A2－B2線得到的圖2C的橫截面圖所示，絕緣層39a和39b中的每個僅形成於這樣的區域內，即在半導體層32的端部之上形成了當成閘極電極的導電層34的區域內。
絕緣層39a和39b每個沿通道長度方向的長度大於或等於3 μm，小於或等於10 μm，較佳的大於或等於3 μm，小於或等於5 μm。
採用這種方式，藉由形成覆蓋半導體層的端部的絕緣層36或絕緣層39a和39b，能夠防止半導體層32的端部與當成閘極電極的導電層34之間發生短路。當當成閘極絕緣膜的絕緣膜的膜厚度為幾奈米到幾十奈米，並且比半導體層的膜厚度薄時，這種結構尤為有效。此外，在藉由蝕刻整個去除形成於半導體層32之上的絕緣層時，有時會在絕緣層31的與半導體層32的端部相互接觸的部分內形成凹陷。但是，藉由形成絕緣層36或絕緣層39a和39b，能夠以絕緣層填充該凹陷。採用這種方式，在形成當成閘極絕緣層的絕緣層等的情況下，能夠減少覆蓋度缺陷等。作為這些因素的結果，能夠提高將在以後形成的半導體元件的可靠性。
絕緣層36、39a和39b中每個由氧化矽、氮化鋁、氮化矽、氧化矽和氮化矽的疊置結構、氧化矽和氮化鋁的疊置結構等形成。
接下來，將參考圖1A到圖1C以及圖3A到圖3C說明絕緣層36、39a和39b的端部的介面形狀。這裏，儘管採用絕緣層36作為本說明的典型實例，但是也可以將該結構適當地應用於絕緣層39a和39b。
如圖1B所示，絕緣層36的端部的側表面可以垂直於或大致垂直於半導體層32的表面，較佳的具有大於或等於85°小於或等於95°的角度。當絕緣層36的端部的側表面垂直於半導體層32的表面時，能夠減小用於覆蓋半導體層32的端部的掩模對準裕量，還能夠減小半導體層的面積。也就是說，可能實現高度整合。
或者如圖3A所示，絕緣層36的端部36a的側表面可以為錐形或發生傾斜，較佳的相對於半導體層32的表面具有大於或等於30°小於85°的角度，更佳的具有大於或等於45°且小於或等於60°的角度。在絕緣層36的端部36a的側表面成錐形時，能夠改善覆蓋絕緣層36的當成閘極絕緣膜的絕緣層(在下文中將對其予以說明)的覆蓋度，其中，絕緣層36覆蓋著半導體層的端部。換言之，有可能抑制半導體層與閘極電極之間的洩漏電流。
或者如圖3B所示，半導體層32的側表面32f為錐形或發生傾斜，其較佳的具有大於或等於30°小於85°的角度，更佳的具有大於或等於45°小於或等於60°的角度，這時，絕緣層36的側表面36b可以位於半導體層32的側表面32f上。當絕緣層36的側表面36b位於半導體層32的側表面32f上時，將能夠降低閘極絕緣膜(將在下文中對其予以說明)的不均勻性，並且能夠改善覆蓋度。換言之，能夠抑制半導體層和閘極電極之間的洩漏電流。
此外，絕緣層36的端部的側表面可以形成於由半導體層32的頂表面和側表面形成的邊緣上。在這種情況下，可以降低由絕緣層36覆蓋的半導體層的面積，並且能夠在不形成寄生薄膜電晶體的情況下抑制半導體層和閘極電極之間的漏電流。
此外，半導體層32的表面和絕緣層36的表面可以是平的。在這種情況下，能夠改善當成閘極絕緣膜的絕緣層對半導體層32的覆蓋度。此外，還能夠在不形成寄生薄膜電晶體的情況下抑制半導體層與閘極電極之間的漏電流。
當成閘極絕緣膜的絕緣層33由氧化矽或氧化矽與氮化矽的疊置結構等形成。可以藉由採用電漿CVD法或低壓CVD法沉積絕緣層形成絕緣層33。或者，較佳的藉由利用電漿處理的固相氧化或固相氮化形成絕緣層33。這是因為，藉由利用電漿處理對半導體層(通常為矽層)進行氧化或氮化形成的絕緣層具有高耐壓，並且緻密、可靠性高。
在利用電漿處理的固相氧化處理或固相氮化處理中，較佳的採用藉由微波(通常為2.45GHz)激發的電漿，其電子密度大於或等於1×1011 cm－3 且小於或等於1×1013 cm－3 ，其電子溫度大於或等於0.5eV且小於或等於1.5eV。這是因為，在處於500℃或更低的溫度下的固相氧化處理或固相氮化處理中，能夠獲得實用的回應速率，並且能夠形成緻密的絕緣層。
可以在氧氣氣氛中(例如，在含有氧氣(O2 )或一氧化二氮(N2 O)以及稀有氣體(包括He、Ne、Ar、Kr和Xe中的至少一種)的氣氛中，或者在含有氧氣或一氧化二氮、氫氣(H2 )和稀有氣體的氣氛中)利用這種電漿處理執行對半導體層32的表面的氧化。可以在氮氣氣氛中(例如，在含有氮氣(N2 )和稀有氣體(包括He、Ne、Ar、Kr和Xe中的至少一種)的氣氛中，在含有氮氣、氫氣和稀有氣體的氣氛中，或者在含有NH3 和稀有氣體的氣氛中)利用這種電漿處理執行對半導體層32的表面的氮化。例如，可以採用Ar作為稀有氣體，此外，也可以採用混合了Ar和Kr的氣體。
圖23顯示用於執行電漿處理的設備的結構實例。這一電漿處理設備包括用於佈置基板210的支撐底座280、用於引入氣體的氣體供應部分276、連接至用於清除氣體的真空泵的排氣口278、天線272、電介質板274和提供用於生成電漿的微波的微波供應部分284。此外，藉由為支撐底座280提供溫度控制部分282，能夠控制基板210的溫度。
在下文中將對電漿處理予以說明。應當注意，電漿處理包括對半導體基板、絕緣層和導電層的氧化處理、氮化處理、氮氧化處理、氫化處理和表面重整處理。在每種處理中，可以根據其目的選擇由氣體供應部分276提供的氣體。
可以按照下述說明執行氧化處理和氮化處理。首先，排空處理室，並從氣體供應部分276引入含有氧氣或氮氣的電漿處理氣體。藉由溫度控制部分282將半導體基板210加熱至室溫或100℃到550℃的溫度。應當注意，基板210與電介質板274之間的距離大約為20mm到80mm(較佳的為20mm到60mm)。接下來，從微波供應部分284向天線272提供微波。之後，藉由電介質板274將微波從天線272引入到處理室內，由此生成電漿286。藉由引入微波激發電漿，能夠生成具有低電子溫度(小於或等於3eV，較佳的小於或等於1.5eV)和高電子密度(大於或等於1×1011 cm－3 )的電漿。利用由這一高密度電漿生成的氧根(可以包括OH根)或氮根(可以包括NH根)，或者同時利用該氧根或氮根，能夠使半導體基板的表面氧化或氮化。藉由向電漿處理氣體內混合諸如氬氣的稀有氣體，能夠利用受到激發的稀有氣體種類有效地生成氧根或氮根。採用這種方法可以藉由有效地利用由電漿激發的活性根在500℃或更低的溫度下執行由固相反應實現的氧化和氮化。
按照下述說明形成絕緣層33的較佳的實例，該絕緣層33的較佳的實例時採用圖23所示的設備藉由高密度電漿處理形成的。藉由氧氣氛下的電漿處理在半導體層32上形成具有3nm到6nm的厚度的氧化矽層，之後，在氮氣氛下藉由氮化電漿對該氧化矽層的表面進行處理，以形成氮電漿處理層。具體而言，首先藉由氧氣氛下的電漿處理在半導體層32上形成具有3nm到6nm的厚度的氧化矽膜。之後，接著在氮氣氛下執行電漿處理，由此在氧化矽層的表面上或接近表面的位置處形成含有高濃度的氮的氮電漿處理層。應當注意，“接近表面”是指自氧化矽層的表面起大約0.5nm到1.5nm的深度處。例如，藉由在氮氣氛下執行電漿處理，獲得了這樣的結構，其中，在自氧化矽層的表面起大約1nm的深度處含有20到50atomic%的氮。
藉由採用電漿處理使矽層(半導體層32的典型例子)表面氧化，能夠形成不帶有任何介面形變的緻密氧化物層。此外，利用電漿處理使該氧化物層氮化，從而利用氮替代頂層部分內的氧，以形成氮化物層，這樣能夠進一步提高密度。因而，能夠形成耐壓高的絕緣層。
在任何情況下，藉由如上所述的利用電漿處理實施的固相氧化處理或固相氮化處理，都能夠獲得能夠與在950℃到1050℃下形成的熱氧化膜相比擬的絕緣層，即使在採用耐熱溫度為700℃或更低的玻璃基板時亦如此。也就是說，能夠形成高度可靠的絕緣層作為當成半導體元件的閘極絕緣層的絕緣層，具體而言，該半導體元件為薄膜電晶體或非揮發性記憶元件。
當成閘極電極的導電層34較佳的由從鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鉻(Cr)、鈮(Nb)等中選出的金屬，或者以上述元素作為其主要成分的合金材料或化合物材料形成。或者，可以採用添加了諸如磷的雜質元素的多晶矽。或者，導電層34可以由疊層結構形成，該疊層結構包括一個或多個金屬氮化物層和上述金屬層。作為金屬氮化物，可以採用氮化鎢、氮化鉬或氮化鈦。藉由提供金屬氮化物層，能夠提高金屬層的粘附性，防止層剝落。
此外，如圖3C所示，可以在半導體層32上形成當成閘極絕緣膜的絕緣層33，並且可以在其中閘極絕緣膜的絕緣層33上提供覆蓋半導體層32的端部的絕緣層38。
與圖1A到圖1C所示的絕緣層36類似，可以提供絕緣層38，使之完全覆蓋半導體層32的端部。或者，與圖2A到圖2C所示的絕緣層39a和39b類似，可以在半導體層32的端部與當成閘極電極的導電層34相互重疊的區域內形成絕緣層38。此外，可以如圖1B所示，使絕緣層38的端部的形狀和構造垂直於半導體層的表面，或者如圖3A所示，使之成錐形。或者，如圖3B所示，可以使絕緣層38的端部位於半導體層32的側表面上。
此外，作為覆蓋半導體層的端部的絕緣層，可以採用SOI(絕緣體上矽)基板。作為SOI基板，可以採用所謂的SIMOX(由注入氧實現分隔)基板，其製造方式為，向鏡面抛光晶片內注入氧離子，之後執行高溫退火，從而在距頂表面某一深度的位置形成氧化物層，並破壞產生於頂表面層內的缺陷。
在該半導體基板為n型的情況下，形成向其內注入p型雜質的p阱。例如，作為p型雜質，可以採用並以大約5×1015 atoms/cm－3 到1×1016 atoms/cm－3 的濃度添加硼。藉由形成p阱，能夠在這一區域內形成n通道電晶體。此外，被添加至該p阱的p型雜質還具有控制電晶體的臨界值電壓的作用。在基本對應於將在下文中予以說明的閘極的區域內形成位於該半導體基板內的通道形成區，該通道形成區位於形成於該半導體基板內的一對雜質區之間。
接下來，將在下文中說明圖1A到圖1C、圖2A到圖2C以及圖3A到圖3C所示的薄膜電晶體的製造過程。
如圖4A所示，在基板30上形成絕緣層31，在絕緣層31上形成半導體層32，在半導體層32上形成絕緣層40，在絕緣層40上形成掩模41。
藉由CVD法、濺射法、塗覆法等，採用諸如氧化矽、氮化矽或含有氧和氮的矽(氮氧化矽)的絕緣材料形成絕緣層31。
藉由下述方式形成由單晶半導體或多晶半導體構成的半導體層32：使藉由濺射法、電漿CVD法或低壓CVD法在基板30的整個表面上形成的半導體層結晶，之後執行選擇蝕刻。作為一種用於使半導體膜結晶的方法，可以採用鐳射結晶法、利用快速熱退火(RTA)或退火爐的熱結晶法、利用促進結晶的金屬元素的結晶法或將一種或多種前述方法結合起來的方法。以大於或等於10nm小於或等於150nm，較佳的大於或等於30nm小於或等於100nm，更佳的大於或等於50nm小於或等於80nm的厚度形成半導體層32。
藉由CVD法、濺射法、塗覆法等，採用諸如氧化矽、氮化矽或含有氧和氮的矽(氮氧化矽)的絕緣材料形成絕緣層40。
在至少覆蓋半導體層32的端部的區域內形成掩模41，半導體層32將被以後閘極電極覆蓋。或者，在覆蓋半導體層32的端部的區域內形成掩模41。採用光微影處理，藉由曝光和顯影形成掩模41。或者，可以藉由微滴釋放法有選擇地釋放化學成分，由此形成掩模41。
接下來，如圖4B所示，採用掩模41對絕緣層40蝕刻，以形成絕緣層36。這時，暴露半導體層32的部分。接下來，在絕緣層36和半導體層32的暴露部分上形成當成閘極絕緣膜的絕緣層33。
當成閘極絕緣膜的絕緣層33由氧化矽或氧化矽與氮化矽的疊置結構等形成。可以藉由採用電漿CVD法或低壓CVD法疊置絕緣層形成絕緣層33。或者，可以採用上文所述的圖23所示的設備，利用電漿處理下的固相氧化或固相氮化形成絕緣層33。這是因為，藉由利用電漿處理對半導體層(通常為矽層)進行氧化或氮化形成的絕緣層具有高耐壓，並且緻密、可靠性高。
接下來，如圖4C所示，在當成閘極絕緣膜的絕緣層33上形成當成閘極電極的導電層34。此外，在半導體層32內形成與閘極電極重疊的通道形成區32a、高濃度雜質區32b和32c以及低濃度雜質區32d和32e。
較佳的藉由濺射法、蒸發法、噴墨法、CVD法等，採用從鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鉻(Cr)、鈮(Nb)等中選出的金屬，或者以上述元素作為其主要成分的合金材料或複合材料形成導電層34。導電層34的厚度大於或等於100nm小於或等於1000nm，較佳的大於或等於200nm小於或等於800nm，更佳的大於或等於300nm小於或等於500nm。
利用閘極電極或掩模向半導體層32有選擇地添加雜質，以形成與閘極電極重疊的通道形成區32a、高濃度雜質區32b和32c以及低濃度雜質區32d和32e。
接下來，將參考圖4D到圖4F說明一種模式，其中採用的過程與圖4A到圖4C所示的過程不同。
如圖4D所示，在基板30上形成絕緣層31，在絕緣層31上形成半導體層32。接下來，在半導體層32上形成當成閘極絕緣膜作用的絕緣層33，之後形成絕緣層40，進而在絕緣層40上形成掩模41。
接下來，如圖4E所示，採用掩模41蝕刻絕緣層40，由此形成絕緣層36。這裏，應當適當選擇絕緣層33和40，從而實現只是有選擇地蝕刻絕緣層40而不蝕刻絕緣層33的目的。換言之，形成絕緣層40的膜比絕緣層33具有更高的密度和蝕刻速度。可以藉由改變源氣體的流速和電壓值形成這樣的膜。或者，在採用不同的材料形成絕緣層33和絕緣層40之後，可以採用僅對絕緣層40進行有選擇地蝕刻的蝕刻劑蝕刻絕緣層40，以形成絕緣層36。
之後，採用與圖3C類似的方式，形成當成閘極電極的導電層34，並在半導體層32內形成與閘極電極重疊的通道形成區32a、高濃度雜質區32b和32c以及低濃度雜質區32d和32e。
採用上述方式，能夠製造出一種抑制了半導體層與閘極電極之間的漏電流的薄膜電晶體。
儘管絕緣層40是藉由圖4A所示的薄膜形成法形成的，但是可以在藉由圖5A所示的塗覆法形成絕緣層46之後，藉由與圖4B和圖4C所示的類似的過程形成絕緣層48。
絕緣層46可以具有單層結構或疊層結構，該結構由諸如環氧樹脂、聚醯亞胺、聚醯胺、聚乙烯酚、苯並環丁烯或丙烯酸樹脂的有機材料或諸如矽醚樹脂的矽氧烷材料等形成。應當注意，矽氧烷材料對應於含有Si－O－Si鍵的材料。矽氧烷具有含有矽(Si)和氧(O)的鍵的框架結構。作為取代基，可以採用至少含有氫的有機基(例如，烷基或芳香烴基)。作為取代基，還可以採用。氟代基。或者，可以採用至少含有氫的有機基和氟代基作為取代基。
藉由這樣的過程形成的絕緣層在整個基板上具有很小的不均勻性，並且降低了該不均勻性對絕緣層33的影響。因此，即使當絕緣層33的膜厚度小時，也能夠保持其覆蓋度。
或者，如圖5D所示，在半導體層32形成當成閘極絕緣膜的絕緣層33，之後可以形成絕緣層46，進而可以在絕緣層46上形成掩模47。此後，如圖5E所示，採用掩模47對絕緣層46蝕刻，以形成覆蓋半導體層32的端部的絕緣層48，絕緣層33插置於二者之間。
將參考圖6A到6F和圖7A到7I說明一種半導體裝置製造方法，其採用的過程與上文所述過程不同。
如圖6A所示，在基板30上形成絕緣層31，在絕緣層31上形成半導體層32。之後，在半導體層32上形成掩模44，在掩模44、半導體層32和絕緣層31上形成絕緣層。這裏，將掩模44形成為具有梯形截面，該梯形的頂邊長於底邊(在下文中，將這一形狀稱為倒梯形)。藉由這樣做，當在其上形成絕緣層時，能夠在掩模上形成絕緣層45，並圍繞掩模形成絕緣層36，即在半導體層32和絕緣層31的暴露部分上形成絕緣層36。
接下來，如圖6B所示，去除掩模44，同時去除形成於在掩模44上的絕緣層45。結果，只保留了覆蓋半導體層32的端部的絕緣層36。
此後，在半導體層32和絕緣層36上形成當成閘極絕緣膜作用的絕緣層33，在當成閘極絕緣膜作用的絕緣層33上形成當成閘極電極的導電層34。此外，在半導體層32內形成與閘極電極重疊的通道形成區32a、高濃度雜質區32b和32c以及低濃度雜質區32d和32e。
接下來，將參考圖6A到圖6F說明一種模式，其中採用的過程與圖6A到圖6C所示的過程不同。
如圖6D所示，在基板30上形成絕緣層31，在絕緣層31上形成半導體層32。之後，在半導體層32上形成當成閘極絕緣膜的絕緣層33，在絕緣層33上形成具有倒梯形形狀的掩模44，之後，在具有倒梯形形狀的掩模44、半導體層32和絕緣層33上形成絕緣層36。
接下來，如圖6E所示，去除掩模44，從而將形成於掩模44上的絕緣層45也去除。結果，只保留了覆蓋半導體層32的端部的絕緣層36。
之後，採用與圖6C類似的方式，形成當成閘極電極的導電層34，並在半導體層32內形成與閘極電極重疊的通道形成區32a、高濃度雜質區32b和32c以及低濃度雜質區32d和32e。
採用上述方式，能夠製造出一種抑制了半導體層與閘極電極之間的漏電流的薄膜電晶體。
儘管絕緣層36和45是藉由圖6A倒6F所示的薄膜形成法形成的，但是在如圖7A所示，在半導體層32上形成掩模50，藉由塗覆法在掩模50和半導體層32上形成絕緣層51的情況下，如圖7B所示，對絕緣層51和掩模50進行各向異性蝕刻，以形成經蝕刻的絕緣層53和經蝕刻的掩模52。在圖7B中，虛線50a表示蝕刻前的掩模50，虛線51a表示蝕刻前的絕緣層51。
接下來，去除經蝕刻的掩模52，由此能夠形成覆蓋半導體層32的端部的絕緣層53，如圖7C所示。藉由這樣的方法形成的絕緣層53在整個基板上具有很小的不均勻性，並且降低了該不均勻性對絕緣層33的影響。因此，即使當絕緣層33的膜厚度小時，也能夠保持其覆蓋度。
或者，如圖7F所示，在半導體層32上形成當成閘極絕緣膜的絕緣層33，之後在絕緣層33上形成掩模50，進而藉由塗覆法在掩模50和絕緣層33上形成絕緣層51。
接下來，如圖7G所示，對絕緣層51和掩模50進行各向異性蝕刻，以形成經蝕刻的絕緣層53和經蝕刻的掩模52。
接下來，如圖7H所示，去除經蝕刻的掩模52，由此能夠形成覆蓋半導體層32的端部的絕緣層53，絕緣層33插置於二者之間。藉由這樣的過程形成的絕緣層53在整個基板上具有很小的不均勻性，並且降低了該不均勻性對以後形成的當成閘極電極作用的導電層34的影響。因此，即使當絕緣層33的膜厚度小時，也能夠保持其覆蓋度。
將參考圖8A到圖8I以及圖9A到圖9I說明一種半導體裝置的製造方法，其採用的過程與上文所述的過程不同。在圖8A到圖8I以及圖9A到圖9I中顯示採用半導體層作為掩模形成覆蓋半導體層的端部的絕緣層的過程。下文說明的製造過程能夠提高產量，因為與圖4A到圖4F、圖5A到圖5F、圖6A到圖6F以及圖7A到圖7I相比，能夠減少一個用於形成掩模的光掩模。此外，還降低了採用光掩模的掩模對準步驟的數量，因此能夠抑制由對準偏差導致的成品率的降低。
將參考圖8A到圖8I說明採用背面曝光並採用半導體層作為掩模形成覆蓋該半導體層的端部的絕緣層的過程。
如圖8A所示，在基板30上形成絕緣層31，在絕緣層31上形成半導體層32。之後，在半導體層32上形成絕緣層40，此後形成抗蝕劑58。
這裏，採用透光材料形成基板30、絕緣層31和絕緣層40，從而對抗蝕劑58曝光。換言之，可以採用具有透光特性的基板。
接下來，採用來自基板30一側的光54照射抗蝕劑58，由此使抗蝕劑58的部分曝光。作為光54，採用能夠被半導體層32吸收，同時能夠穿過基板30、絕緣層31和絕緣層40，並使抗蝕劑58曝光的光。這裏，採用半導體層作為掩模對抗蝕劑58曝光；因此，可以採用能夠被半導體層吸收的波長大於或等於350nm的光，通常為i線(365nm)、g線(436nm)或h線(405nm)。此外，在提高光量時，光在半導體層32的背面行進，因而也能使半導體層32上的抗蝕劑曝光。
如圖8B所示，對曝光的抗蝕劑顯影，以形成掩模60。之後，如圖8C所示，採用掩模60對絕緣層40蝕刻，從而能夠形成覆蓋半導體層32的端部的絕緣層36。
此後，如圖8D所示，在半導體層32和絕緣層36上形成當成閘極絕緣膜的絕緣層33。此外，在半導體層32內形成與閘極電極重疊的通道形成區32a、高濃度雜質區32b和32c以及低濃度雜質區32d和32e。
接下來，將參考圖8F到圖8I說明一種模式，其採用的過程不同於圖8A到圖8E所示的過程。
如圖8F所示，在基板30上形成絕緣層31，在絕緣層31上形成半導體層32。之後，在半導體層32上形成當成閘極絕緣膜的絕緣層33，在絕緣層33上形成絕緣層40。之後，形成抗蝕劑58。接下來，採用來自基板30一側的光54照射抗蝕劑58，由此使抗蝕劑58的部分曝光。
如圖8G所示，對經曝光的抗蝕劑顯影，以形成掩模60。之後，如圖8H所示，採用掩模60只對絕緣層40進行蝕刻，由此能夠形成覆蓋半導體層32的端部的絕緣層36，絕緣層33插置於二者之間。
之後，如圖8I所示，採用與圖8E類似的方式，形成當成閘極電極的導電層34，並在半導體層32內形成與閘極電極重疊的通道形成區32a、高濃度雜質區32b和32c以及低濃度雜質區32d和32e。
採用上述方式，能夠製造出一種抑制了半導體層與閘極電極之間的漏電流的薄膜電晶體。
接下來，將參考圖9A到圖9I說明採用用於形成半導體層的掩模形成覆蓋半導體層的端部的絕緣層的過程。
如圖9A所示，在基板30上形成絕緣層31，在絕緣層31上形成半導體層59。之後，在半導體層59上形成掩模60。
接下來，如圖9B所示，採用掩模60對半導體層59進行蝕刻，以形成半導體層32。
接下來，如圖9C所示，藉由灰化蝕刻並去除掩模60，從而將掩模60形成為尺寸與其相比較小的掩模61，之後在掩模61的表面上執行防液體處理。這裏，作為防液體處理，採用氟電漿處理掩模61的表面。儘管這裏是在形成了掩模61之後，在掩模61的表面上執行防液體處理，但是也可以採用噴墨法藉由釋放防液體成分在半導體層32上形成防液體成分。虛線60a表示執行灰化之前的掩模60。
作為防液體成分的例子，可以採用包括碳氟化合物鏈的有機樹脂(基於氟的樹脂)。該基於氟的樹脂可以是聚四氟乙烯(PTFE；4－氟化乙烯樹脂)、全氟代烷氧基鏈烷(PFA；4－氟代乙烯全氟代烷基乙烯撐共聚物樹脂)、全氟代乙烯丙烯共聚物(PFEP；4－氟代乙烯6－氟代甲基乙烯共聚物樹脂)、乙烯－四氯乙烯共聚物(ETFE；4－氟代乙烯－乙烯共聚物樹脂)、聚偏二氟乙烯(PVDF；氟代亞乙烯樹脂)、聚氯三氟乙烯(PCTFE；3－氟代氯化乙烯樹脂)、乙烯－三氟氯乙烯共聚物(ECTFE；3－氟代氯化乙烯－乙烯共聚物樹脂)、聚四氟乙烯－全氟代間二氧雜環戊烯共聚物(TFE－PDD)、聚氟乙烯(PVF；氟代乙烯基樹脂)等。
作為防液體成分的例子，可以採用由化學式Rn－Si－X(4－n) 表示的有機矽烷。在這一化學式中，R表示相對不活躍的基，例如氟代烷基和烷基；X表示諸如鹵素、甲氧基、乙氧基或乙酸基的水解基，其能夠藉由縮合反應與基板表面上的羥基或所吸收的水化學結合。
作為有機矽烷的例子，可以採用以氟烷基作為R的氟烷基矽烷(在下文中也稱為FAS)。FAS的氟烷基R具有(CF3 )(CF2 )x (FH2 )y 的結構，其中x是0到10的整數，y是0到4的整數。在多個R或X與Si化學結合時，所有的R或X可以是相同的，也可以是不同的。作為FAS的典型例子，有諸如十七氟四氫化癸基三乙氧基矽烷、十七氟四氫化癸基三氯代矽烷、十三氟代四氫化辛基三氯代矽烷和三氟丙基三甲氧基矽烷的氟烷基矽烷(FAS)。
作為有機矽烷的另一個例子，可以採用乙烷基作為R的烷氧基矽烷。作為烷氧基矽烷，較佳的採用碳數為2到30的烷氧基矽烷。典型地，可以給出乙基三乙氧基矽烷、丙基三乙氧基矽烷、辛基三乙氧基矽烷、癸基三乙氧基矽烷、十八烷基三乙氧基矽烷(ODS)、廿烷基三乙氧基矽烷和三十烷基三乙氧基矽烷。具體而言，較佳的採用具有長鏈烷基的矽烷化合物，因為能夠降低浸潤性。
接下來，藉由塗敷法或印刷法形成絕緣層62。這裏，塗覆或印刷含有絕緣材料的成分，之後使其乾燥並對其烘焙，由此形成絕緣層62。可以適當採用與圖5A和5D所示的絕緣層46的材料相類似的材料作為絕緣層62的材料。
接下來，去除掩模61，從而能夠形成覆蓋半導體層32的端部的絕緣層62。
此後，如圖9D所示，在半導體層32上形成當成閘極絕緣膜作用的絕緣層33，在當成閘極絕緣膜作用的絕緣層33上形成當成閘極電極作用的導電層34。此外，在半導體層32內形成與閘極電極重疊的通道形成區32a、高濃度雜質區32b和32c以及低濃度雜質區32d和32e。
儘管絕緣層62相對於基板表面向上凸起，但是也可以如圖9E所示形成相對於基板表面向下凹入的絕緣層63。可以根據形成絕緣層62和63的成分的濃度、粘滯度等適當選擇絕緣層62和63的形狀。
接下來，將參考圖9F到圖9I說明一種模式，其採用的過程不同於圖9A到圖9E所示的過程。
如圖9F所示，在基板30上形成絕緣層31，在絕緣層31上形成半導體層59。之後，在半導體層59上形成當成閘極絕緣膜的絕緣層33，之後在絕緣層33上形成掩模60。
接下來，如圖9G所示，採用掩模60對半導體層59和絕緣層33蝕刻，從而形成半導體層32和絕緣層33c。
接下來，如圖9H所示，藉由灰化蝕刻並去除掩模60，從而將掩模60形成為尺寸與其相比較小的掩模61，之後在掩模61的表面上執行防液體處理，以形成防液體層61a。接下來，藉由塗覆法或印刷法形成覆蓋半導體層32的絕緣層62，絕緣層33c插置於二者之間。之後，去除掩模61。
之後，採用與圖9E類似的方式，形成當成閘極電極的導電層34，之後在半導體層32內形成與閘極電極重疊的通道形成區32a、高濃度雜質區32b和32c以及低濃度雜質區32d和32e。
採用上述方式，能夠製造出一種抑制了半導體層與閘極電極之間的漏電流的薄膜電晶體。
接下來，將參考圖10A到10G以及圖11A到11C說明不採用掩模形成覆蓋半導體層的端部的絕緣層的過程。
如圖10A所示，在基板30上形成絕緣層31，在絕緣層31上形成半導體層32。接下來，在位於基板30之上的半導體層32的每一側上形成絕緣層55。這裏，藉由噴墨法或印刷法有選擇地形成含有用於形成絕緣層的材料的成分，由此能夠形成覆蓋半導體層32的端部的絕緣層55。
接下來，如圖10B所示，在半導體層32和絕緣層55上形成當成閘極絕緣膜作用的絕緣層33。
接下來，如圖10C所示，在當成閘極絕緣膜的絕緣層33上形成當成閘極電極的導電層34。此外，在半導體層32內形成與閘極電極重疊的通道形成區32a、高濃度雜質區32b和32c以及低濃度雜質區32d和32e。
儘管絕緣層55相對於基板表面向上凸起，但是也可以如圖10D所示形成相對於基板30的表面向下凹入的絕緣層56。可以根據形成絕緣層55和56的成分的濃度、粘滯度等適當選擇絕緣層55和56的形狀。
接下來，將參考圖10E到10G說明一種模式，其採用的過程與圖10A到10D所示的過程不同。
如圖10E所示，在基板30上形成絕緣層31，在絕緣層31上形成半導體層32。之後，在半導體層32上形成當成閘極絕緣膜作用的絕緣層33，此後在位於半導體層32的每側之上的絕緣層33上形成絕緣層55。
之後，採用與圖10D類似的方式，形成當成閘極電極的導電層34，之後在半導體層32內形成與閘極電極重疊的通道形成區32a、高濃度雜質區32b和32c以及低濃度雜質區32d和32e。
儘管絕緣層55相對於基板表面向上凸起，但是也可以如圖10G所示形成相對於基板30的表面向下凹入的絕緣層56。
採用上述方式，能夠製造出一種抑制了半導體層與閘極電極之間的漏電流的薄膜電晶體。
將參考圖11A到11C說明在不採用掩模的情況下形成覆蓋半導體層的端部的絕緣層的過程，其與上述過程不同。
如圖11A所示，在基板30上形成絕緣層31，在絕緣層31上形成半導體層32。這裏，半導體層32的端部的側表面較佳的垂直於基板30的表面或與之成大於或等於85°小於或等於95°的角。藉由這種方式，能夠以提高的成品率形成將在以後形成的絕緣層69。之後，在半導體層32上形成絕緣層40。這裏，絕緣層40的膜厚度較佳的是半導體層32的膜厚度的1.5到3倍。藉由電漿CVD法，採用氧化矽或氮氧化矽形成絕緣層40。
接下來，主要沿垂直於基板的方向藉由各向異性刻蝕有選擇地蝕刻絕緣層40，從而能夠形成如圖11B所示的與半導體層32的側表面接觸的絕緣層69。藉由這種方法，所形成的絕緣層69能夠覆蓋由半導體層32的側表面與絕緣層31形成的邊緣，但不覆蓋由半導體層32的側表面和頂表面形成的邊緣。
接下來，如圖11B所示，在半導體層32和絕緣層69上形成當成閘極絕緣膜作用的絕緣層33。
接下來，如圖11C所示，在當成閘極絕緣膜的絕緣層33上形成當成閘極電極的導電層34。此外，在半導體層32內形成與閘極電極重疊的通道形成區32a、高濃度雜質區32b和32c以及低濃度雜質區32d和32e。
應當注意，低濃度雜質區32d和32e是根據需要形成的。
採用上述方式，能夠製造出一種抑制了半導體層與閘極電極之間的漏電流的薄膜電晶體。
[實施例模式2]
在本實施例模式中，提供了一種半導體元件的結構及其製造方法，在該半導體元件結構中，能夠抑制由半導體層的端部中的閘極絕緣膜的覆蓋度的降低而導致的閘極電壓的洩漏電流。在本文的說明中，將薄膜電晶體用作該半導體元件。
圖12A是用於說明本發明的半導體裝置的主結構的截面圖。具體而言，圖12A顯示薄膜電晶體的橫斷面，圖12B和12C每個顯示圖12A所示的製造過程中半導體層的端部67的放大圖。
在具有絕緣表面的基板30上形成這一薄膜電晶體。此外，在基板30和薄膜電晶體之間形成絕緣層31。該薄膜電晶體包括半導體層66、當成閘極絕緣膜作用的絕緣層33和當成閘極電極作用的導電層34。此外，半導體層66包括通道形成區32a、高濃度雜質區32b和32c以及低濃度雜質區32d和32e。
在本實施例模式中說明的半導體層66的特徵是半導體層66在除了側表面以外的區域內包括具有第一膜厚度的區域66a和具有第二膜厚度的區域66b，其中，第二膜厚度大於第一膜厚度。此外，當成閘極絕緣膜作用的絕緣層33的特徵在於，絕緣層包括具有第三膜厚度的區域33a和具有第四膜厚度的區域33b，第四膜厚度大於第三膜厚度。應當注意，半導體層66的具有第一膜厚度的區域66a與絕緣層33的具有第三膜厚度的區域33a與半導體層66的側表面接觸。以這種方法，能夠在半導體層66的側表面的周圍確保絕緣層的足夠大的厚度；因此，能夠抑制半導體層66與當成閘極電極作用的導電層34之間的漏電流的產生。
接下來，將參考圖12B和12C說明在本實施例模式中說明的半導體層和絕緣層的形成方法。
如圖12B所示，在基板30上形成絕緣層31，在絕緣層31上形成半導體層66。這裏，半導體層66的側表面較佳的以大於或等於30°小於80°的角度，更佳的以大於或等於45°小於或等於60°的角度傾斜。在藉由這種方式構形時，在後面能夠採用電漿有效地照射半導體層66的側表面，並且能夠使半導體層66的側表面周圍的絕緣層的膜厚度大。接下來，在半導體層32上形成絕緣層33。
接下來，在絕緣層33上形成掩模68。較佳的將掩模68形成為覆蓋將成為半導體層的通道形成區的部分。接下來，利用圖23所示的在實施例模式1中說明的設備，藉由採用高密度電漿處理的固相氧化使半導體層66的一部分氧化，或藉由採用高密度電漿處理的固相氮化使其氮化。藉由採用這樣的電漿處理的氧化或氮化形成的絕緣層具有高耐壓，並且其緻密、穩定性高。
結果，如圖12C所示，半導體層的一部分，尤其是位於與半導體層的側表面接觸的區域66a中的半導體層部分的膜厚度變薄，因而覆蓋該部分的絕緣層的膜厚度變厚。應當注意，虛線66c表示在執行高密度電漿處理之前的半導體層。
此外，在利用掩模68對半導體層66添加磷或硼之後，如圖12B所示執行電漿處理，由此加速半導體層66的氧化速度。因此，在與半導體層66的側表面接觸的區域內，半導體層66的膜厚度變薄，覆蓋該區域的絕緣層33的膜厚度變厚。
藉由上述方式，能夠在半導體層66的側表面的周圍確保絕緣層的足夠大的厚度；因此，能夠抑制半導體層66與當成閘極電極作用的導電層34之間的漏電流的產生。
[實施例模式3]
在本實施例模式中，提供了一種半導體元件的結構及其製造方法，在該半導體元件結構中，能夠抑制由半導體層的端部中的閘極絕緣膜的覆蓋度的降低而導致的閘極電壓的洩漏電流。在本文的說明中，將薄膜電晶體用作該半導體元件。
圖13A是用於說明本發明的半導體裝置的主結構的截面圖。具體而言，圖13A顯示薄膜電晶體的橫截面；圖13B和13C每個顯示圖13A中的半導體層的端部64的放大圖。在具有絕緣表面的基板30上製造這一薄膜電晶體。此外，在基板30和薄膜電晶體之間形成絕緣層33。該薄膜電晶體包括半導體層32、當成閘極絕緣膜作用的絕緣層33和當成閘極電極作用的導電層34。此外，半導體層32包括通道形成區32a、高濃度雜質區32b和32c以及低濃度雜質區32d和32e。
如圖13B所示，半導體層32的側表面相對於與基板平行的平面以角度θ 1傾斜，當成底膜的絕緣層31的表面相對於與基板平行的平面以角度θ 2傾斜。θ 1大於或等於10°小於或等於40°，θ 2大於或等於5°小於或等於15°。藉由這種方式，當當成底膜的絕緣層31的表面的傾角小於半導體層32的端部的側表面的傾角時，半導體層32與絕緣層31的介面變得平滑，能夠提高形成於半導體層32和絕緣層31之上的當成閘極絕緣膜作用的絕緣層33的覆蓋度。因此，能夠防止半導體層32與閘極電極之間產生漏電流。
此外，如圖13C所示，當成底膜的絕緣層31的表面可以相對於基板表面凸起。即使具有這樣的形狀，半導體層32與絕緣層31之間的介面也會變得平滑，並且能夠提高形成於半導體層32和絕緣層31之上的當成閘極絕緣膜作用的絕緣層33的覆蓋度。因此，能夠防止半導體層32與閘極電極之間產生漏電流。
[實施例模式4]
在本實施例模式中，將說明一種半導體元件的例子，其具有如上該的能夠降低閘極電極與半導體層之間的漏電流的結構。儘管在本實施例模式中將說明應用了實施例模式1中該的結構的例子，但是也可以適當應用實施例模式2和3。
在圖14A到14C中，顯示一種薄膜電晶體的結構，其應用了能夠抑制閘極電極與半導體層之間的漏電流的結構。
如圖14A所示，可以在當成閘極電極作用的導電層34的側表面上形成間隔體35。此外，憑藉間隔體35的採用，能夠在當成閘極電極作用的導電層34的每一側沿通道長度方向形成低濃度雜質區32d或32e。低濃度雜質區32d和32e當成輕度摻雜汲極(LDD)的作用。藉由提供低濃度雜質區32d和32e，能夠降低汲極邊緣處的電場，從而能夠抑制因重復寫入和抹除導致的劣化。
可以藉由下述方式在導電層34的側表面上有選擇地形成間隔體35：藉由CVD法、濺射法等在絕緣層33和導電層34上形成厚度為導電層34的1.5到3倍的絕緣層，之後藉由各向異性刻蝕蝕刻該絕緣層。
或者，可以採用如圖14B所示的結構，其中，當成閘極電極作用的導電層由疊置導電層形成，其中的一個導電層大於另一個導電層。換言之，可以使疊置導電層中的一個向外擴展。這裏，顯示這樣一個例子，其中，處於與當成閘極絕緣膜作用的絕緣層33接觸的一側上的導電層80的面積大於形成於其上的導電層81的面積。應當注意，導電層81可以大於導電層80，但不限於此。形成於導電層81之外的導電層80的區域與低濃度雜質區32d和32e重疊，絕緣層33插置於它們之間。在藉由這種方式形成當成閘極電極作用的導電層80和81時，能夠藉由形成於導電層81之外的導電層80的區域向半導體層添加雜質。換言之，藉由添加雜質的步驟，能夠在半導體層32內同時形成通道形成區32a、高濃度雜質區32b和32c以及低濃度雜質區32d和32e。因此，能夠提高產量。
或者，可以採用如圖14C所示的結構，其中，當成閘極電極作用的導電層覆蓋低濃度雜質區32d和32e。就採用這種結構的薄膜電晶體而言，在形成當成閘極電極作用的導電層82之前向半導體層32添加低濃度雜質，在形成低濃度雜質區32d和32e之後，形成當成閘極電極作用的導電層82。接下來，採用導電層82作為掩模向半導體層32內添加高濃度雜質。藉由這種方式能夠形成薄膜電晶體。
或者，儘管未示出，但是可以形成具有單一汲極結構的薄膜電晶體，其中，半導體層32包括通道形成區32a以及高濃度雜質區32b和32c，但不包括低濃度雜質區。就這樣的薄膜電晶體而言，不需要形成低濃度雜質區的步驟；因此，能夠提高產量。
接下來，將參考圖15A到圖15D說明一種非揮發性記憶元件的結構，該非揮發性記憶元件採用了能夠減少閘極電極和半導體層之間的漏電流的結構。
圖15A所示的非揮發性記憶元件包括：形成於半導體層32上的當成隧道氧化物膜作用的絕緣層83；以及形成於絕緣層83上的電荷累積層84、當成控制絕緣膜的絕緣層85和當成閘極電極的導電層86。此外，對準電荷累積層84的末端和當成閘極電極作用的導電層86的末端。此外，這一非揮發性記憶元件具有單一汲極結構，其中，半導體層32包括通道形成區32a以及高濃度雜質區32b和32c，但不包括低濃度雜質區。就這樣的非揮發性記憶元件而言，不需要形成低濃度雜質區的步驟；因此，能夠提高產量。
採用當成隧道氧化物膜作用的絕緣層83作為向電荷累積層84內注入電荷的隧道絕緣層。可以採用與實施例模式1中說明的當成閘極絕緣膜作用的絕緣層33的材料和形成方法類似的材料和形成方法形成絕緣層83。典型地，可以由氧化矽、氧化矽和氮化矽的疊置結構等形成絕緣層83。或者，可以採用圖23所示的設備在半導體層32的表面上執行高密度電漿處理，從而使半導體層32的表面氧化，由此形成該絕緣層。或者，可以藉由下述方式形成該絕緣層：藉由電漿CVD法採用氧化矽形成絕緣層，之後，採用圖23所示的設備執行電漿處理，從而使該表面氧化或氮化。在這種情況下，在使氧化矽的表面氮化時，在該氧化矽層的表面上或表面附近提供具有高氮濃度的氮電漿處理層。應當注意，“接近表面”是指自氧化矽層的表面起大約0.5nm到1.5nm的深度處。例如，藉由在氮氣氛下執行電漿處理，獲得了這樣的結構，其中，在自氧化矽層的表面起大約1nm的深度處含有20到50atomic%的氮。
在後面說明的電荷累積層是由導電層或半導體層形成的浮置閘極的情況下，較佳的將絕緣層83形成為具有3nm到6nm的厚度。例如，在閘極長度為600nm的情況下，可以將絕緣層83形成為具有3nm到6nm的厚度。或者，在後面說明的電荷累積層由絕緣層形成的情況下，較佳的將該絕緣層83形成為具有1nm到10nm的厚度，更佳的為1nm到5nm。例如，在閘極長度為600nm的情況下，可以將絕緣層83形成為具有1nm到3nm的厚度。
電荷累積層84可以是由半導體材料或導電材料的層或顆粒形成的浮置閘極。作為半導體材料，可以採用矽、矽－鍺等。在採用矽時，可以採用非晶矽或多晶矽。此外，也可以採用摻有磷的多晶矽。作為導電材料，可以採用從鉭(Ta)、鈦(Ti)、鉬(Mo)和鎢(W)中選出的元素；以上述元素作為其主要成分的合金；結合了上述元素的合金膜(典型地為Mo－W合金膜或Mo－Ta合金膜)；或者具有導電性的矽膜。在由這樣的材料形成的導電層之下，可以形成諸如氮化鉭(TaN)、氮化鎢(WN)、氮化鈦(TiN)或氮化鉬(MoN)的氮化物；或者諸如矽化鎢、矽化鈦或矽化鉬的矽化物。此外，可以採用由上述半導體材料、導電材料或半導體材料和導電材料構成的疊置結構。例如，可以採用矽層和鍺層的疊置結構。
或者，可以將電荷累積層84形成為具有能夠保持電荷的陷阱的絕緣層。作為此類材料的典型例子，可以採用矽化合物或鍺化合物。作為矽化合物，可以採用氮化矽、氮氧化矽、添加了氫的氮氧化矽等。作為鍺化合物，可以採用氮化鍺、添加了氧的氮化鍺、添加了氫的氧化鍺、添加了氧和氫的氮化鍺、添加了氮和氫的氧化鍺等。
作為當成控制絕緣膜作用的絕緣層85，可以藉由低壓CVD法、電漿CVD法等形成由氧化矽、氮化矽、氮氧化矽或氧化鋁等構成的一個或多個層。以1nm到20nm的厚度，較佳的以5nm到10nm的厚度形成絕緣層85。例如，可以採用藉由沉積厚度為3nm的氮化矽層和厚度為5nm的氧化矽層形成的疊層。
對於當成閘極電極作用的導電層86而言，可以適當採用實施例模式1中說明的當成閘極電極作用的導電層34的材料和形成方法。
此外，如圖15B所示，可以在電荷累積層84、當成控制絕緣膜作用的絕緣層85和當成閘極電極作用的導電層86的側表面上形成掩模87。應當注意，可以在當成隧道氧化物膜作用的絕緣層83、電荷累積層84、當成控制絕緣膜作用的絕緣層85和當成閘極電極作用的導電層86的側表面上形成掩模87。此外，掩模87與低濃度雜質區32d和32e重疊，絕緣層83插置於它們之間。
或者，可以採用如圖15C所示的結構，其中，電荷累積層89大於當成閘極電極作用的導電層86。換言之，電荷累積層89可以向外擴展。形成於導電層86之外的電荷累積層89的區域與低濃度雜質區32d和32e重疊，絕緣層33插置於它們之間。在藉由這種方式形成電荷累積層89和當成閘極電極作用的導電層86時，能夠藉由形成於導電層86之外的電荷累積層89的區域向半導體層添加雜質。換言之，藉由添加雜質的步驟，能夠在半導體層32內同時形成通道形成區32a、高濃度雜質區32b和32c以及低濃度雜質區32d和32e。因此，能夠提高產量。
或者，如圖15D所示，電荷累積層91可以小於當成閘極電極作用的導電層93。就採用這種結構的薄膜電晶體而言，在形成當成閘極電極作用的導電層93之前向半導體層32添加低濃度雜質，在形成低濃度雜質區32d和32e之後，形成當成閘極電極作用的導電層93。接下來，採用導電層93作為掩模向半導體層32內添加高濃度雜質。藉由這種方式形成了薄膜電晶體。
可以採用這樣的非揮發性記憶元件獲得具有各種模式的非揮發性半導體儲存裝置。圖16顯示非揮發性記憶單元陣列的等效電路的例子。儲存1位元資料的記憶單元MS01包括選擇電晶體S01和非揮發性記憶元件M01。將選擇電晶體S01串聯於位元線BL0與非揮發性記憶元件M01之間，將其閘極連接至字線WL1。將非揮發性記憶元件M01的閘極連接至字線WL11。在向非揮發性記憶元件M01內寫入資料時，將字線WL1和位元線BL0的電位設為H位準，將位元線BL1的電位設為L位準，向字線WL11施加高壓，從而在上述電荷累積層內累積電荷。在抹除資料時，將字線WL1和位元線BL0的電位設為H位準，同時可以向字線WL11施加負極性高壓。
在這一記憶單元MS01內，在絕緣表面上將選擇電晶體S01和非揮發性記憶元件M01每個均形成為彼此隔開的島狀半導體層；因此，即使不設置元件隔離區也能夠防止與其他選擇電晶體或非揮發性記憶元件之間發生干擾。此外，記憶單元MS01中的選擇電晶體S01和非揮發性記憶元件M01均為n通道型；因此，在二者均由彼此分隔的島狀半導體層形成時，能夠省略這兩個元件之間的線路。
圖17顯示將非揮發性記憶元件直接連接至位元線的NOR型等效電路。在這一記憶單元陣列中，將字線WL和位元線BL設置為彼此相交，並將該非揮發性記憶元件設置在每一交叉點。就NOR型而言，將非揮發性記憶元件的汲極連接至位元線BL。將非揮發性記憶元件的源極共同連接至該源極線SL。
同樣，就這一情況而言，在記憶單元MS01內，在絕緣表面上將非揮發性記憶元件M01均形成為彼此隔開的島狀半導體層；因此，即使不設置元件隔離區也能夠防止與其他非揮發性記憶元件之間發生干擾。此外，將多個非揮發性記憶元件(例如，圖17所示的M01到M23)作為一個塊處理，並將這些非揮發性記憶元件形成為相互隔開的島狀半導體層；因此，能夠同時執行對一個塊的抹除操作。
例如，NOR型的操作如下。在寫入資料時，將源極線SL設為0V，向所選的用於資料寫入的字線WL施加高壓，並將對應於資料“0”和資料“1”的各電位提供給位元線BL。例如，將分別對應於資料“0”和資料“1”的H位準電位和L位準電位提供給位元線BL。在向其提供了用於寫入資料“0”的H位準電位的每一非揮發性記憶元件中，在汲極附近產生電子，並將其注入到浮置閘極內。在資料“1”的情況下不會發生這樣的電子注入。
在向其提供資料“0”的記憶單元內，藉由源極和汲極之間的強橫向電場在汲極附近產生熱電子，並將該熱電子注入到電荷累積層內。藉由向電荷累積層內注入電子而提高了臨界值電壓的狀態為“0”。就資料“1”而言，不產生熱電子，並且不向電荷累積層內注入電子，由此保持低臨界值電壓的狀態，即抹除狀態。
在想要抹除資料時，向源極線SL施加大約10V的正電壓，並將位元線BL設置為浮置狀態。之後，向字線WL施加負極性高壓(向每一控制閘極施加負極性高壓)，由此從電荷累積層提取電子。藉由這種方式能夠獲得資料“1”的抹除狀態。
在想要讀取資料時，藉由將源極線SL設為0V，將位元線BL設為大約0.8V，並向所選的字線WL提供被設為資料“0”和資料“1”的臨界值之間的中間值的讀取電壓，由此採用連接至位元線BL的讀出放大器判斷是否引出了非揮發性記憶元件的電流。
圖18顯示NAND型記憶單元陣列的等效電路。其內串聯了多個非揮發性記憶元件的NAND單元NS1連接至每一位元線BL。塊BLK1包括多個NAND單元。圖18所示的塊BLK1中的字線的數量為32(字線WL0到WL31)。將設置於塊BLK1內的同一列上的非揮發性記憶元件共同連接至對應於這一列的字線上。
在這種情況下，由於非揮發性記憶元件M0到M31是串聯的，因而可以將它們作為一個組由半導體層形成。藉由這樣做，能夠省略連接非揮發性記憶元件的線路，從而實現整合。此外，能夠容易地執行相鄰NAND單元之間的分離。此外，可以單獨形成用於選擇電晶體S1和S2的半導體層以及用於NAND單元NS1的半導體層。在執行從非揮發性記憶元件M0到M31的電荷累積層提取電荷的抹除操作時，能夠同時執行對一個NAN單元的抹除操作。此外，可以由一個半導體層形成共同連接至一條字線的非揮發性記憶元件(例如M30的列)。
在將NAND單元NS1變成處於抹除狀態後，即將NAND單元NS1中的每一非揮發性記憶元件的臨界值變成處於負電壓狀態之後，執行寫入操作。從處於源極線SL一側的記憶元件M0開始依次執行寫入。在下文中將以向記憶元件M0中寫入資料為例對寫入操作進行粗略說明。
在寫入資料“0”的情況下，如圖19A所示，向選擇閘極線SG2提供(例如)Vcc(電源電壓)，以導通選擇電晶體S2，並向位元線BL0施加0V電壓(地電位)。向選擇閘極線SG1施加0V電壓，從而使選擇電晶體S1截止。接下來，向記憶單元M0的字線WL0施加高壓Vpgm(大約20V)，並向另一字線施加中間電壓Vpass(大約為10V)。由於位元線BL的電壓為0V，因此所選的記憶單元M0的通道形成區的電位為0V。由於字線WL0與該通道形成區之間的電位差大，因此藉由上述FN隧道電流向記憶單元M0的電荷累積層注入電子。藉由這種方式，獲得了記憶單元M0的臨界值電壓為正的狀態(寫入“0”的狀態)。
在寫入“1”的情況下，如圖19B所示，向位元線BL施加(例如)Vcc(電源電壓)。由於選擇閘極線SG2的電壓為Vcc，因此在Vcc－Vth(Vth是選擇電晶體S2的臨界值電壓)的情況下選擇電晶體S2截止。因此，使記憶單元M0的通道形成區進入浮置狀態。接下來，向字線WL0施加高壓Vpgm(20V)，同時向另一字線施加中間電壓Vpass(10V)，從而藉由每一字線與每一通道形成區之間的電容耦合使該通道形成區的電壓從(Vcc－Vth)增大到(例如)大約8V。由於使通道形成區的電壓提高到了這樣的高壓，因此與寫入“0”的情況不同，字線WL0與通道形成區之間的電位差小。因此，不會由FN隧道電流導致向記憶單元M0的浮置閘極內注入電子。藉由這種方式，保持記憶單元M0的臨界值電壓為負的狀態(寫入了“1”的狀態)。
在執行抹除操作的情況下，如圖20A所示，向包括在所選塊內的所有字線施加負極性高壓(Vers)。將位元線BL和源極線SL設為浮置狀態。作為其結果，在該塊的所有記憶單元內，浮置閘極中的電子被藉由隧道電流發射到半導體層內。因此，該記憶單元的每一臨界值電壓均沿負方向漂移。
在圖20B所示的讀取操作中，將選擇讀取的記憶單元M0的字線WL0設為電壓Vr(例如0V)，並向未選的記憶單元的字線WL1到WL31以及選擇閘極線SG1和SG2施加讀取中間電壓Vread，其中，Vread比施加到字線WL1到WL31上的電源電壓稍高一些。也就是說，如圖21所示，除了所選的記憶元件之外的記憶元件當成傳輸電晶體的作用。藉由這種方式，探測電流是否流過了選擇讀取的記憶單元M0。也就是說，在記憶單元M0中儲存的資料為“0”的情況下，由於記憶單元M0截止，因而位元線BL不放電；而在記憶單元M30中儲存的資料為“1”的情況下，由於記憶單元M0導通，因而位元線BL放電。
圖22是具有上述記憶元件的非揮發性半導體記憶體裝置的電路方塊圖的例子。在非揮發性半導體記憶體裝置中，在同一基板上形成記憶單元陣列252和週邊電路254。記憶單元陣列252具有圖16、17或18所示的結構。週邊電路254的結構如下。
在記憶單元陣列252周圍提供用於選擇字線的列解碼器262和用於選擇位元線的行解碼器264。藉由位址緩衝器256向控制電路258發送位址，並分別將內部列位址信號和內部行位址信號轉移到列解碼器262和行解碼器264。
在寫入或抹除資料時，採用藉由升高電源電位得到的電位。出於這一目的，提供由控制電路258根據操作模式控制的升壓電路260。將升壓電路260的輸出藉由列解碼器262和行解碼器264提供給字線WL和位元線BL。將行解碼器264輸出的資料輸入至感應放大器266。將從感應放大器266讀出的資料儲存在資料緩衝器268內，在控制電路258的控制下以隨機的方式對其存取，以及藉由資料輸入/輸出緩衝器270將其輸出。藉由資料輸入/輸出緩衝器270將寫入資料一次性儲存在資料緩衝器268內，並在控制電路258的控制下將其轉移到行解碼器264。
藉由這種方式，在該非揮發性半導體記憶體裝置的記憶單元陣列252內，必須採用與電源電位不同的電位。因此，較佳的至少將記憶單元陣列252與週邊電路254相互電隔離。在這種情況下，如下文中的實施例所示，當非揮發性記憶元件和週邊電路的電晶體每個均由形成於絕緣表面上的半導體層形成時，能夠容易地實現隔離。藉由這種方式，防止了故障，並且能夠獲得具有低能耗的非揮發性半導體記憶體裝置。
在下文中，將藉由實施例詳細說明本發明的非揮發性半導體記憶體裝置。在下文說明的本發明的每一結構當中，所有的附圖均採用相同的附圖標記表示相同的元件，因而將省略對其的重復說明。
[實施例1]
在這一實施例中，將參考附圖說明作為半導體裝置的具有非揮發性記憶元件的非揮發性半導體記憶體裝置的一個例子。這裏，在該非揮發性半導體記憶體裝置中，同時形成構成儲存部分的非揮發性記憶元件和諸如電晶體的構成邏輯部分的元件，邏輯部分與儲存部分設置於同一基板上，並執行對儲存部分等的控制。
首先，在圖16中顯示本實施例中說明的非揮發性半導體記憶體裝置中的儲存部分的示意圖。
在這一實施例說明的儲存部分中，提供多個記憶單元，每一記憶單元包括控制電晶體S和非揮發性記憶元件M。在圖16中，一個記憶單元包括控制電晶體S01和非揮發性記憶元件M01。類似地，每一記憶單元包括控制電晶體S02和非揮發性記憶元件M02、控制電晶體S03和非揮發性記憶元件M03、控制電晶體S11和非揮發性記憶元件M11、控制電晶體S12和非揮發性記憶元件M12或者控制電晶體S13和非揮發性記憶元件M13。
將控制電晶體S01的閘極電極連接至字線WL1，將其源極或汲極之一連接至位元線BL0，將其源極或汲極中的另一個連接至非揮發性記憶元件M01的源極或汲極。將非揮發性記憶元件M01的閘極電極連接至字線WL11，將其源極或汲極之一連接至控制電晶體S01的源極或汲極，將其源極或汲極中的另一個連接至源極線SL。
應當注意，由於設置於儲存部分內的控制電晶體的驅動電壓高於設置於邏輯部分內的電晶體的驅動電壓，因此較佳的將設置於儲存部分內的電晶體和設置於邏輯部分內的電晶體的閘極絕緣膜形成為具有不同的厚度。例如，在驅動電壓低並希望臨界值電壓變化小時，較佳的提供包括薄閘極絕緣膜的薄膜電晶體；而當驅動電壓高並要求閘極絕緣膜具有高耐受能力時，較佳的提供包括厚閘極絕緣膜的薄膜電晶體。
因此，在這一實施例中，將參考附圖說明這樣一種情況，其中，為邏輯部分內的電晶體形成薄絕緣層，在該邏輯部分內驅動電壓低，並希望臨界值電壓變化小，同時為儲存部分內的電晶體形成厚絕緣層，在儲存部分內驅動電壓高並且要求閘極絕緣膜具有高耐受能力。應當注意，圖28A到圖28D是頂視圖，圖25A到25C、圖26A到26C以及圖27A到27C是圖28A到28D中的A和B之間、C和D之間、E和F之間以及G和H之間的部分的橫截面圖。此外，A和B之間以及C和D之間的部分顯示設置於邏輯部分內的薄膜電晶體，E和F之間的部分顯示提供在儲存部分內的非揮發性記憶元件，G和H之間的部分顯示設置於儲存部分內的薄膜電晶體。此外，儘管在本實施例中所說明的情況為，設置於A和B之間的部分內的薄膜電晶體為p通道型，設置於C和D之間以及G和H之間的部分內的薄膜電晶體為n通道型，設置於E和F之間的部分內的非揮發性記憶元件為MONOS型，並且藉由電子執行非揮發性記憶元件的電荷累積，但是本發明的非揮發性半導體裝置不限於此。
首先，在基板100上形成島狀半導體層104、106和108，第一絕緣層102插置於其間，此後形成覆蓋該島狀半導體層104、106和108的第二絕緣層111。接下來，在第二絕緣層111之上形成掩模114(參考圖25A和28A)。
這裏，採用玻璃基板作為基板100。作為第一絕緣層102，藉由CVD法形成厚度為50nm的、所含有的氮超過氧的氮氧化矽層，之後形成厚度為100nm的、所含有的氧超過氮的氮氧化矽層。
接下來，藉由電漿CVD法在第一絕緣層102上形成厚度大於或等於10nm小於或等於150nm，較佳的大於或等於30nm小於或等於100nm，更佳的大於或等於50nm小於或等於80nm的半導體層。這裏，形成厚度為66nm的非晶矽層，並在500℃的溫度下對其加熱一小時，之後在550℃的溫度下對其加熱四個小時，以去除非晶矽層內含有的氫。之後，採用鐳射以35cm/sec的掃描速度照射該非晶矽，使之結晶，由此形成多晶矽層。這裏，採用具有LD激發的連續波(CW)雷射器(YVO4的二次諧波(波長為532nm))作為鐳射光源。接下來，在去除了藉由鐳射照射形成於多晶矽層表面上的氧化物膜之後，採用過氧化氫溶液重新在多晶矽層上形成氧化物膜，並在其上塗覆抗蝕劑。之後，藉由光微影處理對該抗蝕劑曝光和顯影，以形成掩模。此後，向該多晶矽層內摻雜1×1017 到3×1017 cm－3 的硼(B)，以控制將在後面形成的薄膜電晶體的臨界值電壓。接下來，採用掩模對該多晶矽層蝕刻，以形成由多晶矽形成的半導體層104、106和108。這時，採用流量比為4：15的SF6 和氧氣作為蝕刻氣體。
接下來，在去除了掩模之後，採用流量比為1：800的矽烷和一氧化二氮(N2 O)作為材料，藉由CVD法形成厚度為40nm的、所含有的氧超過氮的氮氧化矽層作為第二絕緣層111。之後，在第二絕緣層111上塗覆抗蝕劑，並藉由光微影處理對該抗蝕劑曝光和顯影，以形成掩模114。
接下來，採用掩模114，藉由採用蝕刻劑的濕法蝕刻蝕刻該第二絕緣層111，以形成第三絕緣層112，該蝕刻劑是氫氟酸、氟化銨和表面活性劑的混合體。
應當注意，形成於半導體層108之上的第三絕緣層112當成將在後面形成的薄膜電晶體中的閘極絕緣膜的作用。此外，在閘極絕緣膜的膜厚度薄的薄膜電晶體內，覆蓋半導體層104、106和108的端部的第三絕緣層112能夠降低在半導體層和閘極電極內產生的漏電流。
接下來，分別在半導體層104、106和108上形成厚度為1到10nm，較佳的為1到5nm的第四絕緣層116、118和120。
這裏，採用氬氣、氧氣和氫氣在110Pa的壓強下，以400℃的基板溫度在半導體層104、106和108上執行高密度電漿處理，以使半導體層104、106和108氧化，由此分別在半導體層104、106和108上形成作為第四絕緣層116、118和120的氧化物層。應當注意，這時的氣流比例為氬氣：氧氣：氫氣＝180：1：1。或者，可以藉由CVD法或濺射法形成作為第四絕緣層116、118和120的氧化矽層或氮化矽層；或者還可以採用高密度電漿處理在藉由CVD法或濺射法形成的上述層上執行氧化處理或氮化處理。或者，在採用高密度電漿處理在半導體層104、106和108上執行氧化處理之後，藉由再次執行高密度電漿處理執行氮化處理。在這種情況下，形成與半導體層104、106和108接觸的氧化矽層，並在氧化矽層的表面上或表面附近形成氮電漿處理層。在該氮電漿處理層的結構中，在從氧化矽層的表面起大約1nm的深度處含有比率為20到50atomic%的氮。在氮電漿處理層中，形成含有氧和氮的矽(氮氧化矽)。
在本實施例中，形成於設置在儲存部分內的半導體層108上的第四絕緣層120當成將在後面形成的非揮發性記憶元件中的隧道氧化物膜的作用。因此，第四絕緣層120的厚度越薄，隧道電流的流動越容易，所能獲得的記憶體的操作速度越高。此外，隨著第四絕緣層120的厚度變薄，能夠以更低的電壓在以後形成的電荷累積層內累積電荷，因而能夠降低非揮發性半導體記憶體裝置的功耗。因此，較佳的形成薄的第四絕緣層116、118和120(例如，小於或等於10nm)。
通常，熱氧化法使一種已知的用來在半導體層上形成薄絕緣層的方法。但是，在採用熔點不夠高的基板，例如，玻璃基板作為基板100的情況下，藉由熱氧化法形成第四絕緣層116、118和120是非常困難的。此外，藉由CVD法或濺射法形成的絕緣層的問題在於，由於在層內包含缺陷，以及在形成厚度薄的層時產生了諸如針洞的缺陷，因而膜品質不夠高。因此，藉由採用本實施例中說明的高密度電漿處理形成第四絕緣層116、118和120，能夠形成比藉由CVD法和濺射法形成的絕緣層更為緻密的絕緣層。此外，在藉由CVD法或濺射法形成絕緣層的情況下，有時未能充分覆蓋半導體層的端部，從而在半導體層和將要在後面形成於第四絕緣層120上的導電層之間產生洩漏。但是，這裏，半導體層的端部被第三絕緣層112覆蓋，並且能夠藉由進一步執行高密度電漿處理而形成緻密的第四絕緣層；因此，半導體層104、106和108的端部能夠被第三絕緣層112和第四絕緣層116、118和120充分覆蓋。結果，能夠實現高速操作，並且能夠提高記憶體的電荷保持特性。
接下來，形成覆蓋第一絕緣層112以及第四絕緣層116、118和120的電荷累積層122(參考圖25C)。電荷累積層122可以由具有能夠俘獲膜內的電荷的缺陷的絕緣層或者含有導電顆粒或諸如矽的半導體顆粒的絕緣層形成。這裏，藉由採用矽烷、氨氣、一氧化二氮和氫氣的電漿CVD法形成所含有的氮超過氧的氮氧化矽層。這時的流量比為矽烷：氨氣：一氧化二氮：氫氣＝1：10：2：40。該電荷累積層可以由諸如氮化鍺的鍺化合物、添加了氧的氮化鍺、添加了氮的氧化鍺、添加了氧和氫的氮化鍺或添加了氮和氫的氧化鍺形成，以替代氮氧化矽層。在將諸如氮化鍺的鍺化合物、添加了氧的氮化鍺、添加了氮的氧化鍺、添加了氧和氫的氮化鍺或添加了氮和氫的氧化鍺用於電荷累積層時，藉由在含有鍺元素的氣氛(例如，含有GeH4 和N2 、GeH4 和NH3 或GeH4 和N2 O等的氣氛)內執行電漿CVD法形成該電荷累積層。或者，蒸發藉由在氨氣氣氛內加熱氧化鍺而獲得的燒結體，由此形成採用氮化鍺的電荷累積層。此外，藉由在含有GeH4 和H2 的氣氛中，在含有GeH4 、SiH4 和H2 的氣氛當中，或在類似氣氛中執行電漿CVD法形成鍺顆粒或矽－鍺顆粒。
這裏，形成氮氧化矽層作為電荷累積層122，以形成MONOS(金屬－氧化物－氮化物－氧化物半導體)非揮發性記憶元件。但是，可以按照下述說明形成電荷累積層122：藉由電漿CVD法形成厚度為50nm的非晶矽層，之後採用鐳射照射非晶矽層，以形成多晶矽層。或者，可以藉由濺射法形成厚度為30nm的鎢層作為電荷累積層122。或者，可以藉由電漿CVD法形成鍺層或矽鍺層作為電荷累積層122。
接下來，有選擇地去除形成於半導體層104和106上的第二絕緣層116、118和電荷累積層122，以及形成於半導體層108上的電荷累積層122，以保留形成於半導體層108上的第二絕緣層120和電荷累積層122。這裏，藉由抗蝕劑124有選擇地覆蓋形成於儲存部分內的半導體層108，並藉由蝕刻有選擇地去除未被抗蝕劑124覆蓋的第二絕緣層116和118以及電荷積聚122(參考圖26A)。應當注意，在圖26A示出的例子中，藉由蝕刻有選擇地去除電荷累積層122，從而保留電荷累積層122的部分，以形成電荷累積層126。
接下來，形成第五絕緣層128，以覆蓋半導體層104和106、形成於半導體層108上的電荷累積層126和半導體層108(圖26B所示)。
藉由CVD法或濺射法等，採用諸如氧化矽、氮化矽或氮氧化矽的絕緣材料形成作為單個層或疊層的第五絕緣層128。這裏，採用流速為1：800的矽烷和一氧化二氮(N2 O)作為材料，藉由電漿CVD法形成厚度為1到20nm的、所含有的氧超過氮的氮氧化矽層，從而將其作為第五絕緣層128。
形成於半導體層108上的第五絕緣層128當成將在後面形成的非揮發性記憶元件中的控制絕緣層的作用，而形成於半導體層104和106上的第五絕緣層128則當成將在以後完成的電晶體內的閘極絕緣膜的作用。
接下來，形成厚度大於或等於100nm小於或等於1000nm，較佳的大於或等於200nm小於或等於800nm，更佳的大於或等於300nm小於或等於500nm的導電層134、136、138和140，以覆蓋形成於半導體層104、106和108上的第五絕緣層128(參見圖26C和28B)。這裏，疊置厚度為30nm的氮化鉭層和厚度為270nm的鎢層作為該導電層，之後，利用掩模有選擇地蝕刻該疊置的導電層，由此形成每個由30nm厚的氮化鉭層和270nm厚的鎢層構成的導電層134、136、138和140。形成於設置在儲存部分內的半導體層108上的導電層138當成將在以後完成的非揮發性記憶元件的控制閘極的作用，導電層134、136和140當成將在以後完成的電晶體中的閘極電極的作用。
接下來，藉由光微影處理有選擇地形成覆蓋半導體層104的掩模142，並採用掩模142以及導電層136、138和140作為掩模向半導體層106內引入雜質元素，由此形成雜質區(參考圖27A)。這裏，採用磷(P)作為雜質元素。這裏，以1021 atoms/cm3 的峰值濃度向半導體層內添加磷(P)。
圖29A和29B顯示非揮發性記憶元件的放大圖。圖29A是儲存部分內的非揮發性記憶元件的頂視圖，圖29B是沿圖29A內的A－B線獲得的截面圖。如圖29B所示，較佳的不向被絕緣層112覆蓋的半導體層區域添加雜質。在區域126a中，絕緣層120是形成於電荷累積層126與半導體層之間、當成隧道氧化物膜作用的絕緣層。另一方面，在區域126b中，絕緣層112是形成於電荷累積層126與半導體層之間、當成隧道氧化物膜作用的絕緣層。因此，當當成隧道氧化物膜作用的絕緣層的膜厚度在區域126b記憶體在不同時，向電荷累積層內的電子注入和發射將發生變化，非揮發性記憶元件的特性將發生劣化。因此，較佳的不向處於儲存部分內的、被覆蓋半導體層的端部的絕緣層所覆蓋的半導體層區域中摻雜雜質。
在圖27A中，藉由引入雜質元素在半導體層106內形成每個形成了源極區或汲極區的雜質區146以及通道形成區144。此外，在半導體層108中形成每個形成了源極區或汲極區的雜質區150以及通道形成區148。此外，在半導體層108中形成每個形成了源極區或汲極區的雜質區154以及通道形成區152。
接下來，有選擇地形成覆蓋半導體層106和108的抗蝕劑156，並採用抗蝕劑156和導電層134作為掩模向半導體層104內引入雜質元素，由此形成雜質區(參考圖27B和27C)。作為雜質元素，採用賦予n型導電性的雜質元素或賦予p型導電性的雜質元素。這裏引入的雜質元素(例如硼(B))的導電類型不同於向圖27A所示的半導體層106和108內引入的雜質元素的導電類型。這裏，以1021 atoms/cm3 的峰值濃度向半導體層內添加硼(B)。結果形成了每個形成源極區或汲極區的雜質區160以及通道形成區158。
接下來，形成覆蓋第三絕緣層128以及導電層134、136、138和140的絕緣層162，並藉由加熱啟動半導體層內的雜質。之後，在絕緣層162上形成每個電連接到形成於半導體層104、106或108內的雜質區146、150、154或160的導電層164(參考圖27C和28D)。
可以採用下述結構提供絕緣層162：諸如氧化矽、氮化矽或氮氧化矽的包括氧或氮的絕緣層；諸如DLC(金鋼石狀碳)的含有碳的層；或由諸如環氧樹脂、聚醯亞胺、聚醯胺、聚乙烯苯酚、苯並環丁烯或丙烯酸的有機材料或諸如矽醚樹脂的矽氧烷材料形成的單層或疊層結構。應當注意，矽氧烷材料對應於包括Si－O－Si鍵的材料。矽氧烷具有含有矽(Si)和氧(O)的鍵的框架結構。作為取代基，可以採用至少含有氫的有機基(例如，烷基或芳香烴基)。作為取代基，還可以採用氟代基。或者，可以採用至少含有氫的有機基和氟代基作為取代基。
這裏，作為絕緣層162，採用矽烷和一氧化二氮，藉由電漿CVD法形成厚度為50nm的、所含有的氧超過氮的氮氧化矽層；採用矽烷、氨氣、氫氣和一氧化二氮，藉由電漿CVD法形成厚度為100nm的、所含有的氮超過氧的氮氧化矽層；以及採用矽烷和一氧化二氮，藉由電漿CVD法形成厚度為600nm的、所含有的氧超過氮的氮氧化矽層。
這裏，對於半導體層內雜質的活化而言，在550℃的溫度下，在氮氣氛中執行加熱。
採用從鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、鉬(Mo)、鎳(Ni)、鉑(Pt)、銅(Cu)、金(Au)、銀(Ag)、錳(Mn)、釹(Nd)、碳(C)和矽(Si)中選出的元素或者以上述元素作為其主要成分的合金材料或化合物材料，藉由CVD法或濺射法等形成作為單層或疊層的導電層164。以鋁作為其主要成分的合金材料對應於，例如，含有作為主要成分的鋁和鎳的材料；或者含有作為主要成分的鋁、鎳以及碳和矽中的一者或兩者的合金材料。導電層164可以採用，例如，由阻擋層、鋁矽合金(Al－Si)層和阻擋層構成的疊層結構；或者由阻擋層、鋁矽合金(Al－Si)層、氮化鈦(TiN)層和阻擋層構成的疊層結構。應當注意，阻擋層對應於由鈦、鈦的氮化物、鉬或鉬的氮化物形成的薄膜。鋁和鋁矽合金由於電阻值低，並且價格低廉，因而是形成導電層164的較佳的材料。此外，在提供上層和下層阻擋層時，能夠防止在鋁和鋁矽合金中產生小丘。此外，在由作為高度可還原元素的鈦形成阻擋層的情況下，即使在結晶半導體層上形成了薄自然氧化物膜，也能夠減少該自然氧化物膜，並實現與結晶半導體層的有利接觸。
這裏，藉由採用CHF3 和He的乾蝕刻有選擇地蝕刻該絕緣層，以形成開口，從而暴露半導體層中的雜質區146、150、154和160的部分。接下來，藉由濺射法疊置具有60nm的厚度的鈦層、具有40nm的厚度的氮化鈦層、具有300nm的厚度的鋁層和具有100nm的厚度的層。之後，採用掩模藉由光微影處理執行蝕刻，由此形成導電層164。
儘管在本實施例說明的例子中同時形成了當成形成於儲存部分內的非揮發性記憶元件的控制絕緣膜和形成於邏輯部分內的薄膜電晶體的閘極絕緣膜的絕緣層(如圖26B所示)，但是本發明不限於此。例如，可以按照圖30A到30C所示形成絕緣層。對其具體的說明如下。
首先，在與上文類似形成了圖25C所示的狀態之後，在電荷累積層122上形成第三絕緣層128(參考圖30A)。接下來，有選擇地形成覆蓋半導體層108的抗蝕劑124，之後有選擇地去除形成於半導體層104、106和108上的電荷累積層122和第三絕緣層128，由此形成電荷累積層126和絕緣層127(圖30B)。之後，分別在半導體層104和106的暴露表面上形成每個當成閘極絕緣膜的絕緣層168和170(參考圖30C)。可以採用所說明的在形成第二絕緣層116、118和120的過程中採用的高密度電漿處理提供絕緣層168和170，或者可以藉由CVD法或濺射法形成絕緣層168和170。
如圖30A到30C所示，可以採用不同的厚度和材料形成形成於邏輯部分內的薄膜電晶體的閘極絕緣膜和形成於儲存部分內的非揮發性記憶元件的控制絕緣膜。
此外，在本實施例說明的過程中，可以將絕緣層172(也稱為側壁)提供為與每個當成閘極電極作用的導電層134、136、138和140的側表面接觸(參考圖31A和31B)。藉由採用絕緣層172向半導體層104、106和108內引入雜質元素，能夠在半導體層104、106和108內形成每個當成LDD區的低濃度雜質區180、174、176和178。
應當注意，可以形成與半導體層104直接接觸的絕緣層172(參考圖31A)，或者可以採用在絕緣層172下面形成了其他絕緣層或電荷累積層的結構(參考圖31B)。
此外，儘管在本實施例說明的結構中，在設置於儲存部分內的半導體層108與導電層138相互交叉的部分內形成了電荷累積層126，但是本發明不限於此。例如，可以採用這樣的結構，其中，在半導體層108的整個表面上提供電荷累積層126。在將非揮發性記憶元件的通道長度和通道寬度分別設為L和W時，可以將電荷累積層126設置為既大於通道長度L又大於通道寬度W，或者可以將其設置為大於通道長度L或通道寬度W之一，或者可以將其設置為既小於通道長度L又小於通道寬度W(始終將電荷累積層126設置於半導體層108上的狀態)。
可以將本實施例與在本說明書中說明的實施例模式或其他實施例結合實現。
[實施例2]
在這一實施例中，將參考附圖說明這樣一種情況，其中，在上述實施例說明的結構中的一個島狀半導體層上提供多個非揮發性記憶元件。應當注意，採用相同的附圖標記表示與上述實施例中相同的元件，並將省略對其的說明。圖32為頂視圖，圖33A和33B分別顯示沿圖32的E－F線和G－H線得到的截面圖。
在這一實施例說明的非揮發性半導體記憶體裝置中，提供分別電連接到位元線BL0和BL1的島狀半導體層200a和200b，並在每一島狀半導體層200a和200b中提供多個非揮發性記憶元件(參考圖32、33A和33B)。具體而言，在半導體層200a中，在選擇電晶體S01和S02之間提供包括多個非揮發性記憶元件M0、M30和M31的NAND單元202a。此外，在半導體層200b的選擇電晶體之間提供包括多個非揮發性記憶元件的NAND單元202b。此外，提供相互隔開的半導體層200a和半導體層200b，從而使彼此相鄰的NAND單元202a和NAND單元202b彼此絕緣。
此外，當在一個島狀半導體層內提供多個非揮發性記憶元件時，更高的非揮發性記憶元件整合度將成為可能，並且能夠形成高容量非揮發性半導體記憶體裝置。
可以將本實施例與在本說明書中說明的實施例模式或其他實施例結合實現。
[實施例3]
在這一實施例中，將在下文中參考附圖說明能夠實現非接觸資料輸入和資料輸出的半導體裝置的應用實例。將能夠實現非接觸資料輸入和資料輸出的半導體裝置稱為RFID標籤、ID標籤、IC標籤、IC晶片、RF標籤、無線標籤、電子標籤或無線晶片。
如圖34所示，半導體裝置800具有在不發生接觸的條件下交換資料的功能，起包括高頻電路810、電源電路820、重置電路830、時鐘產生電路840、資料解調電路850、資料調制電路86o、用於控制其他電路的控制電路870、記憶電路880和天線890。高頻電路810是從天線890接收信號的電路。高頻電路810將接收自資料調制電路860的信號輸出至天線890。電源電路820是由所接收的信號生成電源電位的電路。重置電路830是生成重置信號的電路。時鐘產生電路840是基於從天線890輸入的接收信號生成各種時鐘信號的電路。資料解調電路850是對接受信號解調並將其輸出至控制電路870的電路。資料調制電路860是調制接收自控制電路870的信號的電路。例如，作為控制電路870，可以提供代碼提取電路910、代碼判決電路920、CRC判決電路930和輸出單元電路940。應當注意，代碼提取電路910是單獨提取包含在傳輸至控制電路870的指令中的多個代碼的電路，代碼判決電路920是將所提取的代碼與對應於基準的代碼相比較以確定指令內容的電路，CRC判決電路930是基於所確定的代碼檢測是否存在傳輸誤差的電路。
接下來，將說明上述半導體裝置的操作實例。首先，藉由天線890接收無線電信號。藉由高頻電路810向電源電路820傳輸無線電信號，並生成高電源電位(以下稱為VDD)。將VDD提供給包含在半導體裝置800中的每一電路。此外，對藉由高頻電路810傳輸至資料解調電路850的信號解調(以下稱為解調信號)。此外，將經由高頻電路810藉由重置電路830傳輸的信號和藉由時鐘產生電路840傳輸的調制信號傳輸至控制電路870。藉由代碼提取電路910、代碼判決電路920、CRC判決電路930等分析傳輸至控制電路870的信號。之後，根據經分析的信號，輸出儲存在記憶電路880內的半導體裝置的資訊。藉由輸出單元電路940對半導體裝置的輸出資訊編碼。此外，使經過編碼的半導體裝置800的資訊藉由資料調制電路860經由天線890作為無線電信號發射。應當注意，低電源電位(下文中稱為VSS)在包含於半導體裝置800內的多個電路中是共用的，並且可以將VSS設為GND。此外，可以採用上述半導體元件，典型地採用薄膜電晶體形成高頻電路810、電源電路820、重置電路830、時鐘發生電路840、資料解調電路850、資料調制電路860、用於控制其他電路的控制電路870、記憶電路880等。此外，可以將上述非揮發性半導體記憶體裝置應用於記憶電路880。由於在本發明的半導體裝置中能夠降低驅動電壓，因而能夠在更長的距離內實現非接觸資料通信。
因此，可以藉由從讀取器/寫入器向半導體裝置800發送信號以及採用讀取器/寫入器接收由半導體裝置800發射的信號而讀取半導體裝置的資料。
此外，半導體裝置800可以在不安裝電源(電池)的情況下藉由電磁波向每一電路提供電源電壓，或者半導體裝置800可以安裝電源(電池)，從而藉由電磁波或電源(電池)向每一電路提供電源電壓。
接下來，將參考附圖說明上述半導體裝置的結構的例子。圖35A顯示本實施例的半導體裝置的頂視圖，圖35B顯示沿圖35A的X－Y線得到的截面圖。
如圖35A所示，該半導體裝置在基板400上設有記憶電路404、積體電路部分421和天線431。應當注意，圖35A和35B所示的記憶電路404對應於圖34所示的記憶電路880；積體電路部分421對應於圖34所示的高頻電路810、電源電路820、重置電路830、時鐘產生電路840、資料解調電路850、資料調制電路860和控制電路870；天線431對應於圖34所示的天線890。此外，可以採用在上述實施例中說明的薄膜電晶體形成記憶電路404和積體電路部分421的部分。此外，可以採用上述非揮發性記憶體裝置形成記憶電路404的部分。
如圖35B所示，在半導體裝置中，在基板400和基板401之間插置元件形成層403。採用黏劑402和405使元件形成層403分別附著於基板400和401。此外，在元件形成層403內形成絕緣層453、非揮發性記憶元件440以及電晶體441和442。在非揮發性記憶元件440以及電晶體441和442之上形成絕緣層454，在絕緣層454內形成線路。在絕緣層454和線路上形成天線431，在天線431和絕緣層455上形成絕緣層432。將天線431連接至線路456，線路456在形成於絕緣層455中的開口內形成於絕緣層454上。將線路456連接至作為積體電路的部分的高頻電路。儘管這裏說明了記憶電路404包括非揮發性記憶元件440和電晶體441，積體電路部分421包括電晶體442的情況，但是還包括電阻元件、電容器、整流器等。
在這一實施例中，採用聚醯亞胺層形成絕緣層455；將鈦膜、鋁膜和鈦膜的疊層用於該導電層；並且將藉由印刷法形成的銀合金層用於天線431。形成降低天線431的不平坦性的絕緣層432，較佳的藉由塗覆法塗覆成相應分並使其乾燥，之後對其焙燒來形成絕緣層432。這裏，採用環氧樹脂層形成絕緣層432。將PEN膜用於基板400和401，並將熱塑膠樹脂用於黏劑402和405。
應當注意，可以將天線設置為與記憶電路重疊，或者可以將其設置在儲存電路的週邊，不與儲存電路重疊。在天線與儲存電路重疊的情況下，它們可以完全或部分相互重疊。在天線部分和儲存電路相互重疊的時，能夠減少天線傳輸資料時由信號雜訊等導致的半導體裝置的故障或由電磁感應產生的電動勢的波動等；由此提高了可靠性。此外，能夠降低半導體裝置的尺寸。
此外，作為上文所述的能夠實現非接觸資料輸入和資料輸出的半導體裝置中的信號傳輸方法，可以採用電磁耦合型、電磁感應型或微波型。可以由研製人根據具體應用適當選擇傳輸方法，並根據傳輸方法提供最佳的天線。
例如，在採用電磁耦合型或電磁感應型(例如，13.56MHz)作為半導體裝置中的信號傳輸方法的情況下，由於利用了隨著磁場密度的變化而產生的電磁感應，因而將當成天線作用的導電層形成為環形(例如，環形天線)或螺旋形(例如，螺旋天線)。
在採用微波型(例如，UHF波段(860到960MHz)或2.45GHz等)作為半導體裝置中的信號傳輸方法的情況下，可以根據用來傳輸信號的電磁波的波長適當確定當成天線作用的導電層的形狀，例如長度。例如，可以將當成天線作用的導電層形成為線形(例如，偶極子天線)、平面形(例如，接線天線)或帶形等。此外，當成天線作用的導電層的形狀不限於線形；可以根據電磁波的波長將其提供為波浪形、蛇形或將它們結合起來的形狀。
藉由CVD法、濺射法、諸如絲網印刷法或照相凹版印刷法的印刷法、微滴釋放法、噴灑法或電鍍法等，採用導電材料形成當成天線作用的導電層。採用從鋁(Al)、鈦(Ti)、銀(Ag)、銅(Cu)、金(Au)、鉑(Pt)、鎳(Ni)、鈀(Pd)、鉭(Ta)和鉬(Mo)中選出的元素或者以上述元素作為其主要成分的合金材料或化合物材料形成具有單層結構或疊層結構的導電材料。
例如，在採用絲網印刷法形成當成天線作用的導電層的情況下，可以藉由有選擇地印刷導電膏，之後使該導電膏乾燥，並對其烘焙來提供該導電層，在該導電膏中，溶解或散佈著顆粒尺寸為幾nm到幾十μm的導電顆粒。作為導電顆粒，可以採用銀(Ag)、金(Au)、銅(Cu)、鎳(Ni)、鉑(Pt)、鈀(Pd)、鉭(Ta)、鉬(Mo)和鈦(Ti)等當中的一種或多種的金屬顆粒、鹵化銀的細小顆粒或者散佈的奈米顆粒。此外，作為包含在導電膏中的有機樹脂，可以採用從當成金屬顆粒的黏合劑、溶劑、分散劑和塗覆成分的有機樹脂中選出的一種或多種有機樹脂。典型地，可以提供諸如環氧樹脂或矽樹脂的有機樹脂。除了上述材料之外，還可以將陶瓷或鐵氧體等應用於天線。
此外，在應用電磁耦合型或電磁感應型，並將具有天線的半導體裝置設置為與金屬接觸時，較佳的在半導體裝置和金屬之間設置具有導磁性的磁性材料。在將具有天線的半導體裝置設置為與金屬接觸時，隨著磁場的變化，在金屬中存在渦流，由於由渦流產生的去磁磁場減弱了該磁場，因而將縮短通信距離。因此，藉由在半導體裝置與金屬之間提供具有導磁性的材料，能夠抑制金屬的渦流，並且能夠抑制通信距離的縮短。應當注意，可以採用具有高磁導率和低高頻損耗的鐵氧體或金屬薄膜作為該磁性材料。
儘管在本實施例說明的半導體裝置中，在元件形成層內直接形成了諸如電晶體的半導體元件和當成天線作用的導電層，但是本發明不限於此。例如，可以在不同的基板上提供半導體元件和當成天線作用的導電層，之後時該基板相互附著，從而使該半導體元件與該導電層相互電連接。
採用本發明，能夠製作出抑制了半導體層與閘極電極之間的漏電流的高度可靠的半導體裝置。
接下來，將說明能夠實現非接觸資料輸入和資料輸出的半導體裝置的使用實例。包括顯示部分3210的攜帶型終端的側表面設有通信器(例如讀取器/寫入器)3200，物品3220的側表面設有半導體裝置3230(參考圖36A)。當通信器(例如讀取器/寫入器)3200置於包括在物品3220內的半導體裝置3230之上時，將在顯示部分3210上顯示物品的相關資訊，例如，原料、原產地、每一生產過程的檢查結果、分銷歷史或物品說明等。此外，在藉由傳送帶傳輸產品3260時，採用通信器(例如讀取器/寫入器)3240和設置在產品3260上的半導體裝置3250能夠對產品3260進行檢查(參考圖36B)。因此，在將該半導體裝置用於系統時，能夠容易地獲得資訊，並且能夠實現系統的功能性和附加值的提高。
此外，可以將本發明的非揮發性半導體記憶體元件應用於各個領域中帶有記憶體的電子裝置內。例如，作為應用了本發明的非揮發性半導體記憶體元件的電子裝置的例子，給出了視頻相機、數位相機、護目鏡型顯示器(頭戴顯示器)、導航系統、環音裝置(例如汽車音頻或音頻部件)、電腦、遊戲機、移動資訊終端(例如移動電腦、行動電話、移動遊戲機或電子書)、設有記錄媒體的影像重現裝置(具體而言是指複現諸如DVD(數位通用盤)的記錄媒體的裝置，其設有用於顯示再現影像的顯示器)。圖37A到37E顯示該電子裝置的具體例子。
圖37A和37B每個顯示數位相機。圖37B顯示圖37A所示的數位相機的背面。這一數位相機包括機殼2111、顯示部分2112、透鏡2113、操作鍵2114、快門2115等。此外，該數位照相機包括可拆卸的非揮發性記憶體2116，記憶體2116儲存由數位照相機獲取的資料。可以將藉由採用本發明形成的非揮發性半導體記憶體元件應用於記憶體2116。
圖37C顯示行動震話，其是攜帶型終端的代表實例。這一行動電話包括機殼2121、顯示部分2122、操作鍵2123等。此外，該行動電話還包括可拆卸非揮發性記憶體2125，可以在記憶體2125內儲存行動電話電話號碼、影像、音樂資料等，並對其複現。可以將藉由採用本發明形成的非揮發性半導體記憶體元件應用於記憶體2125。
圖37D顯示數位播放器，其是音頻設備的代表實例。圖37D所示的數位播放器包括主體2130、顯示部分2131、記憶部分2132、操作部分2133、耳機2134等。可以採用頭戴耳機或無線耳機替代耳機2134。對於記憶部分2132而言，可以採用利用本發明形成的非揮發性半導體記憶體裝置。例如，藉由採用儲存容量為20到200千百萬位元組(GB)的NAND非揮發性記憶體，並對操作部分2133進行操作，能夠記錄和複現影像和聲音(音樂)。應當注意，能夠藉由在顯示部分2131上的黑色背景上顯示白色字元而減少功耗。這對移動音頻設備尤為有效。設置於儲存部分2132內的非揮發性半導體記憶體裝置可以是可拆卸的。
圖37E顯示電子書(也稱為電子紙張)。這一電子書包括主體2141、顯示部分2142、操作鍵2143和記憶部分2144。可以在主體2141內包含調制解調器，或者可以採用無線發送和接收資訊的結構。對於記憶部分2144而言，可以採用利用本發明形成的非揮發性半導體記憶體裝置。例如，藉由採用儲存容量為20到200千百萬位元組(GB)的NAND非揮發性記憶體，並對操作鍵2143進行操作，能夠記錄並複現影像和聲音(音樂)。設置於記憶部分2144內的非揮發性半導體記憶體裝置可以是可拆卸的。
如上所述，本發明的非揮發性半導體記憶體裝置的應用範圍是非常寬的，可以將其應用於各個領域的電子裝置內，只要該電子裝置包括記憶體即可。
[實施例4]
在這一實施例中，將說明藉由計算得到的實施例模式1中所述的能夠抑制漏電流的半導體元件中的第二絕緣層36的最佳厚度的類比結果。在這一實施例中，採用薄膜電晶體作為半導體元件。
首先，將提供薄膜電晶體中第二絕緣層36的最佳厚度的類比結果。就計算而言，在離散化網目(mesh)上(由Mesh形成的“Devise－3D”)，採用疊代法解裝置方程((1)載流子連續方程，(2)泊松方程)。就計算而言，採用NihonSynopsys Co.Ltd出品的“Dessis－3D”。
圖38A到38C顯示計算採用的p通道薄膜電晶體的結構。圖38A是該薄膜電晶體的頂視圖。該薄膜電晶體的通道寬度和通道長度分別是3.5 μm和1.5 μm。半導體層、當成閘極絕緣膜作用的絕緣層33(下文稱為第一絕緣層33)和覆蓋半導體層的端部的絕緣層36(下文稱為第二絕緣層36)相互重疊的區域的寬度(下文稱為FOx區域37)為1 μm；當成閘極電極作用的導電層34與開口之間的距離為1 μm；該開口與FOx區域37之間的距離為1 μm。此外，在該開口中，即每個當成源極區或汲極區的雜質區32b和32c摻有硼。硼的致動率為10%，薄層電阻為500Ω，硼的濃度為4.87×1019 /cm3 。
圖38B是沿圖38A的A1－B1線的得到的截面圖，圖38C是沿圖38A的A2－B2線得到的截面圖。該半導體層的厚度為66nm，該第一絕緣層33的厚度為20nm，該當成閘極電極作用的導電層34的厚度為400nm。在這一條件下，藉由計算類比了在將第二絕緣層36的厚度設為0nm、20nm、40nm、60nm、70nm、80nm和100nm時薄膜電晶體的電流－電壓特性。圖39顯示其結果。在圖39中，x記號表示第二絕緣層36的膜厚度為0nm時的電流－電壓特性，黑色三角形記號表示第二絕緣層36的膜厚度為20nm時的電流－電壓特性，黑色菱形記號表示第二絕緣層36的膜厚度為40nm時的電流－電壓特性，黑色圓形記號表示第二絕緣層36的膜厚度為60nm時的電流－電壓特性，黑色方塊記號表示第二絕緣層36的膜厚度為70nm時的電流－電壓特性，白色圓形記號表示第二絕緣層36的膜厚度為80nm時的電流－電壓特性，白色方塊記號表示第二絕緣層36的膜厚度為100nm時的電流－電壓特性。
根據圖39，我們發現，當第二絕緣層36的膜厚度增大時產生了扭結。
這裏，將在下文中解釋電流－電壓特性中產生扭結的原因。半導體層、第一絕緣層33和第二絕緣層36相互重疊的區域(FOx區域37)變成了由半導體層32、第一絕緣層33、第二絕緣層36和當成閘極電極作用的導電層34構成的寄生MOS電晶體。在該寄生MOS電晶體中，當成閘極絕緣膜作用的第一絕緣層的膜厚度(這裏是第一絕緣層33和第二絕緣層36的厚度之和)變厚。此外，寄生MOS電晶體的通道長度短。因此，在短通道效應的作用下，在具有低臨界值(Vth)的寄生MOS電晶體內產生了電流。在將該電流－電壓特性與習知薄膜電晶體(當成閘極絕緣膜作用的絕緣層僅為第一絕緣層33的薄膜電晶體)的電流－電壓特性結合時，形成了扭結。
接下來，藉由計算類比開始在薄膜電晶體的電流－電壓特性中產生扭結的第二絕緣層36的膜厚度。這裏，在圖40中顯示表現範圍49內的電流－電壓特性的曲線的傾角(△log(Id)/)△logVg)，在範圍49中，電壓從－1.6到－0.8V。可以說，圖39所示的曲線具有扭結，在該曲線中，改變了藉由對該傾角的一階微分獲得的值(即，藉由對顯示電流－電壓特性的曲線的二階微分獲得的值)的符號(這裏，將正值變成了負值)。
這裏，如圖40所示，當第二絕緣層36的厚度為80nm時，以及當第二絕緣層36的厚度為100nm時，將藉由對顯示電流－電壓特性的曲線的二階微分獲得的值從正值改成了負值。因而，我們發現，當第二絕緣層36的厚度小於或等於70nm時，在電流－電壓特性內沒有產生扭結。
此外，當在半導體層32上形成第一絕緣層33之前，存在去除形成於半導體層32的表面上的氧化物層的步驟。形成於半導體層32的表面上的氧化物層是半導體層32與空氣中的氧氣接觸並受到氧化而形成的自然氧化膜。在去除了該氧化物層之後，如圖41A所示，還要去除作為半導體層32的底膜形成的絕緣層31的部分，以形成凹陷37。之後，在形成第一絕緣層33時，未充分覆蓋半導體層32的不平坦和凹陷37，並且部分截斷了第一絕緣層33，這是一個問題。在藉由這樣的方式在第一絕緣層33上形成了閘極電極之後，將在半導體層32和閘極電極層之間產生漏電流。
鑒於此，第二絕緣層36的厚度必須足夠厚，以覆蓋絕緣層31的凹陷。由於該凹陷大約為5nm深，因而第二絕緣層36的厚度較佳的大於或等於5nm。
出於上述原因，第二絕緣層36的膜厚度大於或等於5nm小於或等於70nm，能夠藉此抑制薄膜電晶體的漏電流，並保持該電流－電壓特性。應當注意，此時的第一絕緣層33的膜厚度為20nm。
此外，在半導體層32上形成具有不同厚度的絕緣層；將具有薄的膜厚度的區域(即形成第一絕緣層33的區域)的厚度設為t1，將具有厚的膜厚度的區域(即形成了第一絕緣層33和第二絕緣層36的區域)的厚度設為t2。這是，根據在電流－電壓特性中不產生扭結的第一絕緣層33和第二絕緣層36的厚度的計算結果，具有厚膜厚度的區域的厚度t2較佳的大於或等於t1的1.2倍小於或等於t1的4.5倍。
此外，根據上述計算的結果，半導體層32上具有薄的膜厚度的絕緣層(即第一絕緣層33)的厚度較佳的大於或等於3nm小於或等於30nm，半導體層32上具有厚膜厚度的絕緣層(即第一絕緣層33和第二絕緣層36的疊層)的厚度較佳的大於或等於3.6nm小於或等於135nm，更佳的大於或等於5nm小於或等於135nm。當第一絕緣層33的厚度小於3nm時，產生厚度變化，並且在半導體層32和閘極電極之間產生漏電流。另一方面，當第一絕緣層33的厚度大於30nm時，難以製造能夠高速工作的薄膜電晶體。這時的薄膜電晶體的通道長度為0.1到3 μm，較佳的為0.1到1.5 μm。此外，薄膜電晶體的S值為50到120mV/dec，較佳的為60到100mV/dec。憑藉這樣的結構，能夠製造抑制了漏電流並且能夠實現高速操作的薄膜電晶體。
[實施例5]
接下來，將在下文中說明每個具有厚度為50nm或150nm的第二絕緣層36的n通道薄膜電晶體和p通道薄膜電晶體的電流－電壓特性的測量結果。
首先，將參考圖4A到4F解釋薄膜電晶體的製造過程。在基板30上形成當成底膜作用的絕緣層31，在絕緣層31上形成半導體層32。作為基板，採用厚度為0.7mm的AN 100(由ASAHI GLASS CO.,LTD製造)。作為絕緣層31，藉由電漿CVD法形成厚度為50nm的氧氮化矽層，之後形成厚度為100nm的氮氧化矽層。作為半導體層32，藉由下述方式形成晶體矽層：藉由電漿CVD法形成厚度為66nm的非晶矽層，在溫度為500℃的加熱爐內對該非晶矽層加熱一小時，以去除其中的氫氣，之後採用鐳射照射該非晶矽層。就執行鐳射照射的條件而言，採用脈衝Nd：YVO4 雷射器的二次諧波作為鐳射振蕩器。接下來，採用藉由光微影處理形成的抗蝕劑掩模有選擇地蝕刻該晶體矽層，由此形成半導體層32。
接下來，藉由電漿CVD法在半導體層32上形成厚度為50nm或150nm的氮氧化矽層作為絕緣層40，之後，利用藉由光微影處理形成的抗蝕劑掩模對該氮氧化矽層有選擇地蝕刻，由此形成第二絕緣層36。
接下來，在半導體層32和第二絕緣層36上形成第一絕緣層33。這裏，藉由電漿CVD法形成厚度為20nm的氮氧化矽層作為第一絕緣層33。
接下來，形成當成閘極電極作用的導電層34。這裏，藉由下述方式形成當成閘極電極作用的導電層34：藉由濺射法形成厚度為30nm的氮化鉭層，形成厚度為170nm或370nm的鎢層，採用藉由光微影處理形成的抗蝕劑掩模對該氮化鉭層和鎢層有選擇地蝕刻。應當注意，以後將要被包含到該n通道薄膜電晶體中的閘極電極是厚度為30nm的氮化鉭層和厚度為370nm的鎢層的疊層，以後將被包含到該p通道薄膜電晶體中的閘極電極是厚度為30nm的氮化鉭層和厚度為170nm的鎢層的疊層。
接下來，採用當成閘極電極作用的導電層34作為掩模向半導體層32內添加雜質，由此形成源極區和汲極區。這裏，藉由離子摻雜法，向以後將要被包含在該n通道薄膜電晶體中的半導體層中摻雜磷。就此時的離子摻雜法的條件而言，加速電壓為20kV，劑量為3.4×1015 /cm2 。此外，藉由離子摻雜法，向以後將要被包含在該p通道薄膜電晶體中的半導體層中摻雜硼。就此時的離子摻雜法的條件而言，加速電壓為15kV，劑量為3.4×1015 /cm2 。
接下來，在第一絕緣層33和當成閘極電極作用的導電層34上形成層間絕緣層。作為該層間絕緣層，藉由電漿CVD法形成厚度為100nm的氧氮化矽層，之後形成厚度為600nm的氮氧化矽層。之後，藉由加熱使該半導體層32氫化。
接下來，蝕刻該層間絕緣層和第一絕緣層33，以形成開口，從而部分暴露半導體層32中的源極區和汲極區中的每一個。接下來，藉由濺射法疊置厚度為100nm的鈦層、厚度為300nm的鋁層和厚度為100nm的鈦層。之後，採用藉由光微影處理形成的掩模執行選擇蝕刻，由此形成疊置了鈦層、鋁層和鈦層的線路。藉由上述過程，形成了每個具有厚度為50nm的第二絕緣層36的n通道薄膜電晶體和p通道薄膜電晶體，以及每個具有150nm的厚度的第二絕緣層36的n通道薄膜電晶體和p通道薄膜電晶體。
圖42A顯示n通道薄膜電晶體的電流－電壓特性。實線表示具有厚度為50nm的第二絕緣層36的薄膜電晶體的測量結果，虛線顯示具有厚度為150nm的第二絕緣層36的薄膜電晶體的測量結果。此外，實線和虛線42a顯示Vd(汲極電壓)為1V的情況下的測量結果，實線和虛線42b顯示Vd為3V的情況下的測量結果。
如圖42A所示，當第二絕緣層36的厚度為50nm時，在顯示薄膜電晶體的電流－電壓特性的曲線中不存在扭結；而當第二絕緣層36的厚度為150nm時，在顯示薄膜電晶體的電流－電壓特性的曲線中觀察到了扭結。
圖42B顯示p通道薄膜電晶體的電流－電壓特性。實線表示具有厚度為50nm的第二絕緣層36的薄膜電晶體的測量結果，虛線顯示具有厚度為150nm的第二絕緣層36的薄膜電晶體的測量結果。此外，實線和虛線43a顯示Vd(汲極電壓)為－1V的情況下的測量結果，實線和虛線43b顯示Vd為－3V的情況下的測量結果。
如圖42B所示，當第二絕緣層36的厚度為50nm時，在顯示薄膜電晶體的電流－電壓特性的曲線中不存在扭結；而當第二絕緣層36的厚度為150nm時，在顯示薄膜電晶體的電流－電壓特性的曲線中輕微地觀察到了扭結。
因此，在使覆蓋半導體層的端部的絕緣層(第二絕緣層)的厚度處於在實施例4中藉由計算得到的範圍內時，能夠製造出電流－電壓特性不具有扭結的薄膜電晶體。
25．．．端部
32．．．半導體層
31．．．絕緣層
32a．．．通道形成區
32b、32c．．．雜質區
33．．．絕緣層
34．．．導電層
30．．．基板
32d、32e．．．低濃度雜質區
36．．．絕緣層
39a、39b．．．絕緣層
36a．．．端部
32f．．．側表面
36b．．．側表面
280．．．支撐底座
210．．．基板
276．．．氣體供應部分
278．．．排氣口
272．．．天線
274．．．電介質板
284．．．微波供應部分
282．．．溫度控制部分
286．．．電漿
38．．．絕緣層
40．．．絕緣層
41．．．掩模
46．．．絕緣層
48．．．絕緣層
47．．．掩模
44．．．掩模
45．．．絕緣層
50．．．掩模
51．．．絕緣層
53．．．蝕刻絕緣層
52．．．蝕刻掩模
50a．．．虛線
51a．．．虛線
58．．．抗蝕劑
54．．．光
60．．．掩模
59．．．半導體層
61．．．掩模
60a．．．虛線
62．．．絕緣層
63．．．絕緣層
61a．．．防液體層
33c．．．絕緣層
55．．．絕緣層
56．．．絕緣層
69．．．絕緣層
134．．．導電層
136．．．導電層
138．．．導電層
140．．．導電層
142．．．掩模
126a、126b．．．區域
144．．．通道形成區
146．．．雜質區
148．．．通道形成區
150．．．雜質區
154．．．雜質區
156．．．抗蝕劑
158．．．通道形成區
160．．．雜質區
162．．．絕緣層
164．．．導電層
127．．．絕緣層
168．．．絕緣層
170．．．絕緣層
172．．．絕緣層
174．．．低濃度雜質區
176．．．低濃度雜質區
178．．．低濃度雜質區
180．．．低濃度雜質區
200a、200b．．．島狀半導體層
800．．．半導體裝置
810．．．高頻電路
820．．．電源電路
830．．．重置電路
840．．．時鐘產生電路
850．．．資料解調電路
860．．．資料調制電路
870．．．控制電路
880．．．記憶電路
890．．．天線
910．．．代碼提取電路
920．．．代碼判決電路
930．．．CRC判決電路
940．．．輸出單元電路
400．．．基板
404．．．記憶電路
421．．．積體電路部分
431．．．天線
401．．．基板
403．．．元件形成層
402．．．黏劑
405．．．黏劑
453．．．絕緣層
440．．．非揮發性記憶元件
441．．．電晶體
67．．．端部
66．．．半導體層
66a、66b．．．區域
33a、33b．．．區域
68．．．掩模
66c．．．虛線
35．．．間隔體
81．．．導電層
80．．．導電層
82．．．導電層
83．．．絕緣層
84．．．電荷累積層
85．．．絕緣層
86．．．導電層
87．．．掩模
89．．．電荷累積層
91．．．電荷累積層
93．．．導電層
MS．．．記憶單元
M．．．非揮發性記憶元件
S．．．選擇電晶體
BL．．．位元線
WL．．．字線
SL．．．源極線
NS．．．NAND單元
252．．．記憶單元陣列
254．．．週邊電路
262．．．列解碼器
264．．．行解碼器
256．．．位址緩衝器
258．．．控制電路
260．．．升壓電路
266．．．感應放大器
268．．．資料緩衝器
270．．．資料輸入/輸出緩衝器
100．．．基板
102．．．第一絕緣層
104．．．島形半導體層
106．．．島形半導體層
108．．．島形半導體層
111．．．第二絕緣層
114．．．掩模
112．．．第三絕緣層
116．．．第四絕緣層
118．．．第四絕緣層
120．．．第四絕緣層
122．．．電荷累積層
124．．．抗蝕刻
126．．．電荷累積層
128．．．第五絕緣層
442．．．電晶體
454．．．絕緣層
432．．．絕緣層
455．．．絕緣層
456．．．線路
3200．．．通信器
3210．．．顯示部分
3220．．．物品
3230．．．半導體裝置
3260．．．產品
3240．．．通信器
3250．．．半導體裝置
2111．．．機殼
2112．．．顯示部分
2113．．．透鏡
2114．．．操作鍵
2115．．．快門
2116．．．可拆卸的非揮發性記憶體
2121．．．機殼
2122．．．顯示部份
2123．．．操作鍵
2125．．．可拆卸的非揮發性記憶體
2130．．．主體
2131．．．顯示部分
2132．．．記憶體部分
2133．．．操作部分
2134．．．耳機
2141．．．主體
2142．．．顯示部分
2143．．．操作鍵
2144．．．記憶部分
在附圖中：圖1A到圖1C是用於說明本發明的半導體裝置的主結構的頂視圖和截面圖；圖2A到圖2C是用於說明本發明的半導體裝置的主結構的頂視圖和截面圖；圖3A到圖3C是用於說明本發明的半導體裝置的主結構的截面圖；圖4A到圖4F是用於說明本發明的半導體裝置的製造過程的截面圖；圖5A到圖5F是用於說明本發明的半導體裝置的製造過程的截面圖；圖6A到圖6F是用於說明本發明的半導體裝置的製造過程的截面圖；圖7A到圖7I是用於說明本發明的半導體裝置的製造過程的截面圖；圖8A到圖8I是用於說明本發明的半導體裝置的製造過程的截面圖；圖9A到圖9I是用於說明本發明的半導體裝置的製造過程的截面圖；圖10A到圖10G是用於說明本發明的半導體裝置的製造過程的截面圖；圖11A到圖11C是用於說明本發明的半導體裝置的製造過程的截面圖；圖12A到圖12C是用於說明本發明的半導體裝置的製造過程的截面圖；圖13A到圖13C是用於說明本發明的半導體裝置的主結構的截面圖；圖14A到圖14C是用於說明本發明的半導體裝置的主結構的截面圖；圖15A到圖15D是用於說明本發明的半導體裝置的主結構的截面圖；圖16是顯示非揮發性記憶單元陣列的等效電路的例子的示意圖；圖17是顯示NOR型非揮發性記憶單元陣列的等效電路的一個例子的示意圖；圖18是顯示NAND型非揮發性記憶單元陣列的等效電路的例子的示意圖；圖19A和圖19B是用於說明NAND型非揮發性記憶體的寫入操作的示意圖；圖20A和20B是用於說明NAND型非揮發性記憶體的抹除和讀取操作的示意圖；圖21是顯示在累積電荷的資料“0”的情況下和在抹除電荷的資料“1”的情況下，非揮發性記憶體的臨界值電壓的變化的示意圖；圖22是顯示非揮發性半導體記憶體裝置的電路方塊圖的例子的示意圖；圖23是用於說明電漿處理設備的結構的圖示；圖24A到24D是用於說明習知例子的頂視圖和截面圖；圖25A到圖25C是用於說明本發明的半導體裝置的製造過程的截面圖；圖26A到圖26C是用於說明本發明的半導體裝置的製造過程的截面圖；圖27A到圖27C是用於說明本發明的半導體裝置的製造過程的截面圖；圖28A到圖28D是用於說明本發明的半導體裝置的製造過程的頂視圖；圖29A和圖29B是用於說明本發明的半導體裝置的主結構的頂視圖和截面圖；圖30A到圖30C是用於說明本發明的半導體裝置的製造過程的例子的截面圖；圖31A和31B是用於說明本發明的半導體裝置的製造過程的例子的截面圖；圖32是顯示本發明的半導體裝置的頂視圖的例子的圖示；圖33A和33B是用於說明本發明的半導體裝置的例子的截面圖；圖34是用於說明本發明的半導體裝置的例子的示意圖；圖35A和35B是用於說明本發明的半導體裝置的例子的頂視圖和截面圖；圖36A和圖36B是每個顯示本發明的半導體裝置的使用方式的例子的圖示；圖37A到圖37E是每個顯示本發明的半導體裝置的使用模式的例子的圖示；圖38A到圖38C是顯示用於計算的薄膜電晶體的結構的圖示；圖39是顯示藉由計算獲得的薄膜電晶體的電流－電壓特性的曲線圖；圖40是顯示圖39所示的電流－電壓特性的傾角的曲線圖；圖41A和41B是用於說明本發明的半導體裝置的例子的截面圖；以及圖42A和圖42B是顯示本發明的半導體裝置的薄膜電晶體的電流－電壓特性的曲線圖。
32b、32c．．．雜質區
34．．．導電層
39a、39b．．．絕緣層

Claims (26)

  1. 一種半導體裝置，包含：絕緣表面上的半導體層；該半導體層上的閘極電極；以及設置於該半導體層和該閘極電極之間的絕緣層，其中，該絕緣層包含具有第一膜厚度的第一區域和具有第二膜厚度的第二區域，該第二膜厚度大於該第一膜厚度，和其中，具有該第二膜厚度的該第二區域覆蓋該閘極電極疊覆的該半導體層的端部，其中，該絕緣層包含第一絕緣層及第二絕緣層，其中，該第二絕緣層設置於該第一絕緣層及該半導體層上，其中，該半導體層的側表面相對於該絕緣表面以第一角度傾斜，該半導體層的側表面上的該第一絕緣層的側表面相對於該絕緣表面以第二角度傾斜，該第一絕緣層的側表面位於該半導體層的側表面上。
  2. 如申請專利範圍第1項的半導體裝置，其中，該第二膜厚度大於或等於該第一膜厚度的1.2倍，且小於或等於該第一膜厚度的4.5倍。
  3. 如申請專利範圍第1項的半導體裝置，其中，該第一膜厚度大於或等於3nm，且小於或等於30nm，該第二膜厚度大於或等於3.6nm，且小於或等於135nm。
  4. 如申請專利範圍第1項的半導體裝置，其中，該半 導體層的被該閘極電極覆蓋的第三區域具有第三膜厚度，該半導體層的端部具有第四膜厚度，該第四膜厚度小於該第三膜厚度。
  5. 一種半導體裝置，包含：絕緣表面上的半導體層；該半導體層上的閘極電極；該半導體層和該閘極電極之間的閘極絕緣膜；以及該絕緣表面上的絕緣層，其中，該半導體層的側表面相對於該絕緣表面以第一角度傾斜，該半導體層的側表面上的該絕緣層的側表面相對於該絕緣表面以第二角度傾斜，該絕緣層的側表面位於該半導體層的側表面上。
  6. 如申請專利範圍第5項的半導體裝置，其中，將該絕緣層插置於該半導體層和該閘極絕緣膜之間。
  7. 如申請專利範圍第5項的半導體裝置，其中，將該絕緣層插置於該閘極絕緣膜和該閘極電極之間。
  8. 如申請專利範圍第5項的半導體裝置，其中，該絕緣層為不連續層。
  9. 如申請專利範圍第8項的半導體裝置，其中，該絕緣層的長度沿該閘極電極的閘極長度方向大於或等於3μm，且小於或等於10μm。
  10. 如申請專利範圍第5項的半導體裝置，其中，該閘極絕緣膜的膜厚度為20nm，該絕緣層的膜厚度大於或等於5nm，且小於或等於70nm。
  11. 如申請專利範圍第5項的半導體裝置，其中，該絕緣層的端部的側表面垂直於該絕緣表面。
  12. 如申請專利範圍第5項的半導體裝置，其中，該絕緣層的端部的側表面相對於該半導體層以大於或等於30度且小於或等於85度傾斜。
  13. 一種半導體裝置，包含：基板上的絕緣層；該絕緣層上的半導體層；該半導體層上的閘極絕緣膜；以及該閘極絕緣膜上的閘極電極，其中，該半導體層的端部相對於該基板的表面以第一角度傾斜，該絕緣層的端部相對於該基板的該表面以第二角度傾斜，和其中，該第二角度小於該第一角度。
  14. 如申請專利範圍第13項的半導體裝置，其中，該第一角度大於或等於10度，且小於或等於40度，和該第二角度大於或等於5度，且小於或等於15度。
  15. 一種半導體裝置的製造方法，包含：在絕緣表面上形成半導體層；在該半導體層上形成第一絕緣層；在該第一絕緣層上形成掩模，在形成該掩模之後，有選擇地去除該第一絕緣層，以形成覆蓋該半導體層的端部的第二絕緣層；在該半導體層和該第二絕緣層的暴露部分上形成當成 閘極絕緣膜的第三絕緣層；以及在該第三絕緣層上形成當成閘極電極的導電層。
  16. 一種半導體裝置的製造方法，包含：在絕緣表面上形成半導體層；在該半導體層上形成當成閘極絕緣膜的第一絕緣層；在該第一絕緣層上形成第二絕緣層；在該第二絕緣層上形成掩模，在形成該掩模之後，去除該第二絕緣層，以形成覆蓋該半導體層的端部的第三絕緣層；以及在該第一絕緣層上形成當成閘極電極的導電層。
  17. 一種半導體裝置的製造方法，包含：在絕緣表面上形成半導體層；在該半導體層上形成掩模，該掩模具有頂邊大於底邊的梯形形狀；在該半導體層和具有該梯形的該掩模的每個上形成第一絕緣層，在形成該第一絕緣層之後，去除具有該梯形形狀的該掩模，以形成覆蓋該半導體的端部的第二絕緣層；在該第二絕緣層和該半導體層的暴露部分上形成當成閘極絕緣膜的第三絕緣層；以及在該第三絕緣層上形成當成閘極電極的導電層。
  18. 一種半導體裝置的製造方法，包含：在絕緣表面上形成半導體層；在該半導體層上形成當成閘極絕緣膜的第一絕緣層； 在該第一絕緣層上形成掩模，該掩模具有頂邊大於底邊的梯形形狀；在該第一絕緣層和具有該梯形形狀的該掩模的每個上形成第二絕緣層，在形成該第二絕緣層之後，去除具有該梯形形狀的該掩模，以形成覆蓋該半導體層的端部的第三絕緣層；以及在該第二絕緣層上形成當成閘極電極的導電層。
  19. 一種半導體裝置的製造方法，包含：在絕緣表面上形成半導體層；在該半導體層上形成掩模；在該半導體層和該掩模上形成第一絕緣層；部分去除該掩模和該第一絕緣層，在部分去除該掩模和該第一絕緣層之後，去除該掩模的其餘部分，以形成覆蓋該半導體層的端部的第二絕緣層；在該第二絕緣層和該半導體層的暴露部分上形成當成閘極絕緣膜的第三絕緣層；以及在該第三絕緣層上形成當成閘極電極的導電層。
  20. 一種半導體裝置的製造方法，包含：在絕緣表面上形成半導體層；在該半導體層上形成當成閘極絕緣膜的第一絕緣層；在該第一絕緣層上形成掩模；在該第一絕緣層和該掩模上形成第二絕緣層；部分去除該掩模和該第一絕緣層， 去除該掩模的其餘部分，以形成覆蓋該半導體層的端部的第三絕緣層。
  21. 一種半導體裝置的製造方法，包含：在具有透光特性的基板上形成半導體層；在該半導體層上形成第一絕緣層；在該第一絕緣層上塗覆抗蝕劑，在該第一絕緣層上形成該抗蝕劑之後，採用該半導體層作為掩模，將光經由該具有透光特性的基板，照射至該抗蝕劑，從而使該抗蝕劑曝光；顯影該經曝光的抗蝕劑，從而在該第一絕緣層上形成掩模；利用該掩模蝕刻該第一絕緣層，以形成覆蓋該半導體層的端部的第二絕緣層；在該第二絕緣層和該半導體層的暴露部分上形成當成閘極絕緣膜的第三絕緣層；以及在該第三絕緣層上形成當成閘極電極的導電層。
  22. 一種半導體裝置的製造方法，包含：在具有透光特性的基板上形成半導體層；在該半導體層上形成當成閘極絕緣膜作用的第一絕緣層；在該第一絕緣層上形成第二絕緣層；在該第二絕緣層上塗覆抗蝕劑，在塗覆該抗蝕劑之後，採用該半導體層作為掩模，將光經由該具有透光特性的基板，照射至該抗蝕劑，從而使 該抗蝕劑曝光；顯影該經曝光的抗蝕劑，從而在該第二絕緣層上形成掩模；利用該掩模蝕刻該第二絕緣層，以形成覆蓋該半導體層的端部的第三絕緣層；以及在該第一絕緣層上形成當成閘極電極的導電層。
  23. 一種半導體裝置的製造方法，包含：在絕緣表面上形成第一半導體層；在該第一半導體層上形成掩模；利用該掩模蝕刻該第一半導體層，以形成第二半導體層；在該掩模的表面上執行防液體處理，在執行該防液體處理之後，形成部分覆蓋該第二半導體層的第一絕緣層；去除該掩模，在去除該掩模之後，形成覆蓋該第一絕緣層和該半導體層的當成閘極絕緣膜作用的第二絕緣層；以及在該第二絕緣層上形成當成閘極電極的導電層。
  24. 一種半導體裝置的製造方法，包含：在絕緣表面上形成第一半導體層；在該第一半導體層上形成當成閘極絕緣膜的第一絕緣層；在該第一絕緣層上形成掩模；利用該掩模蝕刻該第一絕緣層和該第一半導體層，以 形成第二絕緣層和第二半導體層；在該掩模的表面上執行防液體處理，在執行該防液體處理之後，形成部分覆蓋該第二半導體層的第三絕緣層；去除該掩模，以及在去除該掩模之後，在該第二絕緣層上形成當成閘極電極的導電層。
  25. 一種半導體裝置的製造方法，包含：在絕緣表面上形成半導體層；在該半導體層上形成第一絕緣層；藉由對該第一絕緣層的各向異性刻蝕形成與該半導體層的側表面接觸的第二絕緣層；形成覆蓋該第二絕緣層和該半導體層的當成閘極絕緣膜的第三絕緣層；以及在該第三絕緣層上形成當成閘極電極的導電層。
  26. 一種半導體裝置的製造方法，包含：在絕緣表面上形成半導體層；在該半導體層上形成第一絕緣層；在該第一絕緣層上形成掩模，在形成該掩模之後，藉由高密度電漿處理氧化該半導體層的端部的一部分；以及去除該掩模，和在去除該掩模之後，在該第一絕緣層上形成當成閘極電極的導電層。
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